[go: up one dir, main page]

KR100362703B1 - 박막트랜지스터 제조방법 - Google Patents

박막트랜지스터 제조방법 Download PDF

Info

Publication number
KR100362703B1
KR100362703B1 KR1019990049938A KR19990049938A KR100362703B1 KR 100362703 B1 KR100362703 B1 KR 100362703B1 KR 1019990049938 A KR1019990049938 A KR 1019990049938A KR 19990049938 A KR19990049938 A KR 19990049938A KR 100362703 B1 KR100362703 B1 KR 100362703B1
Authority
KR
South Korea
Prior art keywords
gate
pattern
ion implantation
auxiliary
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1019990049938A
Other languages
English (en)
Other versions
KR20010046242A (ko
Inventor
황장원
김동환
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1019990049938A priority Critical patent/KR100362703B1/ko
Priority to JP2000343935A priority patent/JP4566388B2/ja
Priority to US09/709,648 priority patent/US6340609B1/en
Publication of KR20010046242A publication Critical patent/KR20010046242A/ko
Application granted granted Critical
Publication of KR100362703B1 publication Critical patent/KR100362703B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 LCD와 같은 표시장치를 위한 TFT 제조방법에 관한 것으로, 전기적으로 고립된 복수의 도체 패턴을 이온주입 마스크로 이용하여 이온주입을 실시하는 단계에 더하여, 상기 이온주입을 실시하기 전에 상기 도체 패턴을 서로 연결하는 보조 도체 패턴을 설치하는 단계가 구비되고, 상기 이온주입을 실시한 후에 상기 보조 도체 패턴을 제거하는 단계가 구비되는 것을 특징으로 한다.
본 발명에 따르면, 이온주입 단계에서 하전 입자를 받아들이게 되는 전기적으로 고립된 도체 패턴들 사이에 전위차가 발생하고 급격한 방전이 이루어지면서 정전 파괴가 이루어지는 것을 방지할 수 있다.

Description

박막트랜지스터 제조방법 {A METHOD OF FORMING TFTs}
본 발명은 액정표시장치(이하 LCD라 한다)나 유기 EL(Electroluminescence)표시장치와 같은 표시장치(display device)를 위해 절연층상에 형성되는 박막트랜지스터 제조방법에 관한 것으로, 보다 상세하게는 도체를 이온주입 마스크로 사용하는 단계를 가지고 있는, 박막트랜지스터(이하 TFT라 한다) 제조방법에 관한 것이다.
근래에 표시장치와 관련하여 가장 활발하게 발전하고 있는 분야는 LCD 분야라고 할 수 있으며 특히 액티브 매트릭스(active matrix) 타입의 TFT LCD 분야의 발전은 현저한 것이다. LCD는 개략적으로 두 장의 기판 사이에 액정을 주입하고 기판의 내측에 형성된 두 전극에 전압을 인가하여 사이에 존재하는 액정의 배열을 조절함으로써 기판에 부착되는 편광판과의 관계에서 빛을 투과시키거나 차단시키는 원리를 이용한 것이다. TFT LCD는 표시장치의 화면를 이루는 개개 화소의 전극을 비선형 소자인 트랜지스터를 이용하여 조절하는 것으로 이때 트랜지스터는 반도체 박막을 이용하여 LCD의 판넬을 이루는 유리기판상에 형성된다.
근래에는 유기 EL 표시장치의 구동소자를 형성할 때 TFT를 이용하는 경우도 있으므로 TFT는 표시장치에 점차 광범위하게 사용될 수 있게 되었다.
반도체 기판에 형성되는 일반 반도체장치와 달리 LCD나 유기 EL의 박막트랜지스터는 부도체인 글래스 기판에 박막 반도체층을 적층하고 이를 이용하여 형성된다. 이로 인하여 MOS(Metal Oxide Silicon) 타입 트랜지스터에서 게이트가 역전되어 반도체막 아래쪽에 위치하는 바텀 게이트형도 가능하다. 이 경우 소오스/드레인 영역을 위한 반도체막의 도핑은 막 형성과정에서 불순물 소오스 가스를 투입하여 이루어지는 것이 일반적이다.
한편, 탑 게이트형 트랜지스터에서는 액티브 영역의 형성을 위한 반도체박막의 형성이 이루어진 다음 그 위로 게이트 절연막 적층 및 게이트 패턴의 형성이 이루어진다. 그리고, 소오스/드레인 영역 형성을 위한 분순물의 도핑이 게이트 패턴을 이온주입 마스크로 하는 이온주입과정을 통해 이루어진다. 이온주입은 트랜지스터 구조를 형성하는 중요 공정으로, 주입되는 불순물의 종류에 따라 트랜지스터가 P형인가 N형인가가 결정된다.
이온주입을 위해서는 통상 공정챔버에 소오스 가스를 흘리며 고주파 전계를 인가하는 등의 방식으로 플라스마를 형성하고 이를 일정 전압으로 가속시켜 기판상에 주입시키는 방법을 사용하는데, 기판 전면에 대해 함께 이온주입을 하는 방식과 슬릿을 형성하고 슬릿을 기판위로 움직이면서 슬릿을 통해 불순물 이온이 기판에 주사되도록 하는 방식이 사용된다.
그런데, 게이트 패턴을 이온주입 마스크로 기판의 반도체층에 이온주입을 진행하는 경우, 게이트 패턴 같은 격리된 도전성 패턴에 이온주입에 의한 전하가 축적되어 주변의 다른 게이트 패턴과의 사이에 순간적으로 방전이 이루어지면서 주변 구조를 파괴시키는 정전 파괴 현상을 나타낸다. 이때 게이트 패턴은 트랜지스터 소자의 게이트 전극과 게이트 패드 및 이들을 잇는 게이트 라인을 포함하는 개념으로 추후의 다른 층과의 배선을 고려하여 여러 조각으로 존재하고, 조각들의 크기는다양하게 존재한다. 게이트 패턴 사이의 방전 현상은 특히, 기판에 크게 형성되는 게이트 패턴과 좁은 영역에 국한되는 작은 게이트 패턴 사이에서 액티브 영역이 끼어있을 때 주로 발생하고 있다.
도1은 종래의 경우에서 게이트 패턴 사이에 방전으로 인한 정전 파괴가 발생된 실 예를 나타내는 공정기판 일부분에 대한 평면도이다. 본 예의 손상은 폴리실리콘 TFT LCD의 P채널 트랜지스터 영역에 대해 P형 불순물인 다이 보론(di-boron: 대개 B2H6와 H2의 혼합물 가스)을 플라즈마화 하여 가속에너지 50 내지 65KeV, 도즈(Does)량 5×1015/cm2수준으로 이온주입할 때 나타난 것이다. 위쪽의 두개의 긴 가로줄은 큰 게이트 패턴을 나타내는 것이고, ㄷ자형의 패턴은 작은 게이트 패턴을 나타내고 있다. 그리고 게이트 패턴들을 가로질러 세로로 형성된 직사각형은 액티브 영역이다. 액티브 영역이 개제된 상태로 큰 게이트 패턴과 작은 게이트 패턴이 대향하고 있는 부분에 있는 몇 개의 검은 점은 정전 파괴 부위를 나타내고 있다.
이 파괴부위에서는 게이트 패턴과 액티브 영역을 이루는 반도체층 사이에 대개 실리콘 산화막으로 형성되는 게이트 절연막이 손상되어 절연 파괴가 생기며, 방전시에 반도체층을 타고 대량의 전류가 일시에 흐르기 때문에 반도체층이 일부 녹아서 뭉치거나(Agglomeration) 휘발되어 없어진다. 따라서 이 부분에서 트랜지스터의 기능은 이루어지지 않으며, 특히, 이 부분이 화소부 주변에 형성되는 주변회로부의 쉬프트 레지스터(shift register)를 이루고 있는 트랜지스터인 경우에는 계속 연결되어 이루어질 신호가 다음의 컬럼(coulum)이나 로우(row)로 전달되지 않으므로 다음 부분의 화면이 표시되지 않는 등의 치명적인 결함을 가져오게 된다.
도2(a)에서 도2(d)까지는 종래의 폴리실리콘형 LCD에서 탑 게이트형 TFT의 형성과정 일부를 나타내는 공정평면도이다. 도면에서는 전체 기판의 패턴 가운데 주변회로부 일부 영역만을 개념적으로 나타내고 있으며, 상부의 트랜지스터 영역은 P채널 트랜지스터 영역을, 하부의 트랜지스터 영역은 N채널 트랜지스터 영역을 나타낸다. 우선 액티브 영역(210,230)이 형성되고, 게이트 라인 및 게이트 패드를 포함하는 게이트 패턴(410,430)이 여러 형태로 형성되어 P채널 트랜지스터 영역의 이온주입을 하여 P채널 트랜지스터의 소오스/드레인 영역(231)을 형성할 때는 N채널 트랜지스터의 액티브 영역(210)은 이온주입 마스크(50)로 가려지며, N채널 트랜지스터 영역의 소오스/드레인 영역(211)을 형성할 때는 P채널 트랜지스터 영역의 소오스/드레인 영역(231)은 이온주입 마스크(60)으로 가려져 보호된다.
기판상의 모든 트랜지스터가 정상적으로 작동하기 위해서는 기판 전면에 대해 고르게 이온주입이 이루어져야 하며, 공정 결과를 조사하면 전체적으로 고른 이온주입 농도를 보이고 있다. 따라서, 단위면적당 이온주입량이 동등하므로 면적의 차이에 따라 패턴 사이에 전하 축적량에 따른 큰 전압차가 발생할 이유는 없다고 생각된다. 그럼에도 이온주입공정에서 이러한 패턴간 방전 및 절연파괴 현상이 나타나는 것은 공정중의 일시적인 지역별 이온주입량의 편차때문이라고 추정된다.
게이트 패턴의 면적 차이에 따른 전압차가 발생하고 패턴간 방전시 절연파괴 등의 손상이 발생하는 것을 막기 위해서 패턴 설계단계에서 인근하는 게이트 패턴들의 크기를 비슷하도록 하는 방법도 생각할 수 있다. 실험에 의하면 이런 방법에따라 게이트 패턴간의 방전으로 인한 손상 발생 확률을 낮출 수 있음을 알 수 있었다. 그러나 이런 설계방법은 추후 데이터 배선과의 관계를 생각하여 배선 길이와 위치 등을 동시에 고려해야 함을 생각하면 설계상 많은 제약을 유발한다. 또한, 이온주입 공정의 조건에 따라 효과를 발휘하지 못하는 때도 있어서 여전히 이온주입시 게이트 패턴 사이의 방전에 따른 손상이 문제가 된다.
본 발명은 이상에서 언급한 것과 같이 이온주입 단계에서의 격리된 도전 패턴 사이에서 방전이 발생하고 절연파괴가 일어나 소자 기능이 이루어질 수 없게 되는 것을 방지할 수 있는, 액정표시장치를 위한 새로운 박막트랜지스터 제조방법을 제공하는 것을 목적으로 한다.
도1은 종래의 경우에서 게이트 패턴 사이에 방전으로 인한 정전 파괴가 발생된 실 예를 나타내는 공정기판 일부분에 대한 평면도이다.
도2(a)에서 도2(d)까지는 종래의 폴리실리콘형 LCD에서 탑 게이트형 TFT의 형성과정 일부를 나타내는 공정평면도이다.
도3(a)에서 도3(d)는 본 발명의 실시예로서, 폴리실리콘형 LCD에서 탑 게이트형 TFT 형성과정 일부를 나타내는 공정평면도이다.
도4(a)에서 도4(d)까지는 공정단계를 보다 잘 이해할 수 있도록 하기 위한 공정단면도로 도3(a) 내지 도3(d)의 각 도면에서 A-A절단선에 의해 절단한 면을 나타낸다.
※도면의 주요부분에 대한 부호의 설명
40: 게이트 보조막 41,410,430: 게이트 패턴
44,440: 보조 패턴 210,230: 액티브 영역
211,231: 소오스/드레인 영역 214: 오프셋 영역
300: 게이트 절연막 400: 게이트막
50,60: 이온주입 마스크
상기 목적을 달성하기 위한 본 발명은, TFT 제조에 있어서, 전기적으로 고립된 복수의 도체 패턴을 이온주입 마스크로 이용하여 이온주입을 실시하는 단계에 더하여, 상기 이온주입을 실시하기 전에 상기 도체 패턴을 서로 연결하는 보조 도체 패턴을 설치하는 단계가 구비되고, 상기 이온주입을 실시한 후에 상기 보조 도체 패턴을 제거하는 단계가 구비되는 것을 특징으로 한다.
본 발명에서 이온주입을 실시하는 단계가 복수 회 존재한다면 각 이온주입 단계마다 보조 도체 패턴을 설치하고 제거하는 단계를 추가시키는 것이 안전성을 높일 수 있다는 면에서 바람직하다. 그러나, 실제적으로 이온주입 공정에서 어떤 물질을 소오스 가스로 사용하고 어느 레벨의 에너지로 가속을 시키는가, 어느 정도의 도즈량으로 이온주입을 실시하는가의 조건에 따라 P형 불순물 이온주입 단계에서 방전에 의한 정전 파괴현상이 심화되기도 하고 그 반대로 N형 불순물 이온주입 단계에서 정전 파괴현상이 심화되기도 한다. 또한, 이온주입 마스크로 사용된 물질이 도체 가운데서도 도전성이 뛰어난 금속인가, 반도체성 물질인가에 따라 정전 파괴의 정도가 많이 달라질 수 있다. 따라서, 정전 파괴가 쉽게 일어나는 일부 이온주입 단계만, 예를 들면 이온주입 마스크가 금속으로 된 경우만, 보조 패턴을 형성하여 사용할 수도 있다.
여러 단계에서 동일한 보조 도체 패턴을 이용할 수 있으면 각 이온주입단계마다 제거하지 않고 반복하여 사용할 수도 있을 것이다. 단, 보조 도체 패턴이 액티브 영역 위로 형성되어 소오스/드레인 형성을 방해하지 않도록 형성되어야 하며, 각 이온주입 단계에서 사용된 보조 도체 패턴은 최종적으로 남게 되면 원래 계획된 패턴과 달라져 기능의 이상을 초래할 수 있으므로 이온주입이 완료된 상태에서는 전기적으로 분리되어야 할 패턴이 연결되는 경우가 없도록 제거한다.
그리고, 보조 도체 패턴을 설치하거나 제거하는 단계는 별도의 한 단계로 이루어질 수도 있으나 공정 설계상 이온주입 마스크를 이루는 도체 패턴의 설치 또는 제거 및 기타 공정 단계에서 함께 이루어지는 것이 바람직하다.
본 발명에서 이온주입 마스크로 사용되는 도체 패턴 및 연결을 위한 보조 도체 패턴의 도체 개념은 전자나 정공 같은 전류 캐리어의 이동도를 기준으로 하는 개념이며 경우에 따라서는 폴리실리콘 같은 반도체도 불순물의 도핑이나 온도조건에 따라 도체 범주에 포함시킬 수 있다. 반면, 부도체의 경우는 이온주입에 의해전하가 축적되는 경우에도 내재되는 전하의 이동이 순간적인 방전을 일으킬 정도로 충분히 빠르게 이루어지지 않을 것이므로 방전에 의한 손상의 위험도 없고 본 발명에 언급된 패턴 연결의 의미도 없게 된다. 이온주입 마스크로 사용되는 도체 패턴은 이온주입 공정에 있어서 반드시 최상층에 노출될 필요는 없다. 도체 패턴 위에 포토레지스트나 기타 물질이 존재하는 경우에도 도체 패턴이 실질적으로 이온주입 마스크의 역할을 하는 경우 본 발명은 적용될 수 있다.
이하 도면을 참조하면서 폴리실리콘형 TFT LCD에서의 실시예를 통해 본 발명을 좀 더 살펴보기로 한다.
본 실시예의 이해를 위해 우선, 폴리실리콘형 LCD의 일반적인 측면을 살펴보기로 한다. 폴리실리콘은 아몰퍼스 실리콘에 비해 상대적으로 캐리어의 이동도가 훨씬 크고 따라서 구동회로용 IC를 제작하기 위해서도 사용할 수 있다. 그러므로 폴리실리콘을 LCD 판넬의 TFT 형성을 위한 반도체 박막으로 사용하는 폴리실리콘형 LCD의 경우, 일련의 공정을 통해 동일 글래스 기판에 화소전극을 위한 TFT 소자와 구동회로용 TFT 소자를 함께 형성할 수 있다. 이는 LCD 제작에서 모듈 공정의 비용을 절감하는 효과를 가져오며 동시에 LCD의 소비전력을 낮출 수 있도록 한다.
단, 폴리실리콘을 사용하는 경우, 글래스 기판에 폴리실리콘 박막을 형성하기 위해서는 먼저 아몰퍼스 실리콘 박막을 저온 CVD 공정을 통해 형성하고 여기에 레이저 광선을 조사하는 등의 결정화를 위한 부가공정이 필요하다. 또한, 캐리어 이동도가 높은만큼 형성된 트랜지스터에서 게이트 전압이 OFF 되는 순간 누설전류 (OFF Current)가 과도하게 흘러 화소부에서 충분한 전계를 유지시키지 못하는 문제가 있으므로 누설전류의 발생을 억제하기 위해 TFT의 소오스 및 드레인 영역과 채널과의 접합부에 불순물 농도가 낮게 이온주입 한 LDD(Lightly Doped Drain) 영역 또는 불순물 이온주입이 되지 않은 오프셋(off set) 영역을 두어 누설전류에 대한 배리어(barrier)로 작용하도록 하는 방법을 일반적으로 사용한다. 그리고, N채널과 P채널의 박막트랜지스터를 하나의 기판에 형성하여야 하므로 N채널 박막트랜지스터를 형성하는 공정 가운데 P채널은 이온주입을 막기 위해 보호층으로 봉인되고 P채널박막트랜지스터를 형성하는 동안에는 N채널 영역 또한 보호층으로 봉인되어야 한다. 이상의 폴리실리콘형 LCD에 대한 측면을 고려하면서 실시예를 살펴본다.
도3(a)에서 도3(d)는 본 발명의 실시예로서, 폴리실리콘형 LCD에서 탑 게이트형 TFT 형성과정 일부를 나타내는 공정평면도이다. 도면의 공정단계를 통한 결과 패턴은 종래의 예를 나타내는 도2의 공정단계를 통한 결과 패턴과 유사하다.
도4(a)에서 도4(d)까지는 공정단계를 보다 잘 이해할 수 있도록 하기 위한 공정단면도로 도3(a) 내지 도3(d)의 각 도면에서 A-A절단선에 의해 절단한 면을 나타낸다.
도4(a)는 도3(a)에 해당하는 공정단면도로, 글래스 기판(10)에 별도의 버퍼 패턴 없이 폴리실리콘층 500Å 내지 800Å이 적층된 다음 포토리소그래피와 식각을 통해 액티브 영역(210,230)으로 패터닝되고 게이트 절연막(300)이 적층된 상태를 나타낸다. 대개 기판에 먼저 블로킹층으로 실리콘 산화막이 2000Å 적층되고 그 위에 폴리실리콘층이 형성되는 것이 일반적이다. 폴리실리콘층은 아몰퍼스 실리콘을 증착시킨 다음 레이저 결정화 작업을 통해 형성한 것이다.
도4(b)는 도3(b)에 해당하는 공정단면도로, 도4(a)의 상태에서 게이트막(400)을 적층하고 포토리소그래피와 식각공정을 통해 P채널 트랜지스터 영역의 게이트 패턴(430)을 형성한 상태를 나타낸다. 게이트 절연막(300)은 실리콘 산화막을 1000Å 정도 적층하여 형성하며, 게이트막(400)은 주로 알미늄 네드뮴(AlNd) 같은 알미늄 함유 금속을 2000Å 내지 3000Å 적층하여 형성한다. 이 상태에서 다이 보론 등 P형 불순물의 이온주입이 가속에너지 50 내지 65KeV, 도즈(Does)량 5×1015/cm2수준으로 기판 전면에 걸쳐 이루어진다. 이때 N채널 트랜지스터 영역은 게이트막(400)으로 전체가 덮여 있는 상태이며, P채널 트랜지스터 영역의 모든 게이트 패턴(430)과 N채널 트랜지스터 영역을 덮고 있는 게이트막(400)은 도3(b)에서 나타나듯이 게이트막으로 이루어진 보조 패턴(440)을 통해 전기적으로 연결되어 있다.
도4(c)는 도3(c)에 해당하는 공정단면도로, 도4(b)의 상태에서 게이트막(400)과 식각선택비를 높게 가져갈 수 있는 도체 재질로 게이트 보조막(40)을 적층하고 포토리소그래피와 식각 공정을 통해 게이트 보조막으로 이루어진 N채널 트랜지스터 영역의 게이트 패턴(41)을 형성하고, 계속하여 이를 식각마스크로 하는 등방성 식각을 통해 게이트막으로 이루어진 N채널 트랜지스터 영역의 게이트 패턴(410)을 형성한 상태를 나타낸다. 이때 게이트 보조막 패턴의 형성에 사용된 포토레지스트 패턴은 애싱(ashing)등을 통해 이미 제거되어 있다. 게이트 보조막(40)은 주로 크롬을 사용할 수 있으며 N채널 트랜지스터 영역의 게이트패턴(410)을 형성하기 위한 식각에서 언더컷을 이루는 형태나 이온주입 후의 어닐링 단계에서의 문제점이 없는 금속을 사용하는 것이 바람직하다.
또한, 도3(b)에서 나타나는 게이트막으로 이루어진 보조 패턴(440)은 이 단계에서 게이트 보조막 패턴에 의해 보호되지 않기 때문에 N채널 트랜지스터 영역의 게이트막으로 된 게이트 패턴(410)을 식각 형성하는 과정에서 식각 제거되어 이후 P채널 영역의 게이트 패턴(430) 사이의 게이트막층에서의 연결은 없어지고 이후 게이트 패턴이 연결됨으로 인한 기능이상의 염려는 없다.
이 상태에서 포스핀(대개 PH3와 H2의 혼합물 가스) 등을 소오스 가스로 하는 플라즈마를 형성하고 N형 불순물 이온을 가속전극으로 가속시켜 가속에너지 80KeV 내지 95KeV, 도즈(Does)량 5×1015/cm2수준으로 이온주입을 기판 전면에 걸쳐 실시한다. 이때 P채널 트랜지스터 영역에 먼저 형성된 게이트 패턴(430) 및 소오스/드레인 영역(231)은 게이트 보조막(40)으로 덮여서 보호되며, N채널 트랜지스터 영역의 게이트 보조막으로 이루어진 모든 게이트 패턴(41)과, P채널 트랜지스터 영역의 게이트 패턴과 액티브 영역을 보호하고 있는 게이트 보조막(40)은 도3(c)에 나타나듯이 N채널 트랜지스터 영역에서 게이트 보조막으로 된 게이트 패턴(41)을 형성시킬 때 함께 형성시킨 보조 패턴(44)을 통해 전기적으로 연결되어 있다.
또한, 본 실시예에서는 N채널 트랜지스터 영역에서 게이트막으로 된 게이트 패턴(410)을 형성하는 등방성 식각 단계에서 게이트 보조막으로 된 게이트 패턴(41) 아래로 언더컷이 이루어지고 이온주입시 게이트 보조막으로 된 게이트 패턴(41)이 이온주입 마스크의 역할을 하므로 게이트 보조막으로 된 게이트 패턴(41)과 게이트막으로 된 게이트 패턴(410)의 폭의 차이만큼 게이트막으로 된 게이트 패턴 양쪽으로 이온주입이 이루어지지 않은 오프 셋(off set) 영역이 존재하게 된다. 오프셋 영역의 폭은 대개 0.5 내지 1.5μm 정도이고 본 실시예에서는 1μm 정도로 형성하는데 후에 형성되는 저농도 도핑 영역인 LDD영역에 저농도 도핑이 이루어지지 않고 오프셋 영역으로 남는 경우 그 폭은 더 줄어들게 된다.
도4(d)는 도3(d)에 해당하는 공정단면도로, 도4(c)의 상태에서 게이트 보조막으로 이루어진 모든 잔여 패턴을 선택적으로 제거하여 N채널 및 P채널 트랜지스터 영역에서 MOS 트랜지스터 구조를 형성한 상태를 나타내다. 선택적으로 이 상태에서 N형 불순물을 낮은 도즈(Does)량 1012/cm2수준으로 기판 전면에 걸쳐 이온주입하여 앞서의 오프 셋 영역(214)을 도핑함으로써 N채널 트랜지스터에 LDD 구조를 형성시킬 수 있다. 이때 도핑 농도는 낮으므로 P채널 트랜지스터 영역에는 별 영향을 주지 않는다.
게이트 보조막으로 이루어진 잔여 패턴을 제거하는 단계에서 게이트 보조막으로 이루어진 보조 패턴(44)도 함께 제거되어 패턴간의 연결에 의한 기능 이상의 문제는 없게 된다.
이상에서 본 실시예는 P형 트랜지스터 구조를 먼저 형성하고 N형 트랜지스터를 형성하고 있으나 순서를 바꾸어 형성할 수도 있을 것이다. 단 게이트 식각용 패턴이 형성된 상태에서 게이트 패턴을 식각할 때 언더컷을 이용하는 것은 N형에 한정지으면 충분하다.
이온주입공정 이후에는 대개 레이저를 이용하여 폴리실리콘층 활성화를 위한 어닐링을 실시하게 된다. 이 단계를 통해 이온주입에 의한 폴리실리콘층의 구조적인 손상을 보상하고 주입된 불순물 입자의 확산이 원활히 이루어진다. 그리고, 층간 절연막을 형성하고 콘택을 위한 패터닝을 완료한 다음 콘택과 배선을 위한 금속층을 적층하고 배선 패터닝을 하게 된다.
이상의 예를 통해서는 폴리실리콘형 LCD의 구동회로부에 존재할 수 있는 일부 패턴에 대해 고찰하였으나 실제의 LCD 패널에서는 문제부위가 화소부에도 존재하며, 절연재질상에 형성되는 박막트랜지스터 전반, 특히 넓은 면적에 걸쳐 형성되는 표시장치용 박막트랜지스터 전반에 걸쳐 다양한 형태로 문제부위가 존재한다. 따라서, 본 발명에서 손상이 주로 발생하는 상호 방전이 이루어지는 패턴 사이에만 보조 도체 패턴을 형성하여 사용할 수도 있다. 그러나, 이런 경우 다른 패턴 사이에 취약점이 발생될 수도 있으므로 본 발명에서 하나의 방전에 의한 손상도 나타내지 않기 위해서는 이온주입 단계에서 이온주입 마스크가 되는 패턴들이 모두 전기적으로 연결되는 것이 바람직하다.
본 발명에 따르면, 이온주입 단계에서 하전 입자를 받아들이게 되는 전기적으로 고립된 도체 패턴들 사이에 전위차가 발생하고 전위차에 의한 급격한 방전이 이루어지면서 소자 구조에 손상이 발생하고 소자의 기능이 파괴되는 현상을 방지할 수 있다.

Claims (14)

  1. 박막트랜지스터의 제조방법에 있어서,
    기판 상에 게이트 절연막 및 게이트막을 형성하는 단계;
    상기 게이트막을 패터닝하여 전기적으로 고립된 복수의 게이트 패턴 및 상기 게이트 패턴 사이에 상기 게이트 패턴의 상호간을 연결하는 보조 도체 패턴을 형성하는 단계;
    상기 게이트 패턴을 이온주입 마스크로 이용하여 불순물 이온주입을 실시하여 소오스 및 드레인 영역을 형성하는 단계; 및
    상기 보조 도체 패턴을 제거하는 단계를 구비하는 박막트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 박막트랜지스터는 표시장치를 위한 것임을 특징으로 하는 박막트랜지스터 제조방법.
  3. 제 2 항에 있어서,
    상기 도체 패턴은 금속 재질로 형성하는 것을 특징으로 하는 위한 박막트랜지스터 제조방법.
  4. 삭제
  5. 제 4 항에 있어서,
    상기 이온주입은 폴리실리콘형 액정표시장치의 P채널 트랜지스터의 소오스/드레인 영역을 형성하기 위한 이온주입인 것을 특징으로 하는 박막트랜지스터 제조방법.
  6. 제 2 항에 있어서,
    상기 보조 도체 패턴은 기판에 넓은 영역에 걸쳐 형성되는 큰 게이트 패턴과 좁은 영역에 국한되는 작은 게이트 패턴 사이 간격이 좁은 부분이 있는 경우에 상기 큰 게이트 패턴과 작은 게이트 패턴 사이에서만 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
  7. 제 6 항에 있어서,
    상기 보조 도체 패턴은 상기 사이 간격이 좁은 부분을 얇은 절연막에 의해 매몰된 채로 가로지르는 도전성 물질이 있을 때 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
  8. 제 2 항에 있어서,
    상기 이온주입이 이루어지는 단계는 복수 회 존재하고 상기 보조 도체 패턴은 상기 이온주입이 이루어지는 단계 가운데 특정 이온주입 단계에 대해서만 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
  9. 제 2 항에 있어서,
    상기 보조 도체 패턴을 포함하여 상기 게이트 패턴 전체가 동시에 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
  10. P채널 트랜지스터와 N채널 트랜지스터를 함께 구비하여 사용하는 폴리실리콘형 박막트랜지스터 액정표시장치의 박막트랜지스터 제조방법에 있어서,
    글래스 기판에 폴리실리콘층을 적층하고 액티브 영역에만 남기는 패터닝 작업을 하는 단계,
    게이트 절연막과 게이트막을 적층하는 단계,
    상기 게이트막을 패터닝 작업을 통해 P 또는 N채널 트랜지스터 영역의 게이트막은 보존하고 다른 채널의 트랜지스터 영역의 게이트막으로 게이트 패턴을 형성하며 모든 잔류 게이트막이 연결되도록 보조 게이트 패턴을 형성하는 단계,
    상기 잔류 게이트막을 이온주입 마스크로 N 또는 P형 불순물 이온주입을 실시하는 단계,
    상기 잔류 게이트막 위로 도체 게이트 보조막을 적층하고 패터닝 작업을 통해 N 또는 P채널 트랜지스터 영역에는 상기 게이트 패턴과 상기 액티브 영역을 보호하도록 게이트 보조막을 보존하고 다른 채널 트랜지스터 영역에는 게이트 보조막으로 게이트 가패턴을 형성하며 모든 잔류 게이트 보조막이 연결되도록 보조 게이트 가패턴을 형성하는 단계,
    상기 잔류 게이트 보조막을 식각 마스크로 게이트막을 식각하여 P 또는 N채널 트랜지스터 영역의 게이트 패턴을 형성하고 상기 보조 게이트 패턴을 제거하는 단계,
    상기 잔류 게이트 보조막을 이온주입 마스크로 P 또는 N형 불순물 이온주입을 실시하는 단계 및
    상기 잔류 게이트 보조막을 식각으로 제거하는 단계를 구비하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
  11. 제 10 항에 있어서,
    P채널 트랜지스터 구조가 먼저 형성되며,
    상기 N채널 트랜지스터 영역에서 상기 잔류 게이트 보조막을 식각 마스크로 게이트막을 식각할 때 상기 게이트 보조막과 상기 게이트막에 대해 식각선택비가 큰 식각물질을 사용하여 등방성 식각을 하여 상기 N채널 트랜지스터 영역의 게이트 패턴의 폭이 상기 게이트 가패턴의 폭보다 일정 간격 좁게 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  12. 제 11 항에 있어서,
    상기 잔류 게이트 보조막을 제거하는 단계 후에 N형 불순물을 저농도로 도핑하여 상기 N채널 트랜지스터에서 LDD(Lightly Doped Drain) 구조를 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  13. 제 11 항에 있어서,
    상기 게이트막은 알미늄을 함유하는 금속재질로 형성하며, 상기 게이트 보조막은 크롬으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  14. 제 10 항에 있어서,
    N채널 트랜지스터 구조가 먼저 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
KR1019990049938A 1999-11-11 1999-11-11 박막트랜지스터 제조방법 Expired - Lifetime KR100362703B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019990049938A KR100362703B1 (ko) 1999-11-11 1999-11-11 박막트랜지스터 제조방법
JP2000343935A JP4566388B2 (ja) 1999-11-11 2000-11-10 薄膜トランジスタ製造方法
US09/709,648 US6340609B1 (en) 1999-11-11 2000-11-13 Method of forming thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990049938A KR100362703B1 (ko) 1999-11-11 1999-11-11 박막트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR20010046242A KR20010046242A (ko) 2001-06-05
KR100362703B1 true KR100362703B1 (ko) 2002-11-29

Family

ID=19619573

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990049938A Expired - Lifetime KR100362703B1 (ko) 1999-11-11 1999-11-11 박막트랜지스터 제조방법

Country Status (3)

Country Link
US (1) US6340609B1 (ko)
JP (1) JP4566388B2 (ko)
KR (1) KR100362703B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900543B1 (ko) * 2002-11-14 2009-06-02 삼성전자주식회사 박막 트랜지스터 기판의 다결정 규소 박막 트랜지스터 및그의 형성 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140160A (en) 1997-07-28 2000-10-31 Micron Technology, Inc. Method for fabricating a simplified CMOS polysilicon thin film transistor and resulting structure
GB2399998B (en) * 2001-02-01 2005-04-13 Fujitsu Ltd Communications systems
KR100719933B1 (ko) * 2006-04-06 2007-05-18 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 채널을 갖는 박막 트랜지스터의 제조방법
US8153513B2 (en) * 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6265455A (ja) * 1985-09-18 1987-03-24 Toshiba Corp 表示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02226727A (ja) * 1989-02-28 1990-09-10 Oki Electric Ind Co Ltd Ｌｄｄ型ｍｏｓ半導体装置の製造方法
US5849601A (en) * 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH0555258A (ja) * 1991-08-29 1993-03-05 Sharp Corp 薄膜トランジスタの製造方法
JP2809247B2 (ja) * 1992-02-12 1998-10-08 シャープ株式会社 薄膜半導体素子の製造方法
JP3257086B2 (ja) * 1992-11-12 2002-02-18 セイコーエプソン株式会社 相補性薄膜半導体装置の製造方法
EP0663697A4 (en) * 1993-07-26 1997-11-26 Seiko Epson Corp THIN FILM SEMICONDUCTOR DEVICE, ITS MANUFACTURE AND ITS DISPLAY SYSTEM.
JP3139896B2 (ja) * 1993-11-05 2001-03-05 株式会社東芝 半導体レイアウト方法
JP3578424B2 (ja) * 1995-09-13 2004-10-20 シャープ株式会社 アクティブマトリクス基板の製造方法
JP3476320B2 (ja) * 1996-02-23 2003-12-10 株式会社半導体エネルギー研究所 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法
KR100495794B1 (ko) * 1997-10-17 2005-09-28 삼성전자주식회사 액정표시장치용박막트랜지스터
JPH1197705A (ja) * 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体集積回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6265455A (ja) * 1985-09-18 1987-03-24 Toshiba Corp 表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900543B1 (ko) * 2002-11-14 2009-06-02 삼성전자주식회사 박막 트랜지스터 기판의 다결정 규소 박막 트랜지스터 및그의 형성 방법

Also Published As

Publication number Publication date
US6340609B1 (en) 2002-01-22
KR20010046242A (ko) 2001-06-05
JP4566388B2 (ja) 2010-10-20
JP2001177107A (ja) 2001-06-29

Similar Documents

Publication Publication Date Title
US7402468B2 (en) Flat panel display and method of fabricating the same
EP0923134B1 (en) Active matrix circuit board and method of manufacturing it
US8018544B2 (en) Flat panel display and method for fabricating the same
KR100355713B1 (ko) 탑 게이트 방식 티에프티 엘시디 및 제조방법
US8624298B2 (en) Display device including thin film transistor
KR100697263B1 (ko) 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법
US7508037B2 (en) Polycrystalline silicon liquid crystal display device and fabrication method thereof
KR100307457B1 (ko) 박막 트랜지스터의 제조 방법
JP2000147556A (ja) 液晶表示装置及び液晶表示装置の基板製造方法
US6429079B1 (en) Semiconductor device and manufacturing method thereof
KR100362703B1 (ko) 박막트랜지스터 제조방법
JPS62252964A (ja) ドライバ−内蔵アクティブマトリックス基板
US6974972B1 (en) Thin-film transistor, and liquid crystal display device using the same
JP2003075870A (ja) 平面表示装置およびその製造方法
KR100290900B1 (ko) 정전기 보호용 트랜지스터의 제조 방법
KR100580391B1 (ko) 다결정 규소 박막 트랜지스터 및 이를 포함하는 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
JPH11163353A (ja) ポリシリコン薄膜トランジスタ及びそれを用いたアクティブマトリクス型液晶表示装置
KR20000066450A (ko) 정전기 보호용 트랜지스터 및 그의 제조 방법
KR20060018134A (ko) 박막 트랜지스터 기판 및 그 제조방법
JP2010010225A (ja) 半導体装置およびその製造方法
KR20060018138A (ko) 박막 트랜지스터 기판 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19991111

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20010730

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20020329

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20010730

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

AMND Amendment
J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20020423

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20020329

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20020926

Appeal identifier: 2002101001664

Request date: 20020423

PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20020423

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20020423

Patent event code: PB09011R01I

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

Patent event date: 20020926

Comment text: Decision to Grant Registration

Patent event code: PB07012S01D

Patent event date: 20020605

Comment text: Transfer of Trial File for Re-examination before a Trial

Patent event code: PB07011S01I

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20021114

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20021115

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20051007

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20061030

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20071029

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20081027

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20091014

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20101014

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20111017

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20121015

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20121015

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20131031

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20141030

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20141030

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20151030

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20171101

Year of fee payment: 16

PR1001 Payment of annual fee

Payment date: 20171101

Start annual number: 16

End annual number: 16

FPAY Annual fee payment

Payment date: 20181101

Year of fee payment: 17

PR1001 Payment of annual fee

Payment date: 20181101

Start annual number: 17

End annual number: 17

PC1801 Expiration of term

Termination date: 20200511

Termination category: Expiration of duration