[go: up one dir, main page]

KR100533673B1 - 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기 - Google Patents

반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기 Download PDF

Info

Publication number
KR100533673B1
KR100533673B1 KR10-2001-7005511A KR20017005511A KR100533673B1 KR 100533673 B1 KR100533673 B1 KR 100533673B1 KR 20017005511 A KR20017005511 A KR 20017005511A KR 100533673 B1 KR100533673 B1 KR 100533673B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
resin
substrate
semiconductor
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2001-7005511A
Other languages
English (en)
Other versions
KR20010104217A (ko
Inventor
나카야마히로히사
타니구치준
나카야마토시노리
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20010104217A publication Critical patent/KR20010104217A/ko
Application granted granted Critical
Publication of KR100533673B1 publication Critical patent/KR100533673B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

배선 패턴(72)이 형성된 기판(70)에는, 전극(12)을 갖는 면을 대향시키서 제 1 반도체 칩(10)이 탑재되어 있다. 제 1 반도체 칩(10)상에는, 제 2 반도체 칩(20)이 탑재되어 있고, 그 전극(22)은, 와이어(26)로 배선 패턴(72)과 전기적으로 접속되어 있다. 기판(70)과 제 1 반도체 칩(10) 사이에 제공된 제 1 수지와, 제 1 및 제 2 반도체 칩(10, 20)을 밀봉하는 제 2 수지는 다른 것이다.

Description

반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기{Semiconductor device, method of manufacture thereof, circuit board, and electronic device}
본 발명은 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기에 관한 것이다.
전자 기기의 소형화에 따라서, 복수의 반도체 칩을 고밀도로 내장한 멀티 칩 모듈의 개발이 진행되고 있다. 그 한 형태로서 복수의 반도체 칩을 겹쳐 쌓아서 하나로 패키지화하는 적층된-CSP(Chip Scale/Size Package)가 있다. 예를 들면, 일본 특개평 9-260441호 공보에 개시되는 반도체 장치에서는, 제 1 반도체 칩 위에 해당제 1 반도체 칩의 외형보다 작은 제 2 반도체 칩이 탑재되어 하나로 패키지화되어 있다. 이에 의하면, 하측에 위치하는 제 1 반도체 칩이 안정되지 않기 때문에, 상측에 위치하는 반도체 칩에 대한 와이어 본딩을 행하기 어려운 경우가 있었다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 도시하는 도면.
도 2는 본 발명의 제 2 실시예에 따른 반도체 장치를 도시하는 도면.
도 3은 본 발명의 제 3 실시예에 따른 반도체 장치를 도시하는 도면.
도 4는 본 발명을 적용한 회로 기판을 도시하는 도면.
도 5는 본 발명에 따른 반도체 장치를 갖는 전자 기기를 도시하는 도면.
도 6은 본 발명에 따른 반도체 장치를 갖는 전자 기기를 도시하는 도면.
본 발명은 이 문제점을 해결하는 것으로, 그 목적은 와이어 본딩을 확실하게 행하여 복수의 반도체 칩을 하나로 패키지화하는 반도체 장치 및 그 제조 방법, 회로 기판, 및 전자 기기를 제공하는 것에 있다.
(1) 본 발명에 따른 반도체 장치는, 배선 패턴이 형성된 기판에, 복수의 전극을 갖는 면을 대향시켜서 탑재되어, 상기 전극이 상기 배선 패턴에 전기적으로 접속된 제 1 반도체 칩과, 상기 제 1 반도체 칩상에 탑재되어 있고, 복수의 전극을 갖는 면이 상기 제 1 반도체 칩과는 반대측을 향하고, 상기 복수의 전극은 와이어로 상기 배선 패턴과 전기적으로 접속된 제 2 반도체 칩과, 상기 기판과 상기 제 1 반도체 칩 사이에 제공된 제 1 수지와, 상기 기판상에서 상기 제 1 및 제 2 반도체 칩을 밀봉한, 상기 제 1 수지와는 다른 제 2 수지를 포함하고,
상기 제 1 수지는 상기 제 1 반도체 칩의 서로 반대 방향을 향하는 한 쌍의 측면에까지 미치도록 제공된다.
삭제
삭제
삭제
이에 의하면, 제 1 반도체 칩과 기판 사이에 제공되는 제 1 수지의 물성은 제 1 및 제 2 반도체 칩을 밀봉한 제 2 수지와 다르다. 이에 의하면, 제 1 수지에 밀착하는 부재와, 제 2 수지에 밀착하는 부재의 각각에 적합한 물성을 갖도록, 제 1 수지와 제 2 수지를 선택할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도, 제 1 수지를 선정함으로써 충분히 대응할 수 있다. 따라서, 와이어 본딩을 확실하게 행할 수 있고, 수율(원료에 대한 제품의 비율)이 높은 반도체 장치를 얻을 수 있다.
또한, 제 1 및 제 2 반도체 칩은 임의의 두개의 반도체 칩을 의미하여, 본 발명은 두개의 반도체 칩에 한정하는 것이 아니라, 복수의 반도체 칩에도 적용이 가능하다.
(2) 이 반도체 장치에 있어서,
상기 제 1 수지는 도전 입자가 포함된 이방성 도전 재료이며,
상기 제 1 반도체 칩의 전극은 상기 도전 입자를 통하여 상기 배선 패턴에 전기적으로 접속되어도 좋다.
이에 의하면, 제 1 반도체 칩의 고정과, 제 1 반도체 칩과 배선 패턴의 전기적 접속을 동시에 도모할 수 있다. 또한, 이방성 도전 재료가 배선 패턴을 구비하는 기판과 제 1 반도체 칩 사이에 배치됨으로써, 제 1 반도체 칩과 기판의 열응력의 차를 완화하는 기능을 갖게 할 수 있다는 점에서, 반도체 장치로서의 신뢰성 향상을 도모할 수 있다.
(3) 이 반도체 장치에 있어서,
상기 기판에는 복수의 관통 구멍이 형성되어 있고, 상기 배선 패턴은 상기 기판의 한 쪽 면에 형성됨과 동시에 상기 배선 패턴의 일부는 상기 관통 구멍 위를 통과하며,
상기 배선 패턴상에 제공되고, 상기 기판에서의 상기 배선 패턴측의 면과는 반대측의 면으로부터, 상기 관통 구멍을 통해서 돌출하는 복수의 외부 단자를 가져도 좋다.
(4) 이 반도체 장치에 있어서,
상기 배선 패턴에 전기적으로 접속되는 복수의 외부 단자를 제공하기 위한 복수의 랜드부를 가져도 좋다.
(5) 이 반도체 장치에 있어서,
상기 기판은 유리 에폭시 기판이어도 좋다.
(6) 이 반도체 장치에 있어서,
상기 제 2 반도체 칩은 접착제를 통하여 상기 제 1 반도체 칩에 부착되어도 좋다.
(7) 이 반도체 장치에 있어서,
상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 커도 좋다.
(8) 이 반도체 장치에 있어서,
상기 제 1 수지는 상기 제 1 반도체 칩의 측면에까지 미치도록 제공되어도 좋다. 이에 의하면, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다.
(9) 이 반도체 장치에 있어서,
상기 제 1 및 제 2 반도체 칩의 외형의 크기는 같아도 좋다.
(10) 이 반도체 장치에 있어서,
상기 제 1 수지는 상기 제 2 반도체 칩의 측면에까지 미치도록 제공되어도 좋다.
이에 의하면, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 또한, 제 2 반도체 칩의 측면에까지 미치도록 제 1 수지가 제공되어, 제 2 반도체 칩까지도 고정할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서 제 1 및 제 2 반도체 칩의 크기가 같아도, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 얻을 수 있다.
(11) 이 반도체 장치에 있어서,
상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 작아도 좋다.
(12) 이 반도체 장치에 있어서,
상기 제 1 수지는, 상기 제 2 반도체 칩에서의 상기 기판 쪽을 향하는 면으로서 제 1 반도체 칩과의 대면을 피하고 있는 영역에까지 미치도록 제공되어도 좋다.
이에 의하면, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 또한, 제 2 반도체 칩에서의 기판의 측면에서 제 1 반도체 칩으로부터 돌출하는 영역에까지 제 1 수지가 미치도록 제공되어, 제 2 반도체 칩까지도 고정할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서, 제 1 반도체 칩의 외형이 제 2 반도체 칩보다 작아도, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 얻을 수 있다.
(13) 본 발명에 따른 회로 기판은 상기 반도체 장치가 탑재되어 있다.
(14) 본 발명에 따른 전자 기기는 상기 반도체 장치를 갖는다.
(15) 본 발명에 따른 반도체 장치의 제조 방법은,
제 1 반도체 칩을 배선 패턴이 형성된 기판에 페이스 다운 본딩(face down bonding)하는 공정과,
제 2 반도체 칩을 상기 제 1 반도체 칩상에 탑재하는 공정과,
상기 제 2 반도체 칩과 상기 배선 패턴을 와이어로 전기적으로 접속하는 공정과,
상기 제 1 반도체 칩과 상기 기판 사이에 제 1 수지를 제공하는 공정과,
상기 제 1 및 제 2 반도체 칩을 상기 제 1 수지와는 다른 제 2 수지로 밀봉하는 공정을 포함하고,상기 제 1 수지를, 상기 제 1 반도체 칩의 서로 반대 방향을 향하는 한 쌍의 측면에까지 미치도록 제공한다.
이에 의하면, 제 1 반도체 칩과 기판 사이에 제공하는 제 1 수지의 물성은, 제 1 및 제 2 반도체 칩을 밀봉한 제 2 수지와 다르다. 이에 의하면, 제 1 수지에 밀착하는 부재와, 제 2 수지에 밀착하는 부재의 각각에 적합한 물성을 갖도록, 제 1 수지와 제 2 수지를 선택할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도, 제 1 수지를 선정함으로써 충분히 대응할 수 있다. 따라서, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 제조할 수 있다.
(16) 이 반도체 장치의 제조 방법에 있어서,
상기 제 1 수지는 도전 입자가 포함된 이방성 도전 재료이며,
상기 제 1 공정에서, 상기 제 1 반도체 칩의 전극을, 상기 도전 입자를 통하여 상기 배선 패턴에 전기적으로 접속하여도 좋다.
이에 의하면, 제 1 반도체 칩의 고정과 제 1 반도체 칩과 배선 패턴의 전기적 접속을 동시에 도모할 수 있고, 제조 공정을 삭감할 수 있다.
(17) 이 반도체 장치의 제조 방법에 있어서,
상기 제 2 반도체 칩을 탑재하는 공정에서, 상기 제 2 반도체 칩을, 접착제를 통하여 상기 제 1 반도체 칩에 부착하여도 좋다.
(18) 이 반도체 장치의 제조 방법에 있어서,
상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 크고,
적어도, 상기 제 1 반도체 칩을 탑재하는 공정과 제 1 수지를 제공하는 공정후에,
상기 제 1 반도체 칩과 상기 기판의 적어도 어느 한 쪽을 다른 쪽을 향해서 가압하여,
상기 제 1 수지를 상기 제 1 반도체 칩의 측면에까지 미치도록 제공하여도 좋다.
이에 의하면, 기판에서의 제 1 반도체 칩의 탑재 영역에 더하여, 제 1 반도체 칩의 외주(外周)로서 그 측면으로 밀려나오도록 제 1 수지를 제공한다. 이로써, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다.
(19) 이 반도체 장치의 제조 방법에 있어서,
상기 제 1 및 제 2 반도체 칩의 외형의 크기는 같고,
적어도, 상기 제 1 반도체 칩을 탑재하는 공정과 제 1 수지를 제공하는 공정후에,
상기 제 1 반도체 칩과 상기 기판의 적어도 어느 한 쪽을 다른 쪽을 향해서 가압하여,
상기 제 1 수지를 상기 제 2 반도체 칩의 측면에까지 미치도록 제공하여도 좋다.
이에 의하면, 기판에 있어서의 제 1 반도체 칩의 탑재 영역에 더하여, 제 1 반도체 칩의 외주로서 그 측면으로 밀려나오도록 제 1 수지를 제공한다. 이로써, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 또한, 제 2 반도체 칩의 측면에까지 미치도록 제 1 수지를 제공함으로써, 제 2 반도체 칩까지도 고정할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서, 제 1 및 제 2 반도체 칩의 크기가 같아도, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 제조할 수 있다.
(20) 이 반도체 장치의 제조 방법에 있어서,
상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 작고,
적어도, 상기 제 1 반도체 칩을 탑재하는 공정과 제 1 수지를 제공하는 공정후에,
상기 제 1 반도체 칩과 상기 기판의 적어도 어느 한 쪽을 다른 쪽을 향해서 가압하여,
상기 제 1 수지를 상기 제 2 반도체 칩에서의 상기 기판 쪽을 향하는 면으로서 제 1 반도체 칩으로부터 돌출하는 영역에까지 미치도록 제공하여도 좋다.
이에 의하면, 기판에 있어서의 제 1 반도체 칩의 탑재 영역에 더하여, 제 1 반도체 칩의 외주로서 그 측면으로 밀려나오도록 제 1 수지를 제공한다. 이로써, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 또한, 제 2 반도체 칩에서의 기판의 측면에서 제 1 반도체 칩으로부터 돌출하는 영역에까지 미치도록 제 1 수지를 제공함으로써, 제 2 반도체 칩까지도 고정할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서, 제 1 반도체 칩의 외형이 제 2 반도체 칩보다 작아도, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 얻을 수 있다.
(21) 이 반도체 장치의 제조 방법에 있어서,
상기 와이어로 접속하는 공정에서, 상기 와이어를 초음파를 사용하여 본딩하여도 좋다.
(22) 이 반도체 장치의 제조 방법에 있어서,
상기 와이어로 접속하는 공정에서, 상기 제 2 반도체 칩의 전극과 상기 와이어를 본딩한 후, 상기 와이어와 상기 배선 패턴을 본딩하여도 좋다.
이에 의하면, 제 2 반도체 칩의 전극상에, 범프를 다른 공정에서 형성하지 않고 와이어 본딩할 수 있다.
이하, 본 발명의 적절한 실시예에 대해서 도면을 참조하여 설명한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 도시하는 도면이다. 이 반도체 장치(1)는 제 1 반도체 칩(10)과, 제 2 반도체 칩(20)과, 기판(70)을 포함한다.
제 1 반도체 칩(10)의 한 쪽 면(능동면)에는, 복수의 전극(12)이 형성되어 있다. 복수의 전극(12)은 반도체 칩(10)의 평면 형상의 사각형(정사각형 또는 직사각형)인 경우에는, 적어도 1변(대향하는 2변 또는 모든 부근을 포함한다)을 따라서 형성되어 있다. 또는, 매트릭스형(에이리어형)으로 이차원적으로 형성되어 있어도 좋다. 전극(12)에는 땜납 볼, 금 와이어 볼, 금도금 등에 의해서 범프가 형성되어 있어도 좋고, 전극(12) 자체가 범프의 형상을 하고 있어도 좋다. 전극(12)과 범프 사이에 범프 금속의 확산 방지층으로서, 니켈, 크롬, 티탄 등을 부가하여도 좋다. 전극(12)을 피하여, 제 1 반도체 칩(10)에는, SiN, SiO2, Mg0 등의 패시베이션막(도시하지 않는다)이 형성되어 있어도 좋다. 패시베이션막은 전기적인 절연막이다. 패시베이션막은, 본 발명의 필수 요건은 아니지만, 형성되어 있는 것이 바람직하다.
제 2 반도체 칩(20)은 제 1 반도체 칩(10)과 같은 구성이어도 좋지만, 와이어(26)를 적절하게 형성하기 위해서, 전극(22)은 적어도 1변(대향하는 2변 또는 모든 부근을 포함한다)을 따라서 형성되는 것이 바람직하다. 또한, 본 실시예에서는, 제 2 반도체 칩(20)의 외형은 제 1 반도체 칩(10)보다 작다.
기판(70)은, 유기계 또는 무기계 중 어떤 재료로 형성된 것이어도 좋고, 이것들의 복합 구조로 이루어지는 것이어도 좋다. 기판(70)은 개개의 편으로 사용하여도 좋고, 또는 반도체 칩을 탑재하는 영역이 매트릭스형으로 복수 형성된 좁고 긴 직사각형으로 사용하여도 좋다. 좁고 긴 직사각형의 경우는, 다른 공정에서 개개의 편으로 뚫어진다. 유기계의 재료로 형성된 기판(70)으로서, 예를 들면 폴리이미드 수지로 이루어지는 플랙시블 기판을 들 수 있다. 플랙시블 기판으로서, TAB 기술에서 사용되는 테이프를 사용하여도 좋고, 또한, 무기계의 재료로 형성된 기판(70)으로서, 예를 들면 세라믹 기판이나 유리 기판을 들 수 있다. 유기계 및 무기계의 재료의 복합 구조로서, 예를 들면 유리 에폭시 기판을 들 수 있다. 기판(70)의 평면 형상은 관계 없지만, 제 1 및 제 2 반도체 칩(10 및 20)과 유사 형태인 것이 바람직하다. 또한, 기판(70)으로서 절연 수지와 배선 패턴을 적층하여 구성되는 빌드업 다층 구조의 기판이나, 복수의 기판이 적층된 다층 기판을 사용하여도 좋다.
기판(70)에는 배선 패턴(72)이 형성되어 있다. 본 실시예에서는 배선 패턴(72)은 기판의 한 쪽 면에 형성되어 있지만, 양면에 형성되어 있어도 좋다. 배선 패턴(72)은 복수층으로 구성되는 경우가 많다. 예를 들면, 동(Cu), 크롬(Cr), 티탄(Ti), 니켈(Ni), 티탄 텅스텐(Ti-W) 중의 어느 하나를 적층하여 배선 패턴(72)을 형성할 수 있다. 예를 들면, 포토리소그래피를 적용하여 배선 패턴(72)을 형성하여도 좋고, 스패터에 의해서 배선 패턴(72)을 기판(70)에 직접 형성하여도 좋으며, 도금 처리에 의해서 배선 패턴(72)을 형성하여도 좋다. 또한, 배선 패턴(72)의 일부는 배선이 되는 부분보다도 면적이 큰 랜드부(도시하지 않음)로 되어 있어도 좋다. 이 랜드부는 전기적 접속부를 충분히 확보하는 기능을 갖는다. 따라서, 랜드부는 전극(12)과의 접속부에 형성되어도 좋고, 와이어(26)의 접속부에 형성되어 있어도 좋다.
복수의 외부 단자(80)는 배선 패턴(72)과 전기적으로 접속된다. 도 1에서는 기판(70)에 형성된 관통 구멍(82)을 통해서, 외부 단자(80)가 배선 패턴(72)상에 형성되어 있다. 이 경우에는, 관통 구멍(82)상에 랜드부가 형성되어 있어도 좋다. 자세하게 설명하면, 외부 단자(80)는 관통 구멍(82)으로부터 노출된 랜드부에 형성되고, 기판(70)에서의 배선 패턴(72)이 형성된 면과는 반대측으로부터 돌출하고 있다. 외부 단자(80)는 땜납으로 형성하여도 좋고, 땜납 볼의 재료가 되는 땜납을 관통 구멍(82)에 충전하여, 땜납 볼과 일체화한 도전부재를 관통 구멍(82) 내에 형성하여도 좋다. 또한, 외부 단자(80)는, 상술한 땜납 이외의 금속이나 도전성 수지 등으로 형성하여도 좋다. 또는, 배선 패턴(72)의 일부를 관통 구멍(82)의 내부에서 굴곡시켜서 외부 단자(80)를 형성하여도 좋다. 예를 들면, 배선 패턴(72)의 일부를, 금형 등을 사용하여 관통 구멍(82)의 내부로 들어가게 하여, 기판(70)에서의 배선 패턴(72)이 형성된 면과는 반대측의 면에서 돌출시키고, 그 돌출한 부분을 외부 단자로 하여도 좋다.
또한, 적극적으로 외부 단자(80)를 형성하지 않고, 마더보드 실장시에 마더보드측에 도포되는 땜납 크림을 이용하여, 그 용융시의 표면 장력으로 결과적으로 외부 단자를 형성하여도 좋다. 이 반도체 장치는, 외부 단자를 형성하기 위한 랜드부를 갖는, 이른바 랜드 그리드 어레이형의 반도체 장치이다. 배선 패턴(72)의 일부가 랜드부로 되어 있어도 좋고, 기판(70)에서의 배선 패턴(72)이 형성된 면과는 반대측의 면에 랜드부를 형성하여, 관통 구멍(82)을 통해서, 랜드부와 배선 패턴(72)이 전기적으로 접속되어 있어도 좋다. 또한, 관통 구멍(82)을 도전 재료로 메우고, 그 표면을 랜드부로 하여도 좋다.
제 1 반도체 칩(10)은 전극(12)의 면을 기판(70)을 향해서 탑재(페이스 다운 본딩)되어 있다. 페이스 다운 본딩에서는, 도전 수지 페이스트(paste)에 의한 것, Au-Au, Au-Sn, 땜납 등에 의한 금속 접합에 의한 것, 절연 수지의 수축력에 의한 것 등의 형태가 있으며, 그 어떤 형태를 사용하여도 좋지만, 제 1 반도체 칩(10)과 기판(70) 사이에 제 1 수지가 제공되는 것이 필수가 된다. 본 발명에 있어서, 제 1 수지가 이방성 도전 재료(74)가 아닌 경우에는, 제 1 반도체 칩(10)의 탑재 후에, 제 1 반도체 칩(10)과 기판(70) 사이에 제 1 수지를 충전시켜도 좋다. 반도체 장치(1)에서는, 제 1 수지는 이방성 도전 재료(74)이다. 이방성 도전 재료(74)는 기판(70)상의 제 1 반도체 칩(10)의 외주로부터 제 1 반도체 칩(10)의 측면에까지 제공되어 있어도 좋지만, 이것은 필수적인 것은 아니다. 즉, 본 발명에 있어서, 제 1 수지는 기판(70)상의 제 1 반도체 칩(10)의 탑재 영역 내에만 제공되어 있어도 좋다.
본 실시예에 의하면, 제 1 반도체 칩(10)과 기판(70) 사이에는 이방성 도전 재료(74)가 제공되고, 더욱이 이방성 도전 재료(74)는 제 1 반도체 칩(10)의 외주에도 제공되어 있다. 이에 의하면, 제 1 반도체 칩(10)과 이방성 도전 재료(74)의 접착 면적이 커지기 때문에, 제 1 반도체 칩(10)은 그 크기에 관계 없이 기판상에 확실하게 고정된다. 따라서, 예를 들면, 제 2 반도체 칩(20)을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서, 제 1 및 제 2 반도체 칩(10 및 20)의 외형에 제약을 받지 않고, 수율이 높은 반도체 장치(1)를 얻을 수 있다.
이방성 도전 재료(74)는, 접착제(바인더)에 도전 입자(필러)가 분산된 것으로, 분산제가 첨가되는 경우도 있다. 이방성 도전 재료(74)의 접착제로서, 열경화성의 접착제가 사용되는 경우가 많다. 또한, 이방성 도전 재료(74)로서, 미리 시트형으로 형성된 이방성 도전막이 사용되는 경우가 많지만, 액상의 것을 사용하여도 좋다. 이방성 도전 재료(74)는, 전극(12)과 배선 패턴(72) 사이에서 눌려지고, 도전 입자에 의해서 양자간에서의 전기적 도통을 도모하도록 되어 있다.
제 2 반도체 칩(20)은 전극(22)의 면이 제 1 반도체 칩(10)과는 반대측을 향해서, 제 1 반도체 칩(10)상에 탑재되어 있다. 바꿔 설명하면, 제 2 반도체 칩(20)은 제 1 반도체 칩(10)에 페이스 업 본딩되고, 전극(22)과 배선 패턴(72)은 와이어 본딩으로 접속되어 있다. 와이어(26)는 금, 동 또는 알루미늄 등으로 구성되는 경우가 많지만, 도전성의 재료이면 특별히 한정되지 않는다. 제 2 반도체 칩(20)은 접착제(76)를 개재하여 탑재하여도 좋다. 접착제(76)는 절연성의 수지인 것이 바람직하다. 도 1에서는, 기판에 있어서 평면으로 보았을 때, 와이어(26)는 제 2 반도체 칩(20)의 전극(22)으로부터 끌어내지고, 제 1 반도체 칩(10)의 외측의 이방성 도전 재료(74)의 더욱 외측의 배선 패턴(72)에 접속된다. 다시 설명하면, 기판(70)에 있어서 평면으로 보았을 때, 와이어(26)는 이방성 도전 재료(74)의 영역을 피하여 배선 패턴(72)에 접속된다. 또한, 와이어(74)의 형상은 관계 없지만, 제 1 및 제 2 반도체 칩(10 및 20)의 특히 단부에 접촉하지 않는 형상이 좋다. 예를 들면, 도 1에 도시하는 바와 같이 와이어를 삼차원적인 루프형으로 형성할 수 있다. 제 2 반도체 칩(20)의 전극(22)상에 범프가 제공되어도 좋지만, 제조 공정(후에 도시함)에 따라서는 범프는 없어도 된다. 또한, 제 1 및 제 2 반도체 칩(10 및 20)의 실장부는 포팅된 에폭시 수지 등의 제 2 수지(90)에 의해서 밀봉되어 있다.
도 1에는, 외부 단자(80)가 제 1 반도체 칩(10)의 탑재 영역 내에만 제공된 FAN-IN형의 반도체 장치(1)가 도시되어 있지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 제 1 반도체 칩(10)의 탑재 영역 외에만 외부 단자(80)가 제공된 FAN-OUT형의 반도체 장치나, 이것에 FAN-IN형을 조합한 FAN-IN/OUT형의 반도체 장치에도 본 발명을 적용할 수 있다.
다음에, 본 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다.
제 1 반도체 칩(10)을, 이방성 도전 재료(74)를 개재하여 기판(70)에 탑재한다. 상세하게 설명하면, 제 1 반도체 칩(10)에서의 전극(12)의 형성면을, 기판(70)상의 이방성 도전 재료(74)를 제공한 영역에 탑재한다. 본 실시예에 의하면, 이방성 도전 재료(74)에 의해서 전극(12)과 배선 패턴(72)을 전기적으로 도통시키는 동시에, 제 1 반도체 칩(10)과 기판(70)의 언더필(underfill)을 동시에 행할 수 있기 때문에, 신뢰성 및 생산성이 뛰어난 방법으로 반도체 장치를 제조할 수 있다. 또한, 이방성 도전 재료(74)가 열경화성인 경우에는, 제 1 반도체 칩(10)의 탑재 후에 열에 의해서 경화시킴으로써, 기판(70)과 제 1 반도체 칩(10)의 접착을 도모할 수 있다.
본 실시예에 있어서는 제 1 수지인 이방성 도전 재료(74)를 기판(70)상에 제공한 후에, 제 1 반도체 칩을 탑재한다. 그러나, 본 발명은 이에 한정하는 것은 아니고, 제 1 반도체 칩(10)을 기판(70)에 탑재한 후에, 양자간에 제 1 수지를 제공하여도 좋다. 또한, 미리 제 1 반도체 칩(10)상에 제 2 반도체 칩(20)을 탑재하여 두고, 양자를 동시에 기판(70)상에 탑재하여도 좋다. 이것은 모든 실시예에 있어서 공통의 사항이다.
제 1 반도체 칩(10)과 기판(70) 사이에 제 1 수지를 미리 제공한 경우에는, 어느 한 쪽을 다른 쪽의 측에 가압함으로써 양자를 접착시켜도 좋다. 이때, 기판(70)에서의 제 1 반도체 칩(10)의 외주에 이방성 도전 재료(74)를 밀려나오게 할 수 있도록, 제 1 수지를 미리 제공하여 두어도 좋다. 제 1 반도체 칩(10)의 탑재 후에 제 1 수지를 제공하는 경우에 있어서도, 제 1 반도체 칩(10) 외주에까지 제 1 수지를 제공할 수 있다. 또한, 제 1 반도체 칩(10)이 기판(70)의 유사 형태인 경우에는, 기판(70)의 평면에 있어서의 중앙에 제 1 반도체 칩(10)을 탑재시키는 것이 바람직하다.
제 2 반도체 칩(20)을 제 1 반도체 칩(10)상에 탑재한다. 자세하게 설명하면, 제 2 반도체 칩(20)의 전극(22)이 형성되는 면과는 반대측의 면을 상기 제 1 반도체 칩(10)을 향해서 탑재한다. 제 2 반도체 칩(20)과 제 1 반도체 칩(10)은 접착제(76)로 접착시켜도 좋다. 본 실시예에 의하면, 제 1 반도체 칩(10)은 제 2 반도체 칩(20)보다도 크다. 따라서, 제 2 반도체 칩(20)이 제 1 반도체 칩(10)의 유사 형태로 할 수 있는 경우에는, 제 2 반도체 칩(20)은 제 1 반도체 칩(10)의 중앙에 탑재하는 것이 바람직하다. 또한, 접착제(76)를 제 1 반도체 칩(10)의 탑재면으로부터 밀려나오게 하여, 제 1 반도체 칩(10)상에 있어서의 제 2 반도체 칩(20)의 외주에까지 제공하여도 좋다. 이와 같이 함으로써, 제 2 반도체 칩(20)을 제 1 반도체 칩(10)상에 보다 강하게 접착할 수 있다. 또한, 제 2 반도체 칩(20)을 탑재하기 전에, 접착제(76)는 제 1 반도체 칩(10)과 제 2 반도체 칩(20)의 적어도 한 쪽에 제공하면 좋다.
제 2 반도체 칩(20)의 전극(22)을 배선 패턴(72)에 와이어 본딩한다. 예를 들면 열과 초음파를 사용하여 본딩할 수 있다. 와이어 본딩은 전극(22)과 배선 패턴(72)의 어느 쪽을 먼저 행하여도 좋지만, 전극(22)부터 행함으로써 전극(22)에 범프를 형성하는 공정을 생략할 수 있다.
본 발명에 의하면, 제 1 반도체 칩(10)과 기판(70) 사이에 제공하는 제 1 수지의 물성은, 제 1 및 제 2 반도체 칩(10 및 20)을 밀봉한 제 2 수지(90)와 다르다. 이에 의하면, 제 1 수지에 밀착하는 부재와, 제 2 수지(90)에 밀착하는 부재의 각각에 적합한 물성을 갖도록, 제 1 수지와 제 2 수지(90)를 선택할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩(20)을 와이어 본딩할 때의 초음파에 의한 진동에도, 제 1 수지를 선정함으로써 충분히 대응할 수 있다. 따라서, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 제조할 수 있다.
제 1 및 제 2 반도체 칩(10, 20)의 실장부에 제 2 수지(90)에 의해 밀봉한다. 밀봉에는, 예를 들면 금형을 사용하면 좋다. 금형을 사용한 경우에는, 제 2 수지(90)를 몰드 수지라고 칭하여도 좋다. 제 2 수지(90)에 의해서, 제 1 및 제 2 반도체 칩(10 및 20)을 외부 환경으로부터 보호할 수 있다.
복수의 외부 단자(80)를 배선 패턴(72)상에 형성하여도 좋다. 기판(70)에 복수의 관통 구멍(82)이 형성되어 있는 경우에는, 외부 단자(80)는 관통 구멍(82) 내측을 통과한다. 자세하게 설명하면, 배선 패턴(72)의 관통 구멍(82)에서 노출된 부분으로부터, 관통 구멍(82)을 통과시켜서 배선 패턴(82)과는 반대측을 향해서 기판(70)으로부터 돌출시키도록 외부 단자(80)를 형성한다.
본 실시예에서는, 외부 단자(80)는 땜납 볼이다. 땜납 볼의 형성에는, 땜납 구(球) 및 플럭스(flux), 또는 크림 땜납 등을 제공하고 나서, 이것을 가열하여 용융하는 리플로 공정이 행하여진다. 따라서, 상술한 이방성 도전 재료(74; 열경화성인 경우)의 가열을 생략하고, 이 리플로 공정에서, 땜납 볼의 형성과 동시에 이방성 도전 재료(74)를 가열하여도 좋다.
(제 2 실시예)
도 2는, 본 발명의 제 2 실시예에 따른 반도체 장치를 도시하는 도면이다. 반도체 장치(2)는, 제 1 반도체 칩(30)과, 제 2 반도체 칩(40)과, 기판(70)을 포함한다.
제 1 및 제 2 반도체 칩(30 및 40)은 양자의 외형의 크기가 같은 것을 제외하고, 상술하는 제 1 및 제 2 반도체 칩(10, 20)과 같아도 좋다. 도 2에 도시하는 바와 같이 이방성 도전 재료(74)는 기판(70)상에 있어서의 제 1 반도체 칩(30)의 탑재 영역과, 그 외주로서 제 1 반도체 칩(30)의 측면과 제 2 반도체 칩(40)의 측면에까지 미치도록 제공되어도 좋다.
본 실시예에 의하면, 기판에 있어서의 제 1 반도체 칩의 탑재 영역에 더하여, 제 1 반도체 칩의 외주로서 그 측면으로 밀려나오도록 제 1 수지를 제공한다. 이로써, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 또한, 제 2 반도체 칩의 측면에까지 미치도록 제 1 수지를 제공하여도 좋고, 이 경우는 제 2 반도체 칩까지도 고정할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서, 제 1 및 제 2 반도체 칩의 크기가 같아도, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 제조할 수 있다.
또한, 도 2에 도시하는 예에서는, 이방성 도전 재료(74) 등의 제 1 수지가, 위의 제 2 반도체 칩(40)의 측면에까지 걸쳐 있기 때문에, 제조 공정에서는, 제 1 및 제 2 반도체 칩(30, 40)간의 접속을 행하고 나서, 제 1 반도체 칩(30)을 기판(70)에 접속하는 경우가 많다. 한편, 제 1 수지의 높이를, 하측의 제 1 반도체 칩(30)의 높이를 넘지 않도록 제공하기 위해서는, 하측의 제 1 반도체 칩(30)과 기판(7O)을 먼저 접속하고, 그 후에 상측의 제 2 반도체 칩(40)을 탑재하여도 좋다.
(제 3 실시예)
도 3은, 본 발명의 제 3 실시예에 따른 반도체 장치를 도시하는 도면이다. 이 반도체 장치(3)는, 제 1 반도체 칩(50)과, 제 2 반도체 칩(60)과, 기판(70)을 포함한다.
제 1 반도체 칩(50)의 외형은 제 2 반도체 칩(60)보다 작다. 도 3에 도시하는 바와 같이 이방성 도전 재료(74)는 기판(70)상에 있어서의 제 1 반도체 칩(30)의 탑재 영역과 그 외주로서, 제 2 반도체 칩(60)을 지지하도록 제공되어 있다.
본 실시예에 의하면, 기판에 있어서의 제 1 반도체 칩의 탑재 영역에 더하여, 제 1 반도체 칩의 외주로서 그 측면으로 밀려나오도록 제 1 수지를 제공한다. 이로써, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 또한, 제 2 반도체 칩에서의 기판의 측면에서 제 1 반도체 칩으로부터 돌출하는 영역에까지 미치도록 제 1 수지를 제공하여도 좋고, 이 경우는 제 2 반도체 칩까지도 고정할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서, 제 1 반도체 칩의 외형이 제 2 반도체 칩보다 작아도, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 얻을 수 있다.
또한, 본 실시예는 제 1 반도체 칩(50)이 얇을 때(50㎛ 정도), 소량의 이방성 도전 재료(74)로 제 2 반도체 칩(60)을 지지하는 것이 가능해지기 때문에, 이방성 도전 재료(74)의 영역을 불필요하게 확대하지 않고 효과적으로 제 2 반도체 칩(60)을 고정할 수 있다.
접착제(76)는, 기본적으로 반도체 칩 사이를 접착하는 기능을 갖는 것이면 어떤 것이나 좋지만, 상측의 제 2 반도체 칩(60)의 크기가 하측의 제 1 반도체 칩(50)보다도 큰 경우에는, 페이스트형의 접착제보다는, 필름형의 이른바 고체상의 접착제 쪽이 제조상, 관리하기 쉬운 효과가 있다.
도 4에는, 본 실시예에 따른 반도체 장치(1)를 실장한 회로 기판(100)이 도시되어 있다. 회로 기판(100)에는 예를 들면 유리 에폭시 기판 등의 유기계 기판을 사용하는 것이 일반적이다. 회로 기판(100)에는 예를 들면 동 등으로 이루어지는 배선 패턴이 원하는 회로가 되도록 형성되어 있고, 그것들의 배선 패턴과 반도체 장치(1)의 외부 단자(80)를 기계적으로 접속함으로써 그것들의 전기적 도통을 도모한다.
그리고, 본 발명은 적용한 반도체 장치(1)를 갖는 전자 기기로서, 도 5에는 노트형 퍼스널 컴퓨터, 도 6에는 휴대 전화가 도시되어 있다.

Claims (22)

  1. 배선 패턴이 형성된 기판에 복수의 전극을 갖는 면을 대향시키도록 탑재되어, 상기 전극이 상기 배선 패턴에 전기적으로 접속된 제 1 반도체 칩과,
    상기 제 1 반도체 칩상에 탑재되어 있고, 복수의 전극을 갖는 면이 상기 제 1 반도체 칩과는 반대측을 향하고, 상기 복수의 전극은 와이어로 상기 배선 패턴과 전기적으로 접속된 제 2 반도체 칩과,
    상기 기판과 상기 제 1 반도체 칩 사이에 제공된 제 1 수지와,
    상기 기판상에서 상기 제 1 및 제 2 반도체 칩을 밀봉한, 상기 제 1 수지와는 다른 제 2 수지를 포함하고,
    상기 제 1 수지는 상기 제 1 반도체 칩의 서로 반대 방향을 향하는 한 쌍의 측면을 덮고 있는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 수지는 도전 입자가 포함된 이방성 도전 재료이며,
    상기 제 1 반도체 칩의 전극은 상기 도전 입자를 통하여 상기 배선 패턴에 전기적으로 접속되는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기판에는 복수의 관통 구멍이 형성되어 있고, 상기 배선 패턴은 상기 기판의 한쪽 면에 형성됨과 동시에 상기 배선 패턴의 일부는 상기 관통 구멍 위를 통과하며,
    상기 배선 패턴상에 제공되고, 상기 기판에 있어서의 상기 배선 패턴측의 면과는 반대측의 면으로부터 상기 관통 구멍을 통해서 돌출하는 복수의 외부 단자를 갖는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 배선 패턴에 전기적으로 접속되는 복수의 외부 단자를 제공하기 위한 복수의 랜드부를 갖는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 유리 에폭시 기판인, 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체 칩은 접착제를 통하여 상기 제 1 반도체 칩에 접착된, 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 큰, 반도체 장치.
  8. 삭제
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 반도체 칩의 외형의 크기는 같은, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 수지는 상기 제 2 반도체 칩의 측면에까지 미치도록 제공된, 반도체 장치.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 작은, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 수지는, 상기 제 2 반도체 칩에서의 상기 기판 쪽을 향하는 면으로서 상기 제 1 반도체 칩과의 대면을 피하고 있는 영역에까지 미치도록 제공된, 반도체 장치.
  13. 제 1 항 또는 제 2 항에 기재된 반도체 장치를 탑재한 회로 기판.
  14. 제 1 항 또는 제 2 항에 기재된 반도체 장치를 갖는 전자 기기.
  15. 제 1 반도체 칩을 배선 패턴이 형성된 기판에 페이스 다운 본딩하는 공정과,
    제 2 반도체 칩을 상기 제 1 반도체 칩상에 탑재하는 공정과,
    상기 제 2 반도체 칩과 상기 배선 패턴을 와이어로 전기적으로 접속하는 공정과,
    상기 제 1 반도체 칩과 상기 기판 사이에 제 1 수지를 제공하는 공정과,
    상기 제 1 및 제 2 반도체 칩을 상기 제 1 수지와는 다른 제 2 수지로 밀봉하는 공정을 포함하고,
    상기 제 1 수지를, 상기 제 1 반도체 칩의 서로 반대 방향을 향하는 한 쌍의 측면을 덮도록 제공하는, 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 수지는 도전 입자가 포함된 이방성 도전 재료이며,
    상기 제 1 공정에서, 상기 제 1 반도체 칩의 전극을, 상기 도전 입자를 통하여 상기 배선 패턴에 전기적으로 접속하는, 반도체 장치의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제 2 반도체 칩을 탑재하는 공정에서,
    상기 제 2 반도체 칩을, 접착제를 통하여 상기 제 1 반도체 칩에 접착하는, 반도체 장치의 제조 방법.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 크고,
    적어도, 상기 제 1 반도체 칩을 탑재하는 공정과 제 1 수지를 제공하는 공정후에,
    상기 제 1 반도체 칩과 상기 기판의 적어도 어느 한 쪽을 다른 쪽을 향해서 가압하여, 상기 제 1 수지를 상기 제 1 반도체 칩의 상기 한 쌍의 측면에까지 미치도록 제공하는, 반도체 장치의 제조 방법.
  19. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 반도체 칩의 외형의 크기는 같고,
    적어도, 상기 제 1 반도체 칩을 탑재하는 공정과 제 1 수지를 제공하는 공정후에,
    상기 제 1 반도체 칩과 상기 기판의 적어도 어느 한 쪽을 다른 쪽을 향해서 가압하여, 상기 제 1 수지를 상기 제 2 반도체 칩의 측면에까지 미치도록 제공하는, 반도체 장치의 제조 방법.
  20. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 작고,
    적어도, 상기 제 1 반도체 칩을 탑재하는 공정과 제 1 수지를 제공하는 공정후에,
    상기 제 1 반도체 칩과 상기 기판의 적어도 어느 한 쪽을 다른 쪽을 향해서 가압하여, 상기 제 1 수지를 상기 제 2 반도체 칩에서의 상기 기판 쪽을 향하는 면으로서 제 1 반도체 칩으로부터 돌출하는 영역에까지 미치도록 제공하는, 반도체 장치의 제조 방법.
  21. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 와이어로 접속하는 공정에서, 상기 와이어를 초음파를 사용하여 본딩하는, 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 와이어로 접속하는 공정에서, 상기 제 2 반도체 칩의 전극과 상기 와이어를 본딩한 후, 상기 와이어와 상기 배선 패턴을 본딩하는, 반도체 장치의 제조 방법.
KR10-2001-7005511A 1999-09-03 2000-09-01 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기 Expired - Fee Related KR100533673B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1999-249702 1999-09-03
JP24970299 1999-09-03

Publications (2)

Publication Number Publication Date
KR20010104217A KR20010104217A (ko) 2001-11-24
KR100533673B1 true KR100533673B1 (ko) 2005-12-05

Family

ID=17196942

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-7005511A Expired - Fee Related KR100533673B1 (ko) 1999-09-03 2000-09-01 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기

Country Status (4)

Country Link
US (1) US6621172B2 (ko)
KR (1) KR100533673B1 (ko)
TW (1) TW494511B (ko)
WO (1) WO2001018864A1 (ko)

Families Citing this family (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
US20100044079A1 (en) * 1999-08-27 2010-02-25 Lex Kosowsky Metal Deposition
US20080035370A1 (en) * 1999-08-27 2008-02-14 Lex Kosowsky Device applications for voltage switchable dielectric material having conductive or semi-conductive organic material
WO2001017320A1 (en) 1999-08-27 2001-03-08 Lex Kosowsky Current carrying structure using voltage switchable dielectric material
US20100038119A1 (en) * 1999-08-27 2010-02-18 Lex Kosowsky Metal Deposition
US20100038121A1 (en) * 1999-08-27 2010-02-18 Lex Kosowsky Metal Deposition
US20100044080A1 (en) * 1999-08-27 2010-02-25 Lex Kosowsky Metal Deposition
US7825491B2 (en) * 2005-11-22 2010-11-02 Shocking Technologies, Inc. Light-emitting device using voltage switchable dielectric material
US8679523B2 (en) * 1999-12-30 2014-03-25 Kimberly-Clark Worldwide, Inc. Oxygen-delivery closed cell foam matrix for wound treatment
US7298031B1 (en) 2000-08-09 2007-11-20 Micron Technology, Inc. Multiple substrate microelectronic devices and methods of manufacture
US6607937B1 (en) 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
JP3581086B2 (ja) * 2000-09-07 2004-10-27 松下電器産業株式会社 半導体装置
JP4659262B2 (ja) * 2001-05-01 2011-03-30 富士通セミコンダクター株式会社 電子部品の実装方法及びペースト材料
JP2002353369A (ja) * 2001-05-28 2002-12-06 Sharp Corp 半導体パッケージおよびその製造方法
JP2003007902A (ja) * 2001-06-21 2003-01-10 Shinko Electric Ind Co Ltd 電子部品の実装基板及び実装構造
JP4633971B2 (ja) * 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
TW523887B (en) * 2001-11-15 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor packaged device and its manufacturing method
JP3727587B2 (ja) * 2001-12-28 2005-12-14 シャープ株式会社 半導体装置の実装方法
JP2003197856A (ja) * 2001-12-28 2003-07-11 Oki Electric Ind Co Ltd 半導体装置
TW548810B (en) * 2002-05-31 2003-08-21 Gigno Technology Co Ltd Multi-chip package
JP3910493B2 (ja) * 2002-06-14 2007-04-25 新光電気工業株式会社 半導体装置及びその製造方法
US6737738B2 (en) * 2002-07-16 2004-05-18 Kingston Technology Corporation Multi-level package for a memory module
DE10240460A1 (de) 2002-08-29 2004-03-11 Infineon Technologies Ag Universelles Halbleitergehäuse mit vorvernetzten Kunststoffeinbettmassen und Verfahren zur Herstellung desselben
US7053476B2 (en) * 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US6972481B2 (en) * 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
US7064426B2 (en) 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US6838761B2 (en) * 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
DE10244664A1 (de) * 2002-09-24 2004-04-01 Infineon Technologies Ag Elektronisches Bauteil mit Halbleiterchips in einem Stapel und Verfahren zur Herstellung desselben
US7053477B2 (en) * 2002-10-08 2006-05-30 Chippac, Inc. Semiconductor multi-package module having inverted bump chip carrier second package
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
KR100618812B1 (ko) * 2002-11-18 2006-09-05 삼성전자주식회사 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지
JP3689694B2 (ja) * 2002-12-27 2005-08-31 松下電器産業株式会社 半導体装置及びその製造方法
CA2455024A1 (en) * 2003-01-30 2004-07-30 Endicott Interconnect Technologies, Inc. Stacked chip electronic package having laminate carrier and method of making same
KR100524948B1 (ko) * 2003-02-22 2005-11-01 삼성전자주식회사 칩 크랙이 개선된 멀티 칩 패키지 및 그 제조방법
JP3918936B2 (ja) * 2003-03-13 2007-05-23 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
JP3772984B2 (ja) * 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
JP2004281538A (ja) * 2003-03-13 2004-10-07 Seiko Epson Corp 電子装置及びその製造方法、回路基板並びに電子機器
JP3772983B2 (ja) * 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置の製造方法
US6853064B2 (en) 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice
US7123332B2 (en) * 2003-05-12 2006-10-17 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, electronic device having the same, and semiconductor device
JP3718205B2 (ja) * 2003-07-04 2005-11-24 松下電器産業株式会社 チップ積層型半導体装置およびその製造方法
JP5197961B2 (ja) * 2003-12-17 2013-05-15 スタッツ・チップパック・インコーポレイテッド マルチチップパッケージモジュールおよびその製造方法
JP2005191229A (ja) * 2003-12-25 2005-07-14 Shinko Electric Ind Co Ltd 半導体装置の製造方法
DE102004005586B3 (de) * 2004-02-04 2005-09-29 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchipstapel auf einer Umverdrahtungsplatte und Herstellung desselben
US20050230821A1 (en) * 2004-04-15 2005-10-20 Kheng Lee T Semiconductor packages, and methods of forming semiconductor packages
US7116002B2 (en) * 2004-05-10 2006-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Overhang support for a stacked semiconductor device, and method of forming thereof
US20050258527A1 (en) 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US20050269692A1 (en) 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US8552551B2 (en) 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US7588963B2 (en) * 2004-06-30 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming overhang support for a stacked semiconductor device
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
WO2006075197A1 (en) * 2005-01-12 2006-07-20 Infineon Technologies Ag Flip-chip semiconductor packages and methods for their production
WO2006105514A2 (en) * 2005-03-31 2006-10-05 Stats Chippac Ltd. Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
JP5346578B2 (ja) * 2005-03-31 2013-11-20 スタッツ・チップパック・リミテッド 半導体アセンブリおよびその作製方法
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7354800B2 (en) 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7394148B2 (en) 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
JP2007048958A (ja) * 2005-08-10 2007-02-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
TWI303873B (en) * 2005-09-23 2008-12-01 Freescale Semiconductor Inc Method of making stacked die package
JP4654865B2 (ja) * 2005-09-30 2011-03-23 パナソニック株式会社 電子部品実装方法
CN100592513C (zh) * 2005-11-11 2010-02-24 皇家飞利浦电子股份有限公司 芯片组件和制造芯片组件的方法
KR20080084812A (ko) 2005-11-22 2008-09-19 쇼킹 테크놀로지스 인코포레이티드 과전압 보호를 위해 전압 변환가능 재료를 포함하는 반도체디바이스
US20100263200A1 (en) * 2005-11-22 2010-10-21 Lex Kosowsky Wireless communication device using voltage switchable dielectric material
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US20080029405A1 (en) * 2006-07-29 2008-02-07 Lex Kosowsky Voltage switchable dielectric material having conductive or semi-conductive organic material
US20080032049A1 (en) * 2006-07-29 2008-02-07 Lex Kosowsky Voltage switchable dielectric material having high aspect ratio particles
US7968010B2 (en) 2006-07-29 2011-06-28 Shocking Technologies, Inc. Method for electroplating a substrate
JP2010504437A (ja) * 2006-09-24 2010-02-12 ショッキング テクノロジーズ インコーポレイテッド 電圧で切替可能な誘電体材料および光補助を用いた基板デバイスをメッキする技法
EP2084748A4 (en) 2006-09-24 2011-09-28 Shocking Technologies Inc FORMULATIONS FOR A VOLTAGE-SWITCHABLE DIELECTRIC MATERIAL WITH A DEVICED VOLTAGE CONTACT BEHAVIOR AND METHOD OF MANUFACTURING THEREOF
KR100912427B1 (ko) * 2006-10-23 2009-08-14 삼성전자주식회사 적층 칩 패키지 및 그 제조 방법
US20120119168A9 (en) * 2006-11-21 2012-05-17 Robert Fleming Voltage switchable dielectric materials with low band gap polymer binder or composite
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US7793236B2 (en) * 2007-06-13 2010-09-07 Shocking Technologies, Inc. System and method for including protective voltage switchable dielectric material in the design or simulation of substrate devices
TW200917391A (en) * 2007-06-20 2009-04-16 Vertical Circuits Inc Three-dimensional circuitry formed on integrated circuit device using two-dimensional fabrication
US20090050856A1 (en) * 2007-08-20 2009-02-26 Lex Kosowsky Voltage switchable dielectric material incorporating modified high aspect ratio particles
US8704379B2 (en) * 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
US7906860B2 (en) * 2007-10-26 2011-03-15 Infineon Technologies Ag Semiconductor device
US8206614B2 (en) * 2008-01-18 2012-06-26 Shocking Technologies, Inc. Voltage switchable dielectric material having bonded particle constituents
US20090220771A1 (en) * 2008-02-12 2009-09-03 Robert Fleming Voltage switchable dielectric material with superior physical properties for structural applications
WO2009114670A2 (en) 2008-03-12 2009-09-17 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US9059074B2 (en) * 2008-03-26 2015-06-16 Stats Chippac Ltd. Integrated circuit package system with planar interconnect
US20090278262A1 (en) * 2008-05-09 2009-11-12 Boon Keat Tan Multi-chip package including component supporting die overhang and system including same
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US20100140811A1 (en) * 2008-12-09 2010-06-10 Vertical Circuits, Inc. Semiconductor die interconnect formed by aerosol application of electrically conductive material
US7863159B2 (en) * 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US7956449B2 (en) * 2008-06-25 2011-06-07 Stats Chippac Ltd. Stacked integrated circuit package system
US8923004B2 (en) * 2008-07-31 2014-12-30 Micron Technology, Inc. Microelectronic packages with small footprints and associated methods of manufacturing
US20100047535A1 (en) * 2008-08-22 2010-02-25 Lex Kosowsky Core layer structure having voltage switchable dielectric material
US8043894B2 (en) * 2008-08-26 2011-10-25 Stats Chippac Ltd. Integrated circuit package system with redistribution layer
US20100065785A1 (en) * 2008-09-17 2010-03-18 Lex Kosowsky Voltage switchable dielectric material containing boron compound
US9208930B2 (en) * 2008-09-30 2015-12-08 Littelfuse, Inc. Voltage switchable dielectric material containing conductive core shelled particles
US9208931B2 (en) * 2008-09-30 2015-12-08 Littelfuse, Inc. Voltage switchable dielectric material containing conductor-on-conductor core shelled particles
US8022539B2 (en) * 2008-11-17 2011-09-20 Stats Chippac Ltd. Integrated circuit packaging system with increased connectivity and method of manufacture thereof
US8123815B2 (en) 2008-11-24 2012-02-28 Biomet Manufacturing Corp. Multiple bearing acetabular prosthesis
TWI514543B (zh) * 2008-12-09 2015-12-21 Invensas Corp 由導電材料的氣溶膠施加所形成的半導體晶粒互連線
US9226391B2 (en) 2009-01-27 2015-12-29 Littelfuse, Inc. Substrates having voltage switchable dielectric materials
US8272123B2 (en) 2009-01-27 2012-09-25 Shocking Technologies, Inc. Substrates having voltage switchable dielectric materials
US8399773B2 (en) * 2009-01-27 2013-03-19 Shocking Technologies, Inc. Substrates having voltage switchable dielectric materials
EP2412212A1 (en) * 2009-03-26 2012-02-01 Shocking Technologies Inc Components having voltage switchable dielectric materials
WO2010151578A2 (en) * 2009-06-26 2010-12-29 Vertical Circuits, Inc. Electrical interconnect for die stacked in zig-zag configuration
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US8308810B2 (en) 2009-07-14 2012-11-13 Biomet Manufacturing Corp. Multiple bearing acetabular prosthesis
US9053844B2 (en) * 2009-09-09 2015-06-09 Littelfuse, Inc. Geometric configuration or alignment of protective material in a gap structure for electrical devices
TWI520213B (zh) 2009-10-27 2016-02-01 英維瑟斯公司 加成法製程之選擇性晶粒電絕緣
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
US20110198544A1 (en) * 2010-02-18 2011-08-18 Lex Kosowsky EMI Voltage Switchable Dielectric Materials Having Nanophase Materials
US9082622B2 (en) 2010-02-26 2015-07-14 Littelfuse, Inc. Circuit elements comprising ferroic materials
US9224728B2 (en) 2010-02-26 2015-12-29 Littelfuse, Inc. Embedded protection against spurious electrical events
US9320135B2 (en) 2010-02-26 2016-04-19 Littelfuse, Inc. Electric discharge protection for surface mounted and embedded components
TW201228505A (en) * 2010-12-24 2012-07-01 Hon Hai Prec Ind Co Ltd Electronic device
JP5864180B2 (ja) 2011-09-21 2016-02-17 新光電気工業株式会社 半導体パッケージ及びその製造方法
KR20130105175A (ko) * 2012-03-16 2013-09-25 삼성전자주식회사 보호 층을 갖는 반도체 패키지 및 그 형성 방법
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
JP2014013836A (ja) * 2012-07-04 2014-01-23 Ps4 Luxco S A R L 半導体装置
US10991669B2 (en) * 2012-07-31 2021-04-27 Mediatek Inc. Semiconductor package using flip-chip technology
JP2013016850A (ja) * 2012-09-21 2013-01-24 Renesas Electronics Corp 半導体装置およびその製造方法
KR102147354B1 (ko) * 2013-11-14 2020-08-24 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
FR3021524A1 (fr) 2014-06-02 2015-12-04 Small Bone Innovations Internat Tige d'ancrage metacarpien, notamment pour une prothese trapezo-metacarpienne
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
KR102518991B1 (ko) * 2016-02-18 2023-04-10 삼성전자주식회사 반도체 패키지
US10796975B2 (en) * 2016-04-02 2020-10-06 Intel Corporation Semiconductor package with supported stacked die
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US10615151B2 (en) * 2016-11-30 2020-04-07 Shenzhen Xiuyuan Electronic Technology Co., Ltd Integrated circuit multichip stacked packaging structure and method
JP6906228B2 (ja) * 2017-08-18 2021-07-21 ナミックス株式会社 半導体装置
CN110233113A (zh) * 2019-06-17 2019-09-13 青岛歌尔微电子研究院有限公司 一种芯片的封装方法
US11456291B2 (en) 2020-06-24 2022-09-27 Qualcomm Incorporated Integrated circuit (IC) packages employing split, double-sided metallization structures to facilitate a semiconductor die (“die”) module employing stacked dice, and related fabrication methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0915505A1 (en) * 1997-11-06 1999-05-12 Sharp Kabushiki Kaisha Semiconductor device package, manufacturing method thereof and circuit board therefor
JPH11204720A (ja) * 1998-01-14 1999-07-30 Sharp Corp 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547998A (ja) * 1991-08-21 1993-02-26 Sony Corp 高密度実装化半導体装置
JPH06177323A (ja) * 1992-12-02 1994-06-24 Nippon Chemicon Corp 半導体回路装置
KR0181615B1 (ko) * 1995-01-30 1999-04-15 모리시다 요이치 반도체 장치의 실장체, 그 실장방법 및 실장용 밀봉재
JPH09260441A (ja) 1996-03-26 1997-10-03 Mitsubishi Electric Corp 半導体装置
KR100467946B1 (ko) * 1997-01-24 2005-01-24 로무 가부시키가이샤 반도체 칩의 제조방법
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
JP3765952B2 (ja) * 1999-10-19 2006-04-12 富士通株式会社 半導体装置
US6340846B1 (en) * 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0915505A1 (en) * 1997-11-06 1999-05-12 Sharp Kabushiki Kaisha Semiconductor device package, manufacturing method thereof and circuit board therefor
JPH11204720A (ja) * 1998-01-14 1999-07-30 Sharp Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US6621172B2 (en) 2003-09-16
WO2001018864A1 (en) 2001-03-15
KR20010104217A (ko) 2001-11-24
US20020004258A1 (en) 2002-01-10
TW494511B (en) 2002-07-11

Similar Documents

Publication Publication Date Title
KR100533673B1 (ko) 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
KR100459971B1 (ko) 반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및전자기기
KR100511728B1 (ko) 복수의 반도체 칩을 고밀도로 실장할 수 있는 소형 반도체장치 및 그의 제조 방법
US6239496B1 (en) Package having very thin semiconductor chip, multichip module assembled by the package, and method for manufacturing the same
JP5280014B2 (ja) 半導体装置及びその製造方法
JP3994262B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3838331B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20180145015A1 (en) Method of fabricating packaging layer of fan-out chip package
JP2003124433A (ja) マルチチップパッケージ
JP2851609B2 (ja) 半導体チップパッケージとその製造方法及びそれを用いた積層パッケージ
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3654116B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3565090B2 (ja) 半導体装置の製造方法
US6818542B2 (en) Tape circuit board and semiconductor chip package including the same
JP2003258009A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2000150560A (ja) バンプ形成方法及びバンプ形成用ボンディングツール、半導体ウエーハ、半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器
JP2007150346A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US8975738B2 (en) Structure for microelectronic packaging with terminals on dielectric mass
JP2001127245A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100401018B1 (ko) 반도체패키지를 위한 웨이퍼의 상호 접착 방법
JP3418759B2 (ja) 半導体パッケージ
TWI840075B (zh) 電子封裝件及其製法
TWI846342B (zh) 電子封裝件及其承載基板與製法
US20030057569A1 (en) Semiconductor device
JP2004063567A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

St.27 status event code: A-0-1-A10-A15-nap-PA0105

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R11-asn-PN2301

St.27 status event code: A-3-3-R10-R13-asn-PN2301

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

AMND Amendment
E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E601 Decision to refuse application
PE0601 Decision on rejection of patent

St.27 status event code: N-2-6-B10-B15-exm-PE0601

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

St.27 status event code: A-3-3-V10-V11-apl-PJ0201

AMND Amendment
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PB0901 Examination by re-examination before a trial

St.27 status event code: A-6-3-E10-E12-rex-PB0901

B601 Maintenance of original decision after re-examination before a trial
PB0601 Maintenance of original decision after re-examination before a trial

St.27 status event code: N-3-6-B10-B17-rex-PB0601

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20040326

Effective date: 20050720

PJ1301 Trial decision

Decision date: 20050720

Appeal event data comment text: Appeal Kind Category : Appeal against decision to decline refusal, Appeal Ground Text : 2001 7005511

Appeal request date: 20040326

Appellate body name: Patent Examination Board

Decision authority category: Office appeal board

Decision identifier: 2004101001365

St.27 status event code: A-3-3-V10-V15-crt-PJ1301

PS0901 Examination by remand of revocation

St.27 status event code: A-6-3-E10-E12-rex-PS0901

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
PS0701 Decision of registration after remand of revocation

St.27 status event code: A-3-4-F10-F13-rex-PS0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

Fee payment year number: 1

St.27 status event code: A-2-2-U10-U12-oth-PR1002

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

P14-X000 Amendment of ip right document requested

St.27 status event code: A-5-5-P10-P14-nap-X000

P16-X000 Ip right document amended

St.27 status event code: A-5-5-P10-P16-nap-X000

Q16-X000 A copy of ip right certificate issued

St.27 status event code: A-4-4-Q10-Q16-nap-X000

PR1001 Payment of annual fee

Fee payment year number: 4

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 5

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 6

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 7

St.27 status event code: A-4-4-U10-U11-oth-PR1001

FPAY Annual fee payment

Payment date: 20121114

Year of fee payment: 8

PR1001 Payment of annual fee

Fee payment year number: 8

St.27 status event code: A-4-4-U10-U11-oth-PR1001

FPAY Annual fee payment

Payment date: 20131101

Year of fee payment: 9

PR1001 Payment of annual fee

Fee payment year number: 9

St.27 status event code: A-4-4-U10-U11-oth-PR1001

FPAY Annual fee payment

Payment date: 20141104

Year of fee payment: 10

PR1001 Payment of annual fee

Fee payment year number: 10

St.27 status event code: A-4-4-U10-U11-oth-PR1001

FPAY Annual fee payment

Payment date: 20151102

Year of fee payment: 11

PR1001 Payment of annual fee

Fee payment year number: 11

St.27 status event code: A-4-4-U10-U11-oth-PR1001

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

Fee payment year number: 12

St.27 status event code: A-4-4-U10-U11-oth-PR1001

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Not in force date: 20171130

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

St.27 status event code: A-4-4-U10-U13-oth-PC1903

PC1903 Unpaid annual fee

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20171130

St.27 status event code: N-4-6-H10-H13-oth-PC1903

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000