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TWI520213B - 加成法製程之選擇性晶粒電絕緣 - Google Patents

加成法製程之選擇性晶粒電絕緣 Download PDF

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TWI520213B
TWI520213B TW099136720A TW99136720A TWI520213B TW I520213 B TWI520213 B TW I520213B TW 099136720 A TW099136720 A TW 099136720A TW 99136720 A TW99136720 A TW 99136720A TW I520213 B TWI520213 B TW I520213B
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傑佛瑞 李爾
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英維瑟斯公司
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Description

加成法製程之選擇性晶粒電絕緣
本案主張Jeffrey S. Leal於2009年10月27日提申之名稱為“Selective die electrical insulation by additive process”的美國暫時申請案第61/255,429號的優先權，該案內容藉由此參考而被併於本文中。
本發明係有關於積體電路晶片的電互連(interconnection)，特別是關於堆疊式晶粒的互連。
典型的半導體晶粒具有一正(“有效(active)”)面，積體電路即被形成於該正面內，一背面及側壁。側壁在前緣與正面相會合，及側壁在後緣與背面相會合。半導體晶粒典型地在其正面設有互連墊(晶粒墊)用來將該晶粒上的電路與其內配備了該晶粒的裝置中的其它電路電互連。某些晶粒在正面上沿著一或多個晶粒留邊(die margin)處設有晶粒墊，這些晶粒被稱為週邊墊晶粒。其它晶粒的晶粒墊被設置在正面靠近晶粒的中心處的一或兩列，且者些晶粒被稱為中心墊晶粒。該晶粒可被“改道(reroute)”用以在該晶粒的一或多個留邊處或靠近該晶粒的一或多個留邊提供一適當的互連墊配置。一有互連墊沿著它配置的晶粒留邊可被稱為“互連留邊”，該鄰接的正面晶粒粒邊緣可被稱為“互連邊緣”，及一與一互連晶粒邊緣鄰接的晶粒側壁可被稱為“互連側壁”。
半導體晶粒可與其它電路，譬如在電刷電路板，封裝基材或導線架，或另一晶粒內的電路，藉由數種手段中的任一種手段電連接。電連接可例如藉由導線結合(wire bond)，或藉由覆晶互連，或藉由墊片互連，來達成。
已有數種方式被提出用來在將封裝尺寸(封裝覆蓋區(footprint)、封裝厚度)最小化的同時，增加在積體電路晶片封裝中之有效的半導體電路的密度。在一種用來製造具有更小的覆蓋區之高密度封裝的方法中，兩個或更多個功能相同或不同的半導體晶粒被一個疊在另一個上地疊在一起且被安裝在一封裝基材上。
導線結合互連需要在晶粒表面的正面留邊處有垂直的間隙以容納導線迴圈高度，及在該晶粒覆蓋區外有水平的間隙以容納導線寬度(span)。如果該垂直的間隙不足的話，重疊的特徵結構(feature)會干擾導線迴圈或將電短路引入到該導線迴圈中。而且，在使用時，下互連墊或結合處必需位在離重疊的晶粒的側壁一些距離，使得導線結合工具不會在結合處理期間撞擊到到晶粒邊緣，及使得導線結合不會接觸到該晶粒的前緣。
堆疊式半導體晶粒的電互連有數項挑戰。例如，在一堆疊中的兩個或更多個晶粒會以它們正面背對著一基材的方式被安裝在該基材上，且藉由導線合來實施晶粒-對-基材或晶粒-對-晶粒的連接。晶粒-對-晶粒的導線結合互連可在一上晶粒的大小被製成或放置成該上晶粒不會重疊在與它相連接的下晶粒的留邊處，且有足夠的水平間隙被提供給該導線寬度。此條件係與例如該上晶粒的覆蓋區充分地下於下晶粒時；或例如在上晶粒被配置成該上晶粒的覆蓋區相對於細晶粒的留邊被偏移的情形有關。或者，在該堆疊中的晶粒可藉由將它們連接至該疊晶粒將被安裝於其上之一共同的基材而間接地互連。當一堆疊中的下晶粒被晶粒-對-基材地導線結合，且上晶粒的覆蓋區與下晶粒的留邊重疊時，一間隔件可被插設於其間以提供足夠的垂直間距於下晶粒與上晶粒之間來容納導線迴圈於該下晶粒上。該間隔件會增加該疊晶粒的厚度，及該封裝的厚度。又，在此構形中，下晶粒之晶粒-對-基材的導線結合連接必需在該間隔件與上晶粒被疊在下晶粒上之前完成；亦即，該晶粒必需在原處(in situ)被疊在基材上且該晶粒必需被連續地堆疊及連接。
在經過處理之如此地設置的半導體晶圓中的晶粒墊或在被單粒化(singulated)的晶粒中的晶粒墊可以沒有沿著一晶粒邊緣或沿著兩個相鄰的晶粒邊緣被設置。該等晶粒墊可被設置成例如靠近該晶粒的中心線的一列或兩列；或如果沿著晶粒邊緣的配置的話，它們可沿著兩個對立的晶粒邊緣或沿著所有四個晶粒邊緣被配置。或者，不論晶粒墊在如此地設置的晶圓上或晶粒上的配置為何，它們可能沒有用一適合一給定的終端用途的方式加以設置；它們可能以一不適的順序被設置，或以不適當的節距被設置。在這些情況中，如果想要的話，如此地設置的晶圓或晶粒可被進一步處理，用以在將該晶粒安裝於該晶粒堆中之前將原始的晶粒墊改道至沿著一個晶粒邊緣或沿著兩個晶粒邊緣的新的晶粒墊位置，以實施依據本發明的互連。
而且，典型地，一如此地設置的晶圓或被單粒化的晶粒，可視情況而定地(optionally)具有一的介電層(譬如像是玻璃、氮化矽、聚醯亞胺、或苯並環丁烯(BCB)聚合物)，其形成在該積體電路上除了原始晶粒墊以外的區域上。這足以提供該晶粒的有效面中之電路與形成在該晶粒或晶圓的正面上的導電體(例如，包括改道電路的第一層)之間的電絕緣。視情況而定地，一介電層(譬如像是玻璃、氮化矽、聚醯亞胺、或苯並環丁烯(BCB)聚合物)可額外地被形成在該改道電路上除了新的(已改道的)互連墊以外的區域上。在這些例子中，一介於一晶粒的正面與疊在其上的另一晶粒的背面之間的額外的絕緣是不必要的。
本發明的特徵為一種使用加成式處理來電絕緣一晶粒堆中被選取的表面區域的方法，及一種包括將一晶粒中被選取的表面區域電絕緣的加成處理之用來將一晶粒堆中的晶粒電互連的方法。未依據本發明被電絕緣的區域可使用以可流動的形式施用之導電材料來電連接以形成導電跡線。
在一態樣中，本發明的特徵為一種藉由施用介電材料於互連墊表面上來電絕緣一被選取的互連晶粒墊的方法。
在另一態樣中，本發明的特徵為一種藉由施用一介電材料於晶粒側壁表面的一被選取的區域上來將一互連晶粒側壁的至少該被選取的區域電絕緣的方法。
在另一態樣中，本發明的特徵為一種藉由施用一介電材料於一晶粒的正面的一被選取的區域上來將該晶粒的該正面的至少該被選取的區域電絕緣的方法。
在某些實施例中，施用介電材料包括將一霧化的電絕緣材料於晶粒側壁的該區域上。該材料可以是一可硬化的(curable)材料，及該方法更包括將該材料硬化。
在另一態樣中，本發明的特徵為一種方法，其藉由提供具有配置在一與互連晶粒邊緣相鄰的互連留邊中的電互連墊的半導體晶粒；以偏位構形(offset configuration)來堆疊多個該晶粒，在該偏位構形中該堆疊中連續的晶粒在該互連晶粒邊緣被偏移且在該堆疊中連續的晶粒內的墊被配置成行(column)；在不想要有電連接的地方的被選取的墊電絕緣；及形成導電跡線於該等行上，來形成一堆疊型晶粒組件。外露的墊(未被電絕緣)藉由該等導電跡線而被接觸，在一行中有多個墊被外露的地方，該等外露的墊藉由該等導電跡線而被電互連；沒有可用於導電跡線接觸之被絕緣的墊，因此被絕緣的墊未被電連接至該行中其它的墊。
在一些實施例中，該方法更包含將該堆疊中的至少一晶粒的一互連側壁的至少一被選取的區域電絕緣。在一些實施例中，該方法更包含將該堆疊中的至少一晶粒的正面的至少一被選取的區域電絕緣；在一些此等實施例中，該被選取的區域包括一在該晶粒的該正面的該等晶粒墊的內側(inboard)的區域，且在一些此等實施例中，該區域包括改道(reroute)電路；在一些此等實施例中，該被選取的區域包括該晶粒的正面的與一互連邊緣相鄰的區域；且在一些此等實施例中可包括該互連留邊的一個區域；在一些此等實施例中，該被選取的區域包括一介於一晶粒上的一列晶粒墊中的晶粒墊之間，例如相鄰的晶粒墊之間，的區域。
被選擇性地施加絕緣的特徵為具有一不會被施用於其上的特定互連材料“弄濕”或如果會弄濕亦只是濕的很有限的表面，使得後續被施用的互連材料“逸流(run out)”或“逸出(bleed)”於該表面的整個表面上的傾向很小。選擇具有這些特性的材料有助於形成較窄的互連，及形成較窄的節距之互連，且不會有在相鄰的互連之間或一互連與一不想要有電連接的表面之間形成電短路的風險。
在各式實施例中，電絕緣依據本發明被提供於需要(或想要有)絕緣的區域上，且無需從任何不需要(及不想要有)絕緣的區域去除絕緣。
依據本發明的組件可被使用在電腦、電子通信設備、及消費者與工業電子裝置中。
本發明現將藉由參考附圖加以更詳細的描述，這些附圖例示本發明的實施例。附圖示意地顯示本發明的特徵及它們與其它特徵及結構的關係，且並未按照比例來繪製。為了改善呈現的清晰度，在例示本發明的實施例的圖式中，與顯示在其它圖中的元件相對應的元件雖然它們都可以在所有圖式中很容易被辨識出來，但並沒有全部都被特別地重新編號。
減法(Subjective)電絕緣製程
S.J.S. McElrea等人於2008年5月20日提申之名稱為“Electrically interconnected stacked die assemblies”的美國專利申請案第12/124,077號(其藉由此參考而被併於本文中)除了其它事情之外還描述了堆疊式晶粒組件，在該堆疊中連續的晶粒在設有晶粒墊的晶粒邊緣處被偏位，且晶粒藉由導電跡線而被互連。這些導電跡線係用可流動形式被提供且接著被硬化(cured)或被容許硬化之材料來形成。此等材料的例子包括導電聚合物，譬如填充性聚合物(filled polymer)，例如填充性環氧樹脂或導電墨水。一導電性保形塗層被設置，其在被電連接的晶粒墊處具有開口。該電絕緣塗層防止導電材料與不想要有電連續性的表面形成電接觸。此等結構的一些例子被例示於本案的圖1A、1B、2A、2B、3A、3B、4A、4B中。
圖1A顯示堆疊式偏位晶粒的配置的平面圖，每一晶粒具有互連端子，其被設置在一與前晶粒邊緣鄰接的留邊內；及圖1B顯示沿著圖1A的B-B線所取的該堆疊的剖面圖。例如，參考在該堆疊中之最上面的晶粒10，互連晶粒墊(如，墊18)在此例子中係位在沿著前晶粒邊緣16的列17中。該晶粒墊列17所在之處的晶粒留邊可被稱為“互連留邊”，且該相鄰接的晶粒邊緣16可被稱為“互連邊緣”；且鄰接的晶粒側壁13可被稱為“互連側壁”。在此例子中，在連續的晶粒上的對應的互連墊被對齊成行，如圖1A中的19；因此，圖1B中的剖面圖通過其中的一行。該偏位式晶粒堆呈現出一階梯形狀，且該等互連留邊構成階梯踏板且該等互連側壁構成該等階梯豎板。在此例子中，每一晶粒(如，晶粒10)藉由保形塗層14而被覆蓋在所有表面上，該保形塗層設有用來露出墊18的開口。在這些例子中，在該堆疊中連續的被塗覆的晶粒係以一個晶粒直接平放在另一晶粒上的方式被設置，使得在一上晶粒的背面上的塗層可接觸在底下的晶粒的正面上的塗層。選擇上地或額外地，一晶粒附著膜可被疊置於一或多個晶粒的背面上。
在該堆疊中的連續的晶粒上的互連墊係藉由導電互連材料的跡線(如，跡線12)而被電互連。該互連材料是一種能夠以可流動的形式被施用，然後被硬化或可被容許硬化以形成導電跡線的材料。為了形成跡線，該晶粒堆例如可在該堆疊中的下面的晶粒的背面處被支撐，且該互連材料可沿著一軌道(trajectory)被施用於該等將被互連的墊上及介於該等墊之間的晶粒表面上。該互連材料可使用一施用工具，譬如一針筒或噴嘴，來施用。該材料在一大致朝向該等互連端子的沉積方向上離開該工具，且該工具在一工作方向上被移動於該晶粒堆面上。在該工具被移動的同時該材料被施用。該材料可從該工具被擠出成為一連續流，或該材料可以液滴狀離開該工具。該材料可如一小液滴(droplet)的噴流般地離開該工具，且如小點般地被沉積，該等小點(dot)在與堆疊面的表面接觸時或接觸之後會相結合在一起。該等小液滴可以是非常小，且可如一噴霧(aerosol)般地離開該工具。
該互連材料可以是一導電聚合物，譬如一填入了導電材料微粒的聚合物。該材料可以是一可硬化的聚合物，例如，譬如像是導電環氧樹脂(例如，填充了銀的環氧樹脂)；及該互連處理可包括將未被硬化的材料的跡線形成為預定的圖案，之後將該聚合物硬化，用以將電接點與端子固定並將介於它們之間的跡線的機械完整性。或者，該互連材料可以是導電墨水。
如圖1A及1B所示，因為晶粒的水平位移的關係，該晶粒堆具有比單一晶粒大的覆蓋區。將該晶粒堆的覆蓋區最小化是較佳的，且這可藉由減小晶粒的水平位移的程度來達成，如圖2A，2B所例示的例子。每一晶粒只需被移位至少足以露出在底下的晶粒中之足夠的晶粒墊面積的程度以容許該互連材料與晶粒墊形成良好的電接觸，在圖2A中標示為d的該位移程度被顯示得比所需要的還大。原則上，如果該等晶粒墊的面積的至少一部分被保持未被上面的晶粒覆蓋的話，則該位移是足夠的。實際上，如果一墊的未被覆蓋的面積太小的話，則在該材料被硬化時，被沉積的該互連材料會無法在一大到足以建立良好的電連接的面積上接觸到該墊。將位移的程度減至最小，用以將該晶粒堆的覆蓋區最小化是較佳的。
圖1A、1B、2A、2B顯示在用於一單一跡線的互連材料沉積之後的晶粒堆。該程序被程重複，用以沉積連接所有想要有電互連的墊的跡線，且在沉積之後，該材料被硬化。選擇上地，該互連材料的硬化的或部分硬化可在一跡線完成之前或所有跡線完成之前被實施。
如上文中提到的，晶粒的正面被電絕緣塗層所覆蓋，晶粒上的墊係藉由選擇性地去除在該等墊上的電絕緣塗層而變成可用於電連接。當互連材料被沉積於該晶粒堆中的晶粒上時，該材料只接觸到外露的墊，仍保持著被電絕緣塗層所覆蓋的墊(或被該互連材料所覆蓋的其它晶粒表面)不會形成電接點。在圖1A，2A中，在所有晶粒上的所有墊被顯示為用來被導電跡線電連接之外露的墊，因此在這些例子中，在每一晶粒中的每一墊被電連接至該晶粒堆中之其它晶粒上的墊。根據該晶粒上的墊佈局設計，可能不會想要讓一給定的晶粒上的所有墊與其它晶粒上的墊或與底下的支撐件中的電路形成電連接。在這些情況中，在每一晶粒上之被選取的墊上的電絕緣塗層可被去除掉以露出該等被選取的墊，且該塗層可被留在該等墊上不想要有電連接的定位處。
這係參考圖3A、3B、4A、4B被例示。圖3A以舉例的方式顯示靠近一個8晶粒偏位晶粒堆的互連邊緣的部分。每一晶粒具有一列39的墊(如，墊38；在此例子中有32個墊)。該等墊可依據墊的位置而用數字1至n(在此例子中為1至32)來參照，如與圖3A中的晶粒30上的晶粒位置對齊之以括號內的數字(1)、(2)、(3)...(31)、(32)來表示者。該等晶粒係以一個晶粒疊在另一晶粒上且被偏位的方式被堆疊，使得每一晶粒的互連邊緣(最下面的晶粒除外)相對於其底下的晶粒的互連邊緣都被往後縮(set back)。該等晶粒被設置成晶粒堆，使得相對應的墊位置被對齊成行(columns)。該晶粒堆被安裝在一具有互連地點(導線)308的支撐件(在此處為一基材)300上。在該晶粒堆中之最底下的晶粒係與該基材一起被定向，使得晶粒堆邊緣(下晶粒互連邊緣36)與該基材上的導線重疊，及使得該等墊的行與該等導線對齊，所以在該晶粒堆旁不會有互連線寬度尺寸(span dimension)。在此例子中的晶粒每一者的所有側邊上都被一(材料為譬如像是對苯二甲苯基的)保形絕緣塗層所覆蓋。穿過該保形塗層的開孔被形成在每一晶粒上，用以露出被選取的互連晶粒墊(例如，墊38)，同時讓被選取的其它互連晶粒墊被保護(被絕緣)，例如在標號34處所示。圖3B為在圖3A的墊位置(2)行處，如圖3A的B-B線所示，通過圖3A的結構的剖面圖。在此行中，在上面的四個晶粒中的墊(如，在第四個晶粒中的墊38)經由該保形絕緣塗層上的開孔而被外露，且在下面的四個晶粒中的墊(如，在第五個晶粒中的墊34)則仍被覆蓋。
圖4A，4B顯示一個8晶粒偏位晶粒堆的互連部分，和圖3A，3B一樣，其與形成在該等墊行上的互連跡線(如，在行(1)、(2)、(3)上的跡線42)電互連。圖4B為在圖3A的墊位置(2)行處，如圖4A的B-B線所示，通過圖4A的結構的剖面圖。該等跡線將該行中外露的晶粒墊(如，墊38)電連接至該行中其它外露的晶粒墊及電連接至該基材300上一對應的互連地點302。仍被絕緣塗層所覆蓋的墊(如，標號34所示者)，及被該互連材料所覆蓋之其它晶粒表面則未被電連接。
上文所述用於晶粒絕緣及選擇將被電連接的墊的程序因為一介電塗層被形成在所有墊上，且該等將被電連接的墊係藉由選擇性的去除掉在這些墊上的塗層而被外露出來而被稱為“減法製程”。
加成法(additive)絕緣程序
根據描述於本申請案中之各式實施例的晶粒絕緣可被稱為“加成法絕緣製程”。在此處，一介電材料被施用至晶粒表面之不想要有與導電互連跡線電接觸的區域上，譬如不會被電連接的晶粒墊，將被電連接的晶粒墊則保持未被覆蓋。該介電材料可防止後續被施用的導電材料與那些不想要有電連續性的表面形成電接觸。選擇性地去除該介電塗層的步驟是不需要的。
圖5A為顯示靠近一個8晶粒偏位晶粒堆的互連邊緣的部分的平面圖。每一晶粒具有一列59的墊(如，墊58；在此例子中有32個墊)。該等墊可依據墊的位置而用數字1至n(在此例子中為1至32)來參照，如與圖5A中的晶粒50上的晶粒位置對齊之以括號內的數字(1)、(2)、(3)…(31)、(32)所標示的。該等晶粒係以一個晶粒疊在另一晶粒上且被偏位的方式被堆疊，使得每一晶粒的互連邊緣(最下面的晶粒除外)相對於其底下的晶粒的互連邊緣都被往後縮。該等晶粒被設置成一晶粒堆，使得相對應的墊位置被對齊成行(columns)。該晶粒堆被安裝在一具有互連地點(導線)508的支撐件(在此處為一基材)500上。在該晶粒堆中之最底下的晶粒係與該基材一起被定向，使得晶粒堆邊緣(下晶粒互連邊緣56)與該基材上的導線重疊，及使得該等墊的行與該等導線對齊，所以在該晶粒堆旁不會有互連線寬度尺寸(span dimension)。圖5B為在圖5A的墊位置(2)行處，如圖5A的B-B線所示，通過圖5A的結構的剖面圖。
圖6A，6B顯示靠近一個如圖5A，5B般地被建構的8晶粒偏位晶粒堆的互連邊緣的部分，其中被選取的晶墊已根據本發明的一個態樣被絕緣。圖6A為平面圖，圖6B為通過墊位置(2)行的剖面圖。詳言之，參考在此例子中的墊位置(2)行，在位置(2)處之該晶粒堆中的上面四個晶粒上的墊(如，墊58)保持未被覆蓋的同時，一介電材料已被選擇性地沉積在位置(2)處之該晶粒堆中的下面四個晶粒上的墊上(如，墊54)。而且，參考在此例子中的墊位置(3)行，在位置(3)處之該晶粒堆中的下面四個晶粒上的墊保持未被覆蓋的同時，一介電材料已被選擇性地沉積在位置(3)處之該晶粒堆中的上面四個晶粒上的墊上。參考在此例子中的墊位置(1)行，沒有介電材料被選擇性地沉積在位置(1)的墊上，使得在位置(1)處之在該晶粒堆中的所有八個晶粒上的墊都保持未被覆蓋。
圖7A，7B顯示靠近一個如圖5A，5B般地被建構且根據圖6A，6B之本發明的一個態樣被絕緣的8晶粒偏位晶粒堆的互連邊緣的部分，且藉由在該等晶粒墊行上的導電跡線(如，在墊位置行(1)、(2)、(3)上的導電跡線72)而被電互連。圖7A為平面圖，且圖7B為通過墊位置(2)行的剖面圖。詳言之，參考在此例子中的墊位置(2)行，導電跡線72被形成在該墊位置行的不同表面上，並接觸在基材的導線508。該跡線與在上面四個晶粒上未被覆蓋之在位置(2)的墊形成電接觸；該跡線沒有與下面四個晶粒上被介電材料覆蓋之在位置(2)的墊形成連接。因此，在該晶粒堆中之上面四個晶粒上的位置(2)的墊(如，墊58)彼此被電連接，且它們被電連接至基材上相應的導線508，且在下面四個晶粒上的位置(2)的墊彼此沒有被電連接或沒有電連接至基材。參考在此例子中的墊位置(3)行，在該晶粒堆中之下面四個晶粒上的位置(3)的墊彼此被電連接，且它們被電連接至基材上相應的導線508，且在上面四個晶粒上的位置(3)的墊彼此沒有被電連接或沒有電連接至基材。參考在此例子中的墊位置(1)行，在該晶粒堆中之所有八個晶粒上的所有位置(1)的墊都被彼此電連接且都電連接至基材上相應的導線。
圖8A-8B，9A-9B，10A-10B顯示依據本發明的另一實施例的電互連晶粒組件的構造。這些圖顯示一靠近一個大體上如圖5A-5B、6A-6B、7A-7B中所示且結構類似之8晶粒偏位堆疊的互連邊緣，不同處為這些圖中的晶粒偏位較大，使得在底下的晶粒上的晶粒墊因為偏位而完全被露出來。詳言之，圖9A，9B顯示的是被選取的墊絕緣之後的階段。
圖8A顯示靠近一個8晶粒偏位晶粒堆的互連邊緣的部分的平面圖。每一晶粒具有一列墊89(如墊88，在此例子中有32個墊)。該等墊可依據墊的位置而用數字1至n(在此例子中為1至32)來參照，如與圖8A中的晶粒80上的晶粒位置對齊之以括號內的數字(1)、(2)、(3)…(31)、(32)所標示的。該等晶粒係以一個晶粒疊在另一晶粒上且被偏位的方式被堆疊，使得在最下面的晶粒之上的每一晶粒的互連邊緣相對於其底下的晶粒的互連邊緣都被往後縮；在此例子中該偏位大到足以將底下的晶粒的墊完全曝露出來。該等晶粒被設置成一晶粒堆，使得相對應的墊位置被對齊成行(columns)。該晶粒堆被安裝在一具有互連地點(導線)808的支撐件(在此處為一基材)800上。在該晶粒堆中之最底下的晶粒係與該基材一起被定向，使得晶粒堆邊緣(下晶粒互連邊緣86)與該基材上的導線重疊，及使得該等墊的行與該等導線對齊。在此例子中，晶粒堆邊緣(下晶粒互連邊緣86)與基材上的導線重疊，使得在該晶粒堆旁不會有互連線寬度尺寸(span dimension)。圖8B為在圖8A的墊位置(2)行處，通過圖8A的結構的剖面圖。在其它(未示出的)實施例中，該晶粒堆中之最底下的晶粒可被對齊使得晶粒堆邊緣(下晶粒互連邊緣)不會與基材上的導電重疊；詳言之，該下晶粒互連邊緣可位在該等導線的內側(inboard)緣(參見圖19A，19B的例子)，或該下晶粒互連邊緣可從導線後縮(於內側方向上)，參見圖18A，18B的例子。
圖9A，9B顯示一靠近如圖8A，8B般地被建構的8晶粒偏位晶粒堆的互連邊緣的部分，在該部分中被選取的晶粒墊已依據本發明的一個態樣被絕緣。圖9A為平面圖，圖9B為通過墊位置(2)行的剖面圖。詳言之，參考此例子中的墊位置(2)行，一介電材料(如，94)已被選擇性地沉積在該晶粒堆中下面四個晶粒上的位置(2)的墊上，而在該晶粒堆中上面四個晶粒上的位置(2)的墊(如墊88)則未被覆蓋。參考此例子中的墊位置(3)行，一介電材料已被選擇性地沉積在該晶粒堆中上面四個晶粒上的位置(3)的墊上，而在該晶粒堆中下面四個晶粒上的位置(3)的墊則未被覆蓋。參考此例子中的墊位置(1)行，沒有介電材料被選擇性地沉積在位置(1)的墊上，使得該晶粒堆中所有八個晶粒上位置(1)的墊都沒有被覆蓋。
圖10A，10B顯示靠近一個如圖8A，8B般地被建構且根據圖9A，9B之本發明的一個態樣被絕緣的8晶粒偏位晶粒堆的互連邊緣的部分，且藉由在該等晶粒墊行上的導電跡線(如，在墊位置行(1)、(2)、(3)上的導電跡線102)而被電互連。圖10A為平面圖，且圖10B為通過墊位置(2)行的剖面圖。詳言之，參考在此例子中的墊位置(2)行，導電跡線102被形成在該墊位置行的不同表面上，並接觸在基材的導線808。該跡線與在上面四個晶粒上未被覆蓋之在位置(2)的墊形成電接觸；該跡線沒有與下面四個晶粒上被介電材料覆蓋之在位置(2)的墊形成連接。因此，在該晶粒堆中之上面四個晶粒上的位置(2)的墊(如，墊88)彼此被電連接，且它們被電連接至基材上相應的導線808，且在下面四個晶粒上的位置(2)的墊彼此沒有被電連接或沒有電連接至基材。參考在此例子中的墊位置(3)行，在該晶粒堆中之下面四個晶粒上的位置(3)的墊彼此被電連接，且它們被電連接至基材上相應的導線808，且在上面四個晶粒上的位置(3)的墊彼此沒有被電連接或沒有電連接至基材。參考在此例子中的墊位置(1)行，在該晶粒堆中之所有八個晶粒上的所有位置(1)的墊都被彼此電連接且都電連接至基材上相應的導線。
介電材料可使用許多技術中的任何一種來施用。在一些實施例中，該介電材料係以噴霧形式施用。通常該介電材料係藉由噴霧噴射印刷的方式來施用。在噴霧印刷中，材料被噴霧化然後在一載體中被運送成為一被空氣動力學地聚焦的小液滴流，其可經由一噴嘴被引導至目標表面上。適合的噴霧式噴射設備包括，例如，由設在美國新墨西哥州Albuquerque的Optomec公司製造的M3D系統。圖11顯示一適合的噴霧式噴射設備例的噴嘴，其為通過噴嘴軸線的示意剖面圖。該噴嘴118具有一由大致管形的壁110的內表面112界定的管腔(lumen)124。一噴霧噴射頭(圖中未示出)形成一包圍一霧化材料流113的護套氣體流115。該護套氣體流及該被運送的霧化材料從該噴嘴的尖端116沿著一流動軸線117噴出。該霧化材料的噴流的輪廓(即，橫截面的形狀)及尺吋可藉由選擇該噴嘴管腔的尺吋及藉由控制在該流動軸線周圍不同點的氣流來加以控制。該噴流輪廓可以是大致圓的，例如，圓形或粗略的圓形。該設備可被操作用以將該噴流朝向目標表面引導，且該目標及該噴嘴可如箭頭119所示地相對於彼此被移動以形成一條材料線於該目標表面上。
圖12A-12C顯示所獲得的材料線。在此處所示的例子中，該噴流的輪廓具有一細長的圓形，使得在任何時候它都被期待可將該材料沉積成圖12A的122所例示的相應形狀。噴嘴尖端在該目標表面上在圖12A的箭頭129所例示的方向上的移動形成一條如圖12B所示的線124，其具有一寬度w，其對應於該噴流輪廓的寬度。圖12C顯示在一目標表面125上的一被沉積的材料線124的橫剖面圖，其具有一寬度w及一厚度t。
該噴流的輪廓可具有一除了細長圓形之外的其它形狀。圖12D及12E顯示在一實施例中得到的材料線，在該實施例中該噴流具有一大致圓形的形狀，使得在任何時候它都被期待將該材料沉積成如圖12D中的126所例示的相應形狀。噴嘴尖端在該目標表面上在圖12D的箭頭129所例示的方向上的移動形成一條如圖12E所示的線128，其具有一寬度w，其對應於該噴流輪廓的寬度(直徑)。
該介電材料可用許多技術中的任何技術來施用。該介電材料可用噴射技術來施用，其運用例如壓電噴射設備來以小液滴(droplet)沉積該材料。適合的壓電“噴墨”設備可從例如設在美國加州的Santa Clara市的FUJIFILM Dimatix公司獲得；其它適合的壓電噴射設備可從例如設在美國加州的Carlsbad市的Nordson Asymtek公司獲得。或，該介電材料可藉由串流(streaming)技術來施用，其運用幫浦驅動的設備來將材料沉積成一行。適合的串流設備可從例如Speedline Technologies公司獲得，其商標名為SmartStream。
該被沉積的材料線的寬度可在特定的設備的限制內被設定為具有一些精確度。該被沉積的材料線的寬度在一些實施例中的範圍是在約10微米或更小至約100微米或更大；在一些實施例中，該被沉積的材料線的寬度是在約10微米至約100微米的範圍內，譬如，在特定的例子中，約50微米。將被瞭解的是，該被沉積的材料的一特定的寬度將依據該將被絕緣的表面的尺吋來加以界定(譬如，例如，該晶粒墊的寬度及長度，或後續將被形成的互連跡線的寬度，或互連留邊的寬度，或該晶粒堆後縮量，或晶粒側壁的高度)。如下文中詳細描述的，一將被覆蓋的表面的寬度超出一用於被沉積的材料線的寬度的特定限制時，該材料可由兩條或更多條相鄰的(或重疊的)線來加以沉積。
該被沉積的材料線的厚度可藉由設定該噴嘴尖端在該目標表面上的移動速率來建立；一較厚的線係得自於較慢的移動。該線應厚到足以將該表面電絕緣，且在其它許多事情之外，這還與該材料本身的介電特性，及與該晶組件操作時的電參數有關。該被沉積的材料線的厚度在一些實施例中的範圍可從約1奈米或更小至約20微米或更大。在一些實施例中，該厚度是在約7微米至約13微米的範圍內，譬如像是約10微米。不要將線形成為具有比所需的厚度超過很多是較佳的，使得該表面之大致平坦性不會被太嚴重地中斷。
該電絕緣材料能夠被原子化，且此等材料典型地係以一噴霧形式被施用於目標表面上，然後被硬化以形成電絕緣覆蓋物。適合的電絕緣材料包括，例如，低黏性介電材料，有時被稱為“介電墨水”。它的例子包括了混入了任何各式可硬化的(curable)有機載體之任何各式無機介電材料。合適的材料的例子包括作為無機介電材料之鈦酸化合物(例如，鈦酸鋇)；及作為有機載體之可硬化的有機聚合物(譬如，苯酚樹脂，或環氧/三聚氰胺樹脂)。此等材料可從，例如，NOF公司獲得；或以Loctite為名的材料。
圖13A，13B，13C例示依據本發明的一實施例以噴霧式噴灑來將被選取的晶粒墊絕緣時的一個階段。圖13C為部分平面圖其顯示在一個偏位形態的四晶粒晶粒堆中的兩個墊行；圖13B為朝向晶粒側壁觀看之部分端視圖；及圖13A為沿著A-A’線在整行處從通過該晶粒堆的部分剖面圖。在該晶粒堆中的每一晶粒13，13'，13"，13"'都具有設置成該晶粒的互連留邊的墊138，138'，138"，138"'。在此例子中，噴嘴130被定向使得該介電材料的流動軸線117大致垂直於該晶粒的正面所在之平面，且在此例子中該噴嘴被移動於一大致平行於該晶粒的正面所在之平面的工作方向139上。在此例子中，該噴流(jet)設備被控制使得該材料不連續地流動；亦即，該材料在流動軸線被引導至一被選取的目標區(在此例子中為被選取的晶粒墊)時才會流出。因此，在各個墊的表面上的區域被覆蓋分開來的介電材料區塊(patch)。在所例示的階段中，區塊134已完成且完全覆蓋晶粒13上的墊138；區塊134'的沉積則尚未完成，且墊138'的一部分尚未被完全覆蓋。
將可被瞭解的是，該噴嘴不一定要被定向來讓該流動軸線大致垂直於該晶粒的正面所在之平面；且該工作方向不一定要大致平行於該晶粒的正面所在之平面。另一個流動軸線方向的例子係如箭頭117'所標示，且另一個工作方向的例子係如箭頭139'所標示；其它的配置亦是可行的。
在後續的程序中，導電材料將以可流動的形式被施用且其後續被硬化或被容許被硬化，用以形成互連跡線，如圖10A，10B中的例子所示。該導電材料大致上順應將被施用導電材料的表面並與其接觸；該表面可包括導電特徵結構(譬如，晶粒墊)及半導電區域(譬如，空白的晶粒表面)。電接點可以被形成或可以不被形成在該導電跡線與一導電特徵結構或跡線形成於其上的半導電區域之間，這係視該特徵結構或該區域是否已被絕緣而定。如圖9A，9B及13A，13B，13C中所示，該等晶粒墊係依據本發明的實施例藉由施用介電材料於某些不想要有電連線的墊上而被選擇性地絕緣，以有效地防止互連材料接觸這些被選取的墊。
再次參考圖13A，13B，該導電材料額外地接觸該晶粒表面在互連側壁136，136'，136"，136"'的區域及互連留邊在互連晶粒邊緣及該等墊的內側處與該等晶粒墊鄰接的部分(如，互連留邊與墊138鄰接的部分135，137)的區域。若該晶粒的這些區域在被提供時(亦即，在它們被堆疊之前)已被絕緣的話，就不再需要額外的絕緣處理。例如，如上文提及的，該晶粒在被提供時在積體電路上可被形成一介電層，但在原始的晶粒墊上則沒有；且當該晶粒被重新改道時，一介電層可被額外地形成在該改道電路上，但新的(重新改道的)互連墊則除外。在這些例子中，在鄰接該等墊的互連留邊中或在一晶粒的正面與一疊在該晶粒上的晶粒的背面之間並不需要額外的電絕緣。例如，該晶粒在被提供時的互連側壁可藉由保形介電塗層來加以絕緣；在此等例子中在晶粒側壁上是不需要額外的電絕緣。
若該晶粒在被提供時的互連側壁尚未被絕緣的話，則一介電材料可被選擇性地施用至該等互連側壁(或至少施用至互連側壁將與用於導電跡線之導電材料接觸的區域，特別是在各別的墊位置行所界定的軌道內的區域)。圖14A，14B，14C例示在依據本發明的一實施例藉由噴霧式噴灑來將互連側壁之被選取的區域絕緣時的一個階段。圖14C為部分平面圖其顯示在一個偏位形態的四晶粒晶粒堆中的兩個墊行；圖14B為朝向晶粒側壁觀看之部分端視圖；及圖14A為沿著A-A’線在墊行處從通過該晶粒堆的部分剖面圖。在該晶粒堆中的每一晶粒13，13'，13"，13"'都具有互連晶粒側壁136，136'，136"，136"'。在此例子中，噴嘴138被定向使得該介電材料的流動軸線117被導向晶粒側壁，且在此例子中該噴嘴被移動於一大致平行於該晶粒的正面所在之平面的工作方向149上，且與一底下的墊行(pad column)大致對準。在此例子中，該噴流(jet)設備被控制使得該材料不連續地流動；亦即，該材料在流動軸線被引導至一被選取的目標區(在此例子中為晶粒側壁之被選取的區域)時才會流出。因此，在各個墊的表面上的區域被覆蓋分開來的介電材料區塊(patch)。在所例示的階段中，晶粒13"'，13"的側壁136"'，136"的目標區域上的區塊142"'，142"已完成；區塊142'的沉積尚未完成，且區塊134'的沉積則尚未完成，且側壁136'的目標區域的一部分尚未被完全覆蓋。
將可被瞭解的是，該噴嘴可被定向為該流動軸線是在一朝向該等側壁的方向範圍內的任何方向或角度；且工作方向不一定要大致平行於該晶粒的正面所在的平面；及除了所例示的方向及配置之外的其它方向及配置亦是可行的。
或者，該噴嘴可被移動於位在一墊行上方的工作方向上，且該介電材料的流動只有在其上想要有電連接的墊的上方才會被中斷。此配置以舉例的方式被示於圖15A，15B，15C中，其例示出在藉由依據本發明的另一實施例的噴霧式噴灑來將互連側壁及被選取的晶粒墊的被選取的區域絕緣時的一個階段。圖15C為一部分平面圖其顯示在一個偏位構型的四晶粒的晶粒堆中的兩個墊行；圖15B為朝向晶粒側壁觀看的部分端視圖；及15A為從一墊行處通過的A-A’的部分剖面圖。在該晶粒堆中的每一晶粒13，13'，13"，13"'都具有互連墊138，138'，138"，138"'及互連晶粒側壁136，136'，136"，136"'。在此例子中，該噴嘴130被定向為該介電材料的流動軸線(flow axis)117被導向該等晶粒側壁及該等晶粒墊，在此例子中，該噴嘴130被移動於一工作方向159上其大致平行於該晶粒的正面所在的平面，且與一底下的墊行大致對齊。在此例子中，該噴流設備被控制，使得該介電材料連續地流出，但在該流動軸線被引導至一被選取的目標區(在此例子中為被選取的晶粒墊)的期間則被中斷。因此，該表面之由該等墊行所界定的區域被介電材料的線所覆蓋，而在打算不被覆蓋的墊處該介電材料的線則被中斷。在該等圖所示的階段中，在晶粒側壁136"'，136"及墊138"'，138"上的區域的線152已被完成；且晶粒側壁136'的目標區的一部分已被部分地覆蓋。晶粒側壁136則尚未被覆蓋，且晶粒墊138'及138亦尚未被覆蓋。如果，例如，晶粒墊138'及138將被電連接的話，則該噴嘴前進於該工作方向159上，介電材料的流出將被中斷使得各個電被保持實質上未被介電材料覆蓋，而側壁136'的其餘區域及側壁136的區域則被覆蓋。
圖16A，16B，16C例示一種藉由依據本發明的另一實施例的噴霧式噴灑來將互連晶粒側壁絕緣的方法。圖16C為一部分平面圖其顯示在一個偏位構型的四晶粒的晶粒堆中的兩個墊行；圖16B為朝向晶粒側壁觀看的部分端視圖；及16A為從一墊行處通過的A-A’的部分剖面圖。在該晶粒堆中的每一晶粒13，13'，13"，13"'都具有互連晶粒側壁136，136'，136"，136"'。在此例子中噴嘴138被定向為可讓該介電材料的流動軸線117朝向晶粒側壁，且在此例子中，該噴嘴130被移動於一大致垂直於圖16A所在的平面的工作方向159上，亦即，在一大致平行於一互連晶粒邊緣的方向上。因此，一介電材料的線在一沿著該晶粒側壁的掃掠中被沉積。如該等圖中所示，該材料連續地流出；或者該噴流設備可被控制用以中斷該材料流使得該材料被沉積成位在該等墊行上之晶粒側壁的被選取區域上的區塊(patch)。在該等圖所示的例子中，線162"'，162"已被完成於晶粒側壁136"'，136"上；且晶粒側壁136'已被線162'部分地覆蓋。晶粒側壁136尚未被覆蓋。在所示的例子中，該材料流的寬度不足以在單一次掃掠於該工作方向上時覆蓋該晶粒側壁，因此該噴嘴可被前進於一與該工作方向正交的方向上，如圖中的160所標示者，使得噴嘴之連續的掃略可逐漸地覆蓋該表面。
除了如圖16A，16B，16C所示之互連側壁的絕緣之外，如果有需要的話，晶粒的正面的被選取的區域亦可被絕緣。圖17A，17B，17C顯示在一偏位的晶粒堆170中的互連側壁藉由形成介電材料的線或區塊於晶粒側壁上(如，圖17A中的材料172)來加以絕緣；之後藉由形成介電材料的線及區塊於被選取的晶粒墊178上(如，圖17B中的材料174)，留下一些晶粒墊未被覆蓋；之後該等未被覆蓋的墊藉由施用一導電材料而被彼此連接且被連接至該基材上的導線176以形成跡線175，的處理中的一些階段。
如上文中參考圖12A-12E提到的，各式沉積輪廓的任何沉積輪廓都可被用來沉積該絕緣材料。比沉積輪廓大的特定區域的覆蓋可藉由將該噴嘴移動於適當的工作方向上來達成(如，圖13A，13B中所示者)，且在有需要時可藉由實施多次掃掠來達成(如，圖16A，16B所示)。
當一將被覆蓋的區域(例如像是一晶粒墊)的尺寸及節距適中，且該材料沉積輪廓的尺寸及形狀適當時，可藉由沉積一個絕緣材料點且無需移動該噴嘴來將每一個此等區域(例如，晶粒墊)絕緣。例如，在一些例子中墊形狀及尺寸可以與沉積輪廓大致相同，且該墊可藉由從一被朝向該墊的噴嘴沉積一材料點來加以絕緣。當該等墊係如圖13C所示的是矩形，且如果該沉積輪廓為相類似的矩形(未於圖中示出)的話，則完全覆蓋該等墊的材料區塊(patch)(如圖13C中的區塊134)可在無需移動該噴嘴下被形成。
相類似地，當該等墊是方的(或粗略的正矩形)，且如果該沉積輪廓是圓的(例如，圓形或粗略的圓形)時，材料區塊(如圖18C中的區塊184)可在無需移動該噴嘴下被形成。
圖19A，19B，19C顯示一實施例，其中該沉積輪廓是圓的(例如，圓形或粗略的圓形)且具有一大於墊寬度的寬度，在鄰接的晶粒上之行中的墊可在形成一條絕緣材料線192的同時藉由調整該噴嘴(未示出)的指向使得沉積角度垂直於該較大的晶粒表面，並將該噴嘴移動於一方向199或199上而被覆蓋。來自該噴嘴的材料流可在該材料流動軸線被指向一不打算被絕緣之被選取的晶粒時被中斷。
如上文中參考圖8A，8B時提到的，該晶粒堆可被安裝在一譬如像是基材的支撐件上，且可用許多裝式被設置在該支撐件上：在一些實例中使得該晶粒堆中最底下的晶粒的晶粒互連邊緣與該基材上的導電重疊；或使得該下晶粒互連邊緣係位在該等導線的內側緣上；或使得該下晶粒互連邊緣(在一內側緣方向上)從該等導線處後縮。
圖18A及18B額外地例示一個例子，其中該晶粒堆被設置在該基材1800上使得下晶粒13"'的互連側壁136"'從導線1808後縮，讓該電互連材料(未示於圖中)橫跨一條介於該晶粒側壁與該等導線之間的基材表面帶1810。
圖19A及19B額外地例示一個例子，其中該晶粒堆被設置在該基材1900上使得下晶粒13"'的互連側壁136"'與該等導線1908的內側邊界重疊。
前述例子為了例示的目的顯示出晶粒墊被做成長度只比寬度稍大的大致矩形的形狀的實施例。其它的墊形狀亦可被使用，且在某些實施例更是較佳的。該等墊可具有各種形狀。詳言之，當該等墊以很微小的節距(pitch)加以配置時，細長形的墊是較佳的，用以確保有足夠的面積來與互連材料作電接觸。
圖20顯示一晶粒的正面202的一部分，其具有窄細的大致矩形的墊204其配置成沿著互連晶粒邊緣206的一列墊。墊節距被標示為Pp，且實際上可小至60微米或更小；墊長度Lp被作得夠大使得墊的接觸面積將足以提供一電阻低且堅固耐用的電連接。該等互連跡線(圖中未示)將沿著該等墊的長度被形成。該等跡線可以墊寬度窄，且與該等墊接觸的長度小於墊的長度。不打算被電連接的墊將如上文所述的被選擇性地被一介電材料所覆蓋。
如上文中提及的，晶粒係以偏位構型加以堆疊，使得在該晶粒堆中每一疊在上面的晶粒的互連側壁(及互連邊緣)都從位在其底下的晶粒的互連邊緣後縮一定的程度，露出在該底下的晶粒上的晶粒墊的至少一部分用於互連。在上面所例示的實施例中，一疊在上面的晶粒可以只被後縮至足以露出部分底下的墊的程度；或該疊在上面的晶粒可被後縮至足以露出全部的墊但不露出墊的互連留邊內側(inboard)的程度；或該疊在上面的晶粒可被後縮至足以露出該等晶粒的晶粒內側的正面的程度。在該最後一種情況中，晶粒的正面在被提供時是被絕緣的，該晶粒的正面的外露的內側區域並不需要額外的絕緣。
在另一方面，該晶粒的內側在一些例子中是沒有被絕緣，或例如該晶粒可具有墊的內側之已露出的改道電路。在等例子中，一更大的偏位將露出墊的內側之該改道電路的一個區域，且此區域必需被絕緣以防止與疊在上面的電互連跡線接觸。
圖20中所示的晶粒是一晶粒的例子，其具有在墊204內側的一個區域209內的外露的改道跡線208。
圖21A顯示兩個如圖20所示般地以大偏位量堆疊的晶粒。上晶粒212的互連邊緣216從下晶粒212'的互連邊緣216'後縮，不只露出晶粒墊，還露出在下晶粒上的墊的一個區域內側中的改道電路的一部分。
圖21B顯示在電絕緣材料沉積在外露的改道電路上的區域215，215'內之後之圖21A的堆疊式晶粒。
圖21C顯示圖21B的晶粒堆在電絕緣材料沉積在墊上被選取之不打算被電連接的區域217，217'內之後的情形，留下將被連接的墊，如為了與互連材料接觸而被外露的墊214，214'(未示於圖中)，其如上文所述地在後續處理中被沉積。
如上文中指出的，電絕緣材料可額外地被選擇性地沉積在晶粒的互連留邊內的區域上；及/或電絕緣材料可額外地被選擇性地沉積在該晶粒上互連墊之間，特別是一墊列內相鄰的墊之間。
這些可能的情況以複合的方式被例示在圖21D中。圖21D顯示圖21B的晶粒堆在電絕緣材料沉積於晶粒212的正面與一互連邊緣216鄰接的區域219內(亦即，晶粒212的互連留邊218的區域內之後的情形。(在此例示的例子中，在晶粒212'的正面與互連邊緣216'鄰接的區域內的電絕緣材料的沉積尚未被實施。)圖21D額外地顯示圖21B的晶粒堆在電絕緣材料沉積於晶粒212'介於相鄰的墊214'之間的區域213'內之後的情形。(在此例示的例子中，介於晶粒212的正面上的墊214之間的電絕緣材料的沉積尚未被實施。)
而且，如上文中指出的，被選擇性地施加的絕緣可視情況加以選擇，使得其特徵為具有一不會被將施加於其上之特定的互連材料“弄濕”；或如果會弄濕則藉由具有一只能弄濕有限的程度的表面來使得後續被施用的互連材料“逸流(run out)”或“逸出(bleed)”於該表面的整個表面上的傾向很小。在被選取的互連材料的特徵已知之下，用來選擇性地施加的絕緣材料可加以選擇，用以具有所想要的“不可弄濕”的特徵；或被選擇性地施加的絕緣處理可在沉積之後被實施，用以讓該表面對於該互連材料而言是“不可弄濕的”。
具有這些特徵的材料的選擇有助於形成窄的互連線，及具有較窄的節距(pitch)的互連線，且不會有相鄰的互連跡線間或一互連跡線與一不想要與該跡線有電連接之外露的表面之間發生電短路的風險。詳言之，例如，參考圖21D，當介於墊214'之間的區域213'內選擇性地施加的絕緣具有(或被認為具有)一“不可弄濕的”表面時，該絕緣可提供一阻障物於相鄰的墊之間，其可防止後續施用的互連材料流動，或“逸流”或“逸出”於相鄰的互連跡線之間。
除了本文所述的選擇性地沉積電絕緣材料之外，許多的結構亦會遮蓋或覆蓋晶粒或晶粒堆的表面的許多區域，讓在那些被遮蓋或覆蓋的區域上選擇性地施加電絕緣成為是不必要的。
例如，參考Jeffery S. Leal等人在2009年12月9日提申之名稱為“Semiconductor die interconnect formed by aeroso1 application of electrically conductive material”的美國專利申請案第12/634,598號，該案的內容藉此參照而被併於本文中。此申請案在許多其它事情之外還描述電互連式偏位晶粒堆組件，其中一介電材料(譬如，一下填(underfill)材料被沉積；在一由一晶粒側壁與一底下的表面形成的內角處形成一內圓角(fillet)；及一互連跡線被形成為通過該內圓角的表面上方。圖22例示此一構型的例子。一晶粒2251被安裝在一基材2200的晶粒附裝表面上；一晶粒2252被安裝在晶粒2251上；及一晶粒2253被安裝在該晶粒2252上。在此例子中，每一晶粒都用黏劑而被黏附在各自底下的表面上。該等晶粒係設置成偏位構型，其具有一大的晶粒側壁2116偏位以露出底下的晶粒墊2214的晶粒內側的一大的區域2212。改道跡線2213位在露出來的表面2212，且這些跡線必需被保護以防止與晶粒-對-晶粒的互連跡線接觸。在圖22所示的例子中，一內圓角2190被形成在由晶粒側壁2116與表面2212所形成的內角處，且互連跡線2191被形成在該內圓角上。在此構型中，在互連跡線形成於其上的表面上的陡直的角落(abrupt corner)被避免掉。詳言之，例如，該內圓角的表面(例如，圖22中的內圓角2190)逐漸地緩降至底下的特徵結構的表面上(例如，圖22中的底下的晶粒2252的表面2212)。在這些例子中，該內圓角在上晶粒側壁(例如，圖22中的晶粒2253的側壁2116)的頂端與互連跡線相會，使得互連跡線會在該上晶粒的互連邊緣通過其上的外角比直角稍小。形成在該等逐漸彎曲的表面上的互連跡線比形成在陡直角度表面上的跡線，特別是跡線很薄的跡線，更為堅實耐用及可靠。
如圖22所示，互連跡線通過與該晶粒邊緣相鄰的每一晶粒的正面的一窄的區域2117，且通過在墊2214的內側內的每一晶粒的正面的一區域2115的上方。在這些區域在該晶粒被提供時是沒有電絕緣保護時，及在該等內側區域2215沒有被該內圓角覆蓋時，絕緣可藉由如本文所述之電絕緣材料的選擇性沉積來提供。
圖23A，23B，23C顯示在一個用來提供絕緣至圖22所示的晶粒堆中的方法的階段。圖22的剖面是在圖23B，23C的A-A’所取的剖面。
圖23A顯示內圓角2190沉積之前的晶粒堆。圖23B以部分平面圖顯示該晶粒堆在選擇性地沉積電絕緣材料於與晶粒邊緣2116相鄰的互連留邊內的窄的區域232上之後的情形。圖23C以與圖23B類似之部分平面圖來顯示該晶粒堆在選擇性地沉積電絕緣材料該等晶粒墊內側的區域235上之後；及在選擇性地沉積電絕緣材料於不打算被電連接之被選取的晶粒墊(如，2314)上之後的情況。該等改道跡線2213橫越其上之其它的內側區域2212在這些構型中無需藉由選擇性地沉積電絕緣材料來加以覆蓋，因為在這些構型中這些區域將會被該內圓角所覆蓋。
如上文中提及的，電絕緣材料可額外地被沉積在介於相鄰的晶粒墊之間窄的區域內。
將被理解的是，該介電材料可以任何順序被選擇性地沉積各式區域上，且內圓角的形成可在該介電材料的選擇性沉積之前或之後來實施。
10．．．最上面的晶粒
17．．．列
18．．．墊
16．．．晶粒邊緣
13．．．晶粒側壁
19．．．行
14．．．保形塗層
12．．．跡線
38．．．墊
39．．．列
30．．．晶粒
300．．．基材
308．．．互連地點(導線)
36．．．互連邊緣
34．．．墊
42．．．跡線
302．．．互連地點
58．．．墊
59．．．列
50．．．晶粒
500．．．基材
508．．．互連地點(導線)
56．．．互連邊緣
54．．．介電材料
58．．．墊
72．．．導電跡線
88．．．墊
89．．．列
80．．．晶粒
800．．．基材
808．．．互連地點(導線)
86．．．互連邊緣
94．．．介電材料
102．．．導電跡線
112．．．管形的壁
118．．．噴嘴
124．．．管腔
115．．．護套氣體流
113．．．霧化材流料
116．．．尖端
117．．．流動軸線
119．．．箭頭
124．．．材料的線
125．．．目標表面
w．．．寬度
t．．．厚度
122．．．形狀
126．．．形狀
128．．．線
129．．．箭頭
13．．．晶粒
13'．．．晶粒
13"．．．晶粒
13"'．．．晶粒
138．．．墊
138'．．．墊
138"．．．墊
138"'．．．墊
130．．．噴嘴
139．．．工作方向
134'．．．區塊
134'．．．區塊
117'．．．箭頭
139'．．．箭頭
136．．．互連側壁
136'．．．互連側壁
136"．．．互連側壁
136"'．．．互連側壁
149．．．工作方向
159．．．工作方向
152．．．線
160．．．方向
170．．．晶粒堆
172．．．介電材料
178．．．晶粒墊
174．．．介電材料
175．．．跡線
176．．．導線
134．．．區塊
184．．．區塊
199．．．方向
192．．．線
1800．．．基材
1808．．．導線
1810．．．帶
1900．．．基材
1908．．．導線
202．．．正面
204．．．墊
206．．．互連晶粒邊緣
Pp．．．墊節距
Lp．．．墊長度
208．．．改道跡線
209．．．區域
212．．．上晶粒
216．．．互連邊緣
216'．．．互連邊緣
212'．．．下晶粒
215．．．區域
215'．．．區域
217．．．區域
217'．．．區域
214．．．墊
214'．．．墊
219．．．區域
218．．．互連留邊
213'．．．區域
2251．．．晶粒
2200．．．基材
2252．．．晶粒
2253．．．晶粒
2116．．．側壁
2214．．．晶粒墊
2213．．．改道跡線
2212．．．外露的表面
2190．．．內圓角
2191．．．互連跡線
2117．．．窄的區域
2115．．．內側區域
232．．．窄的區域
235．．．區域
2314．．．晶粒墊
圖1A為一平面示意圖，其顯示在一偏位構形的晶粒堆中的墊的互連。
圖1B為一沿著圖1A的B-B線所取的剖面示意圖，其顯示被互連的堆疊的晶粒。
圖2A為一平面示意圖，其顯示在另一偏位構形的晶粒堆中的墊的互連。
圖2B為一沿著圖2A的B-B線所取的剖面示意圖，其顯示被互連的堆疊的晶粒。
圖3A為一部分平面示意圖，其顯示一8個晶粒的偏位堆疊的偏位邊緣。
圖3B為沿著圖3A的B-B線所取之該8個晶粒的偏位堆疊的部分剖面示意圖。
圖4A為一部分平面示意圖，其顯示一已被互連的8個晶粒的偏位堆疊的偏位邊緣。
圖4B為沿著圖4A的B-B線所取之該已被互連的8個晶粒的偏位堆疊的部分剖面示意圖。
圖5A為一部分平面示意圖，其顯示在本發明的一實施例中的一8個晶粒的偏位堆疊的偏位邊緣。
圖5B為沿著圖5A的B-B線所取之在本發明的一實施例中的一8個晶粒的偏位堆疊的部分示意剖面圖。
圖6A為一部分平面示意圖，其顯示一8個晶粒的偏位堆疊的偏位邊緣，其被選取的晶粒墊依據本發明的一實施例被絕緣。
圖6B為沿著圖6A的B-B線所取之該8個晶粒的偏位堆疊的部分示意剖面圖，該堆疊之被選取的晶粒墊依據本發明的一實施例被絕緣。
圖7A為一部分平面示意圖，其顯示一8個晶粒的偏位堆疊的偏位邊緣，該堆疊依據本發明的一實施例被互連。
圖7B為沿著圖7A的B-B線所取之該8個晶粒的偏位堆疊的部分示意剖面圖，該堆疊依據本發明的一實施例被互連。
圖8A為一部分平面示意圖，其顯示在本發明的另一實施例中的一8個晶粒的偏位堆疊的偏位邊緣。
圖8B為沿著圖8A的B-B線所取之在本發明的一實施例中的一8個晶粒的偏位堆疊的部分示意剖面圖。
圖9A為一部分平面示意圖，其顯示一8個晶粒的偏位堆疊的偏位邊緣，其中被選取的晶粒墊依據本發明的一實施例被絕緣。
圖9B為沿著圖9A的B-B線所取之該8個晶粒的偏位堆疊的部分示意剖面圖，其中被選取的晶粒墊依據本發明的一實施例被絕緣。
圖10A為一部分平面示意圖，其顯示一8個晶粒的偏位堆疊的偏位邊緣，該堆疊依據本發明的一實施例被互連。
圖10B為沿著圖10A的B-B線所取之該8個晶粒的偏位堆疊的部分示意剖面圖，該堆疊依據本發明的一實施例被互連。
圖11為一示意剖面圖，其顯示一適合用來依據本發明的一實施例來選擇性地施用絕緣材料的噴霧施用工具。
圖12A及12B為示意平面圖其顯示在依據本發明的一實施例沉積電絕緣材料時的階段。
圖12D及12E為示意平面圖其顯示在依據本發明的另一實施例沉積電絕緣材料時的階段。
圖12C為沿著圖12B的線C-C’所取的一被沉積的電絕緣體的橫剖面圖。
圖13A-13C為示意圖其顯示在依據本發明的一實施例沉積電絕緣材料至一晶粒的堆疊中被選取的晶粒墊上的一個階段。圖13A為部分橫剖面圖；圖13B為部分側視圖；及圖13C為部分平面圖。
圖14A-14C為示意圖其顯示在依據本發明的一實施例沉積電絕緣材料至一晶粒的堆疊中的互連晶粒側壁上的一個階段。圖14A為部分橫剖面圖；圖14B為部分側視圖；及圖14C為部分平面圖。
圖15A-15C為示意圖其顯示在依據本發明的另一實施例沉積電絕緣材料至一晶粒的堆疊中被選取的晶粒墊上的一個階段。圖15A為部分橫剖面圖；圖15B為部分側視圖；及圖15C為部分平面圖。
圖16A-16C為示意圖其顯示在依據本發明的另一實施例沉積電絕緣材料至一晶粒的堆疊中的互連晶粒側壁上的一個階段。圖16A為部分橫剖面圖；圖16B為部分側視圖；及圖16C為部分平面圖。
圖17A為一部分剖面示意圖，其顯示在沉積電絕緣材料至互連晶粒側壁上之後將一偏位的晶粒堆依據本發明的一實施例互連的階段。
圖17B為一部分剖面示意圖，其顯示在沉積電絕緣材料至被選取的晶粒墊上之後將圖17A所示之偏位的晶粒堆依據本發明的一實施例互連的階段。
圖17C為一部分剖面示意圖，其顯示在沉積導電材料於一行(column)晶粒墊之後將圖17B所示之被選擇性地絕緣的偏位的晶粒堆依據本發明的一實施例互連的階段。
圖18A及18B為示意圖其顯示在依據本發明的另一實施例沉積電絕緣材料至一晶粒的堆疊中被選取的晶粒墊上的一個階段。圖18A為部分橫剖面圖；及圖18B為部分平面圖。
圖19A及19B為示意圖其顯示在依據本發明的另一實施例沉積電絕緣材料至一晶粒的堆疊中被選取的晶粒墊上的一個階段。圖19A為部分橫剖面圖；圖19B為部分平面圖。
圖20為一示意平面圖其顯示一具有節距很微小之加大的墊的晶粒，且具有在該晶粒的正面外露出來的改道跡線。
圖21A、21B、21C及21D為部分示意平面圖其顯示在依據本發明的一實施例的電絕緣處理的階段中的兩個堆疊的晶粒。
圖22為一示意圖其顯示被互連之堆疊的晶粒的剖面。
圖23A、23B、23C為示意圖其顯示在依據本發明的一實施例的電絕緣處理的階段中堆疊的晶粒的剖面。
13．．．晶粒
13'．．．晶粒
13"．．．晶粒
13"'．．．晶粒
117．．．流動軸線
130．．．噴嘴
136．．．互連側壁
136'．．．互連側壁
136"．．．互連側壁
136"'．．．互連側壁
138．．．墊
138'．．．墊
138"．．．墊
138"'．．．墊
152．．．線
159．．．工作方向

Claims (20)

  1. 一種形成互連式堆疊型晶粒組件的方法，其包含：提供半導體晶粒，其具有配置在一與互連晶粒邊緣相鄰的互連留邊中的電互連墊；堆疊多個該晶粒，使得在一第一晶粒的該互連留邊的一晶粒邊緣相對於在一第二晶粒的該互連鄰邊的一晶粒邊緣被偏移，且在該堆疊中的連續的晶粒的多個互連墊被配置成一行；然後，經由一噴嘴在該互連墊行內少於所有互連墊上選擇性地沉積介電材料，使得在無需將被沉積的介電材料去除之下該互連墊行內的至少一些互連墊係沒有被電絕緣且該至少一些互連墊可用於電互連，同時該互連墊行內的其它互連墊則被電絕緣，該噴嘴被控制使得該介電材料在該噴嘴的流動軸線被導向該互連墊行內的一被選取的互連墊的間隔期間從該噴嘴流出，而在該流動軸線被導向該互連墊行內的一未被選取的互連墊的間隔期間則不會從該噴嘴流出。
  2. 如申請專利範圍第1項之方法，其中該選擇性地沉積該介電材料亦包括沉積介電材料於該堆疊內的至少一晶粒的一側壁表面的一被選取的區域上。
  3. 如申請專利範圍第1項之方法，其中該選擇性地沉積該介電材料亦包括沉積介電材料於該該堆疊內的至少一晶粒的一正面的一被選取的區域上。
  4. 如申請專利範圍第1項之方法，其中該選擇性地沉積該介電材料亦包括沉積介電材料於其它互連墊的至少一者的一被選取的區域內側上。
  5. 如申請專利範圍第1項之方法，其中該選擇性地沉積該介電材料亦包括沉積介電材料於該堆疊內的至少一該晶粒的該互連留邊的一被選取的區域上。
  6. 如申請專利範圍第1項之方法，其中該選擇性地沉積該介電材料亦包括沉積介電材料於該堆疊內的至少一該晶粒的與該互連邊緣相鄰的該被選取的晶粒區域上。
  7. 如申請專利範圍第1項之方法，其中該選擇性地沉積該介電材料亦包括沉積介電材料於介於互連墊之間的一被選取的區域上。
  8. 如申請專利範圍第1項之方法，其更包含形成一保形的導電跡線，其接觸一互連墊並越過一藉由選擇性地沉積該介電材料所形成絕緣區域。
  9. 如申請專利範圍第8項之方法，其中該介電材料的特徵在於具有一表面其至少一部分是不可被該導電材料弄濕(nonwettable)。
  10. 如申請專利範圍第8項之方法，其更包含處理該被沉積的介電材料，使得該介電材料的一表面至少一部分是不可被該導電材料弄濕。
  11. 一種形成一堆疊式晶粒組件的方法，其包含：提供具有配置在一與一互連晶粒邊緣相鄰的互連留邊中的電互連墊的半導體晶粒； 堆疊多個該晶粒使得在該堆疊中的連續的晶粒內的該等墊被配置成一行(column)；然後經由一噴嘴在該互連墊行內少於所有互連墊上選擇性地沉積介電材料，使得在無需將被沉積的介電材料去除之下該互連墊行內的至少一些互連墊係沒有被電絕緣且該至少一些互連墊可用於電互連，同時該互連墊行內的其它互連墊則被電絕緣，該噴嘴被控制使得該介電材料在該噴嘴的流動軸線被導向該互連墊行內的一被選取的互連墊的間隔期間從該噴嘴流出，而在該流動軸線被導向該互連墊行內的一未被選取的互連墊的間隔期間則不會從該噴嘴流出；及形成導電跡線於該行上。
  12. 如申請專利範圍第11項之方法，其中該等多個晶粒係成一偏位構型(offset configuration)，在該構型中該堆疊中連續的晶粒在該互連晶粒邊緣處被偏位。
  13. 如申請專利範圍第8項之方法，其中當形成該保形導電跡線時，一位在該堆疊的頂部的晶粒的前側或後側的至少一部分係實質上沒有該介電材料，使得該晶粒的半導體材料被露出，而該晶粒的一側壁則包括該介電材料。
  14. 如申請專利範圍第1項之方法，其中該選擇性地沉積該介電材料亦包括沉積介電材料在位在該堆疊的頂部的一頂部晶粒的一側壁表面的一被選取的區域上，使得該頂部晶粒的前表面的至少一部分保持實質上沒有被沉積該介電材料且一包含該晶粒的半導體材料係在該前表面被實 質地露出來；且更包含在該介電材料被沉積在該被選取的區域上的同時且在該頂部晶粒的該前表面的該至少一部分保持實質上沒有被沉積該介電材料的同時，形成一導電跡線於該被選取的區域的該介電材料上。
  15. 如申請專利範圍第11項之方法，其中該選擇性地沉積該介電材料亦包括沉積介電材料位在該堆疊的頂部的一頂部晶粒的一側壁表面的一被選取的區域上，使得該頂部晶粒的前表面的至少一部分保持實質上沒有被沉積該介電材料且一包含該晶粒的半導體材料在該前表面被露出來；且形成電跡線包括在該介電材料被沉積在該被選取的區域上的同時且在該頂部晶粒的該前表面的該至少一部分保持實質上沒有該介電材料的同時，形成一導電跡線於該被選取的區域上。
  16. 如申請專利範圍第2項之方法，其中該側壁表面的該被選取的區域是在一由該互連墊行內的該等互連墊的位置所界定的軌道內，且選擇性地沉積介電材料於該被選取的區域上係用該介電材料的一不連續的補丁來覆蓋該被選取的區域。
  17. 如申請專利範圍第1項之方法，其更包含：在該流動軸線被導向該堆疊內的至少一晶粒的一互連側壁的一被選取的區域時的間隔期間，透過該噴嘴將該介電材料選擇性地沉積在該互連側壁上。
  18. 如申請專利範圍第11項之方法，其更包含：在該流動軸線被導向該堆疊內的至少一晶粒的一互連側壁的一被選取的區域時的間隔期間，透過該噴嘴將該電絕緣選擇性地沉積在該互連側壁上。
  19. 如申請專利範圍第18項之方法，其更包含：以相對於該至少一晶粒的前表面的一第一角度關係來放置該流動軸線，用以將該電絕緣選擇性地沉積在該互連墊行內少於所有互連墊上，及以相對於該至少一晶粒的該前表面的一第二角度關係來放置該流動軸線，用以將該電絕緣選擇性地沉積在該至少一晶粒的該互連側壁上。
  20. 如申請專利範圍第19項之方法，其中在該第一角度關係中，該流動軸線係垂直於該至少一晶粒的該前表面，且在該第二角度關係中，該該流動軸線係平行於該至少一晶粒的該前表面。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7999383B2 (en) 2006-07-21 2011-08-16 Bae Systems Information And Electronic Systems Integration Inc. High speed, high density, low power die interconnect system
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
CN103325764B (zh) * 2008-03-12 2016-09-07 伊文萨思公司 支撑安装的电互连管芯组件
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
TWI520213B (zh) 2009-10-27 2016-02-01 英維瑟斯公司 加成法製程之選擇性晶粒電絕緣
JP5512292B2 (ja) * 2010-01-08 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8587088B2 (en) 2011-02-17 2013-11-19 Apple Inc. Side-mounted controller and methods for making the same
US9196588B2 (en) * 2011-11-04 2015-11-24 Invensas Corporation EMI shield
KR20140109134A (ko) * 2013-03-05 2014-09-15 삼성전자주식회사 멀티-채널을 갖는 반도체 패키지 및 관련된 전자 장치
US20150197062A1 (en) * 2014-01-12 2015-07-16 Zohar SHINAR Method, device, and system of three-dimensional printing
US20150201500A1 (en) * 2014-01-12 2015-07-16 Zohar SHINAR System, device, and method of three-dimensional printing
KR102247916B1 (ko) * 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US10090320B2 (en) * 2016-05-19 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US10790172B2 (en) * 2018-08-17 2020-09-29 Jabil Inc. Apparatus, system, and method of providing a ramped interconnect for semiconductor fabrication
US11171109B2 (en) * 2019-09-23 2021-11-09 Micron Technology, Inc. Techniques for forming semiconductor device packages and related packages, intermediate products, and methods

Family Cites Families (237)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53147968A (en) 1977-05-30 1978-12-23 Hitachi Ltd Thick film circuit board
US4323914A (en) 1979-02-01 1982-04-06 International Business Machines Corporation Heat transfer structure for integrated circuit package
US4363076A (en) 1980-12-29 1982-12-07 Honeywell Information Systems Inc. Integrated circuit package
US4500905A (en) 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
JPS6149432A (ja) 1984-08-18 1986-03-11 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5138438A (en) 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JPH063819B2 (ja) 1989-04-17 1994-01-12 セイコーエプソン株式会社 半導体装置の実装構造および実装方法
US5200362A (en) 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5334872A (en) * 1990-01-29 1994-08-02 Mitsubishi Denki Kabushiki Kaisha Encapsulated semiconductor device having a hanging heat spreading plate electrically insulated from the die pad
US5311401A (en) 1991-07-09 1994-05-10 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
US5218234A (en) 1991-12-23 1993-06-08 Motorola, Inc. Semiconductor device with controlled spread polymeric underfill
US5331591A (en) 1993-02-01 1994-07-19 At&T Bell Laboratories Electronic module including a programmable memory
FR2704690B1 (fr) 1993-04-27 1995-06-23 Thomson Csf Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions.
IL106892A0 (en) 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
US7073254B2 (en) 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US5502333A (en) 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US6255726B1 (en) 1994-06-23 2001-07-03 Cubic Memory, Inc. Vertical interconnect process for silicon segments with dielectric isolation
US5675180A (en) 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US5891761A (en) 1994-06-23 1999-04-06 Cubic Memory, Inc. Method for forming vertical interconnect process for silicon segments with thermally conductive epoxy preform
US5698895A (en) 1994-06-23 1997-12-16 Cubic Memory, Inc. Silicon segment programming method and apparatus
US6228686B1 (en) 1995-09-18 2001-05-08 Tessera, Inc. Method of fabricating a microelectronic assembly using sheets with gaps to define lead regions
US5434745A (en) 1994-07-26 1995-07-18 White Microelectronics Div. Of Bowmar Instrument Corp. Stacked silicon die carrier assembly
JP3233535B2 (ja) 1994-08-15 2001-11-26 株式会社東芝 半導体装置及びその製造方法
US5616953A (en) 1994-09-01 1997-04-01 Micron Technology, Inc. Lead frame surface finish enhancement
US5619476A (en) 1994-10-21 1997-04-08 The Board Of Trustees Of The Leland Stanford Jr. Univ. Electrostatic ultrasonic transducer
US5466634A (en) 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore
DE69621983T2 (de) 1995-04-07 2002-11-21 Shinko Electric Industries Co., Ltd. Struktur und Verfahren zur Montage eines Halbleiterchips
US5721151A (en) 1995-06-07 1998-02-24 Lsi Logic Corporation Method of fabricating a gate array integrated circuit including interconnectable macro-arrays
US5648684A (en) 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5691248A (en) 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
US5538758A (en) 1995-10-27 1996-07-23 Specialty Coating Systems, Inc. Method and apparatus for the deposition of parylene AF4 onto semiconductor wafers
US6861290B1 (en) 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
JP3527350B2 (ja) 1996-02-01 2004-05-17 株式会社ルネサステクノロジ 半導体装置
US7166495B2 (en) 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US5880530A (en) 1996-03-29 1999-03-09 Intel Corporation Multiregion solder interconnection structure
US6784023B2 (en) 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
JP3685585B2 (ja) * 1996-08-20 2005-08-17 三星電子株式会社 半導体のパッケージ構造
US6034438A (en) 1996-10-18 2000-03-07 The Regents Of The University Of California L-connect routing of die surface pads to the die edge for stacking in a 3D array
US6962829B2 (en) 1996-10-31 2005-11-08 Amkor Technology, Inc. Method of making near chip size integrated circuit package
US6664616B2 (en) 1996-11-21 2003-12-16 Hitachi, Ltd. Semiconductor device and manufacturing method thereof
US5910687A (en) 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
JP3779789B2 (ja) 1997-01-31 2006-05-31 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2980046B2 (ja) 1997-02-03 1999-11-22 日本電気株式会社 半導体装置の実装構造および実装方法
US5879965A (en) 1997-06-19 1999-03-09 Micron Technology, Inc. Plastic lead frames for semiconductor devices, packages including same, and methods of fabrication
US6271598B1 (en) 1997-07-29 2001-08-07 Cubic Memory, Inc. Conductive epoxy flip-chip on chip
KR19990008537U (ko) 1997-08-06 1999-03-05 전주범 헤드 드럼 조립체의 드럼 모터 설치구조
WO1999009599A2 (en) 1997-08-21 1999-02-25 Cubic Memory, Inc. Vertical interconnect process for silicon segments with dielectric isolation
US5888850A (en) 1997-09-29 1999-03-30 International Business Machines Corporation Method for providing a protective coating and electronic package utilizing same
US6441487B2 (en) 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
US6138349A (en) 1997-12-18 2000-10-31 Vlt Corporation Protective coating for an electronic device
US6624505B2 (en) 1998-02-06 2003-09-23 Shellcase, Ltd. Packaged integrated circuits and methods of producing thereof
JP3891678B2 (ja) 1998-03-11 2007-03-14 松下電器産業株式会社 半導体装置
US6315856B1 (en) 1998-03-19 2001-11-13 Kabushiki Kaisha Toshiba Method of mounting electronic component
DE19833713C1 (de) 1998-07-27 2000-05-04 Siemens Ag Verfahren zur Herstellung eines Verbundkörpers aus wenigstens zwei integrierten Schaltungen
JP3516592B2 (ja) 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
US6153929A (en) 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6084297A (en) 1998-09-03 2000-07-04 Micron Technology, Inc. Cavity ball grid array apparatus
US6175158B1 (en) 1998-09-08 2001-01-16 Lucent Technologies Inc. Interposer for recessed flip-chip package
US6303977B1 (en) 1998-12-03 2001-10-16 Texas Instruments Incorporated Fully hermetic semiconductor chip, including sealed edge sides
US6297657B1 (en) 1999-01-11 2001-10-02 Wentworth Laboratories, Inc. Temperature compensated vertical pin probing device
JP2000269411A (ja) 1999-03-17 2000-09-29 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
EP1041624A1 (en) 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device
US6326689B1 (en) 1999-07-26 2001-12-04 Stmicroelectronics, Inc. Backside contact for touchchip
US6338980B1 (en) 1999-08-13 2002-01-15 Citizen Watch Co., Ltd. Method for manufacturing chip-scale package and manufacturing IC chip
KR100533673B1 (ko) 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
IL133453A0 (en) 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US6621155B1 (en) 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6376904B1 (en) 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
JP2001183415A (ja) 1999-12-28 2001-07-06 Molex Inc ベアチップ用ｉｃソケット
JP3879351B2 (ja) 2000-01-27 2007-02-14 セイコーエプソン株式会社 半導体チップの製造方法
DE10004941A1 (de) 2000-02-06 2001-08-09 Reimer Offen Temperierter Probennehmer für Flüssigkeiten
JP2001223323A (ja) 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
CA2399842C (en) 2000-03-02 2006-11-14 Microchips, Inc. Microfabricated devices for the storage and selective exposure of chemicals and devices
US6956283B1 (en) 2000-05-16 2005-10-18 Peterson Kenneth A Encapsulants for protecting MEMS devices during post-packaging release etch
US6335224B1 (en) 2000-05-16 2002-01-01 Sandia Corporation Protection of microelectronic devices during packaging
US6384473B1 (en) 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US6717245B1 (en) 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
US7355126B2 (en) 2000-06-16 2008-04-08 Matsushita Electric Industrial Co., Ltd. Electronic parts packaging method and electronic parts package
US6525413B1 (en) 2000-07-12 2003-02-25 Micron Technology, Inc. Die to die connection method and assemblies and packages including dice so connected
JP4361670B2 (ja) 2000-08-02 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
JP3377001B2 (ja) 2000-08-31 2003-02-17 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3405456B2 (ja) 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
SG97938A1 (en) 2000-09-21 2003-08-20 Micron Technology Inc Method to prevent die attach adhesive contamination in stacked chips
TW475244B (en) 2000-09-29 2002-02-01 Ind Tech Res Inst Stacked type module packaging structure and the generation method thereof
US6580165B1 (en) 2000-11-16 2003-06-17 Fairchild Semiconductor Corporation Flip chip with solder pre-plated leadframe including locating holes
DE10103186B4 (de) 2001-01-24 2007-01-18 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Halbleiter-Chip
US20020100600A1 (en) 2001-01-26 2002-08-01 Albert Douglas M. Stackable microcircuit layer formed from a plastic encapsulated microcircuit and method of making the same
JP2002305286A (ja) 2001-02-01 2002-10-18 Mitsubishi Electric Corp 半導体モジュールおよび電子部品
US6910268B2 (en) 2001-03-27 2005-06-28 Formfactor, Inc. Method for fabricating an IC interconnect system including an in-street integrated circuit wafer via
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
US6973718B2 (en) 2001-05-30 2005-12-13 Microchips, Inc. Methods for conformal coating and sealing microchip reservoir devices
JP2003007962A (ja) 2001-06-19 2003-01-10 Toshiba Corp 半導体積層モジュール
US6900528B2 (en) 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US20030006493A1 (en) 2001-07-04 2003-01-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
JP2003023138A (ja) 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
KR100394808B1 (ko) 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US20030038353A1 (en) 2001-08-23 2003-02-27 Derderian James M. Assemblies including stacked semiconductor devices separated by discrete conductive elements therebetween, packages including the assemblies, and methods
US7518223B2 (en) 2001-08-24 2009-04-14 Micron Technology, Inc. Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer
US20030038356A1 (en) 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US6569709B2 (en) 2001-10-15 2003-05-27 Micron Technology, Inc. Assemblies including stacked semiconductor devices separated a distance defined by adhesive material interposed therebetween, packages including the assemblies, and methods
US6747348B2 (en) 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
CN2512114Y (zh) 2001-10-31 2002-09-18 威盛电子股份有限公司 可重复堆叠的倒装片焊球阵列封装体
JP2003142518A (ja) 2001-11-02 2003-05-16 Nec Electronics Corp 半導体製造装置、半導体製造方法、半導体装置及び電子装置
US6611052B2 (en) 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
US6627509B2 (en) 2001-11-26 2003-09-30 Delaware Capital Formation, Inc. Surface flashover resistant capacitors and method for producing same
JP2003163324A (ja) 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
US7332819B2 (en) 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
US6750547B2 (en) 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US7190060B1 (en) 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6607941B2 (en) 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
DE10202881B4 (de) 2002-01-25 2007-09-20 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips
US6802446B2 (en) 2002-02-01 2004-10-12 Delphi Technologies, Inc. Conductive adhesive material with metallurgically-bonded conductive particles
KR100486832B1 (ko) 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
JP2003249465A (ja) 2002-02-26 2003-09-05 Seiko Epson Corp 半導体装置及びその製造方法
US6908784B1 (en) 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
USD475981S1 (en) 2002-03-29 2003-06-17 Mitsubishi Denki Kabushiki Kaisha Integrated circuits substrate
US7340181B1 (en) 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
US6756252B2 (en) 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
US20040036170A1 (en) 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
JP4081666B2 (ja) 2002-09-24 2008-04-30 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
US6656827B1 (en) 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US6667543B1 (en) 2002-10-29 2003-12-23 Motorola, Inc. Optical sensor package
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
US7268005B2 (en) 2002-10-30 2007-09-11 Finisar Corporation Apparatus and method for stacking laser bars for uniform facet coating
JP2004153130A (ja) 2002-10-31 2004-05-27 Olympus Corp 半導体装置及びその製造方法
JP2004158536A (ja) 2002-11-05 2004-06-03 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP4381675B2 (ja) 2002-11-21 2009-12-09 富士通株式会社 半導体装置及びその製造方法、該半導体装置に係る測定用治具
WO2004053931A2 (en) 2002-12-09 2004-06-24 Advanced Interconnect Technologies Limited Package having exposed integrated circuit device
US6881610B2 (en) 2003-01-02 2005-04-19 Intel Corporation Method and apparatus for preparing a plurality of dice in wafers
JP2004214548A (ja) 2003-01-08 2004-07-29 Mitsubishi Electric Corp 部品内蔵基板型モジュール、それを搭載した基板、部品内蔵基板型モジュールの製造方法、および部品内蔵基板型モジュールを搭載した基板の製造方法
US7035113B2 (en) 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
KR101186919B1 (ko) 2003-02-06 2012-10-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 제조 방법
KR100499289B1 (ko) 2003-02-07 2005-07-04 삼성전자주식회사 패턴 리드를 갖는 반도체 패키지 및 그 제조 방법
JP3772984B2 (ja) 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
JP2004281538A (ja) 2003-03-13 2004-10-07 Seiko Epson Corp 電子装置及びその製造方法、回路基板並びに電子機器
TWI231023B (en) 2003-05-27 2005-04-11 Ind Tech Res Inst Electronic packaging with three-dimensional stack and assembling method thereof
KR100778597B1 (ko) 2003-06-03 2007-11-22 가시오게산키 가부시키가이샤 적층 반도체 장치와 그 제조방법
JP2005005380A (ja) 2003-06-10 2005-01-06 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3842759B2 (ja) 2003-06-12 2006-11-08 株式会社東芝 三次元実装半導体モジュール及び三次元実装半導体システム
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
TWM243783U (en) 2003-06-30 2004-09-11 Innolux Display Corp Structure of chip on glass
JP2007528120A (ja) 2003-07-03 2007-10-04 テッセラ テクノロジーズ ハンガリー コルラートルト フェレロェセーギュー タールシャシャーグ 集積回路装置をパッケージングする方法及び装置
JP3718205B2 (ja) 2003-07-04 2005-11-24 松下電器産業株式会社 チップ積層型半導体装置およびその製造方法
KR20050009036A (ko) 2003-07-15 2005-01-24 삼성전자주식회사 적층 패키지 및 그 제조 방법
SG120123A1 (en) 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
US20050067694A1 (en) 2003-09-30 2005-03-31 Pon Florence R. Spacerless die stacking
US7064010B2 (en) 2003-10-20 2006-06-20 Micron Technology, Inc. Methods of coating and singulating wafers
US7064069B2 (en) 2003-10-21 2006-06-20 Micron Technology, Inc. Substrate thinning including planarization
JP2007066922A (ja) * 2003-11-28 2007-03-15 Renesas Technology Corp 半導体集積回路装置
JP2005197491A (ja) 2004-01-08 2005-07-21 Matsushita Electric Ind Co Ltd 半導体装置
JP4198072B2 (ja) 2004-01-23 2008-12-17 シャープ株式会社 半導体装置、光学装置用モジュール及び半導体装置の製造方法
TWI233170B (en) 2004-02-05 2005-05-21 United Microelectronics Corp Ultra-thin wafer level stack packaging method and structure using thereof
DE102004008135A1 (de) 2004-02-18 2005-09-22 Infineon Technologies Ag Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
JP3811160B2 (ja) 2004-03-09 2006-08-16 株式会社東芝 半導体装置
WO2005090473A1 (ja) 2004-03-18 2005-09-29 Jsr Corporation 積層体の製造方法
US7095105B2 (en) 2004-03-23 2006-08-22 Texas Instruments Incorporated Vertically stacked semiconductor device
KR100890073B1 (ko) 2004-03-23 2009-03-24 텍사스 인스트루먼츠 인코포레이티드 수직으로 적층된 반도체 장치 및 그 제조 방법
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7245021B2 (en) 2004-04-13 2007-07-17 Vertical Circuits, Inc. Micropede stacked die component assembly
US7239020B2 (en) 2004-05-06 2007-07-03 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Multi-mode integrated circuit structure
US20050251031A1 (en) 2004-05-06 2005-11-10 Scimed Life Systems, Inc. Apparatus and construction for intravascular device
US7125747B2 (en) 2004-06-23 2006-10-24 Advanced Semiconductor Engineering, Inc. Process for manufacturing leadless semiconductor packages including an electrical test in a matrix of a leadless leadframe
TWI236110B (en) 2004-06-25 2005-07-11 Advanced Semiconductor Eng Flip chip on leadframe package and method for manufacturing the same
JP2006019493A (ja) 2004-07-01 2006-01-19 Disco Abrasive Syst Ltd ウェーハの分割方法
DE102004039906A1 (de) 2004-08-18 2005-08-18 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
WO2006027981A1 (ja) 2004-09-08 2006-03-16 Matsushita Electric Industrial Co., Ltd. 立体的電子回路装置とそれを用いた電子機器およびその製造方法
TWI288448B (en) 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
US7566634B2 (en) 2004-09-24 2009-07-28 Interuniversitair Microelektronica Centrum (Imec) Method for chip singulation
US8324725B2 (en) 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
DE102004052921A1 (de) 2004-10-29 2006-05-11 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen
JP2006140294A (ja) 2004-11-11 2006-06-01 Fujitsu Ltd 半導体基板、半導体装置の製造方法及び半導体装置の試験方法
JP4613590B2 (ja) 2004-11-16 2011-01-19 セイコーエプソン株式会社 実装基板及び電子機器
KR100626618B1 (ko) 2004-12-10 2006-09-25 삼성전자주식회사 반도체 칩 적층 패키지 및 제조 방법
US20060138626A1 (en) 2004-12-29 2006-06-29 Tessera, Inc. Microelectronic packages using a ceramic substrate having a window and a conductive surface region
US7326592B2 (en) 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
US7371676B2 (en) 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7208345B2 (en) 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
US20060267173A1 (en) 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US7351657B2 (en) 2005-06-10 2008-04-01 Honeywell International Inc. Method and apparatus for applying external coating to grid array packages for increased reliability and performance
JP2006351793A (ja) 2005-06-15 2006-12-28 Fujitsu Ltd 半導体装置
US7196262B2 (en) 2005-06-20 2007-03-27 Solyndra, Inc. Bifacial elongated solar cell devices
KR100629498B1 (ko) 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
JP2007035911A (ja) 2005-07-27 2007-02-08 Seiko Epson Corp ボンディングパッドの製造方法、ボンディングパッド、及び電子デバイスの製造方法、電子デバイス
JP4731241B2 (ja) 2005-08-02 2011-07-20 株式会社ディスコ ウエーハの分割方法
US7452743B2 (en) 2005-09-01 2008-11-18 Aptina Imaging Corporation Microelectronic imaging units and methods of manufacturing microelectronic imaging units at the wafer level
JP2007073803A (ja) 2005-09-08 2007-03-22 Toshiba Corp 半導体装置及びその製造方法
JP4750523B2 (ja) 2005-09-27 2011-08-17 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2007134486A (ja) 2005-11-10 2007-05-31 Toshiba Corp 積層型半導体装置及びその製造方法
US7981726B2 (en) 2005-12-12 2011-07-19 Intel Corporation Copper plating connection for multi-die stack in substrate package
US7408243B2 (en) 2005-12-14 2008-08-05 Honeywell International Inc. High temperature package flip-chip bonding to ceramic
US20070158807A1 (en) 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
US20070158799A1 (en) 2005-12-29 2007-07-12 Chin-Tien Chiu Interconnected IC packages with vertical SMT pads
TWI284971B (en) 2006-01-26 2007-08-01 Siliconware Precision Industries Co Ltd Multichip stack structure
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US8710675B2 (en) 2006-02-21 2014-04-29 Stats Chippac Ltd. Integrated circuit package system with bonding lands
US7429521B2 (en) 2006-03-30 2008-09-30 Intel Corporation Capillary underfill of stacked wafers
US7732912B2 (en) 2006-08-11 2010-06-08 Tessera, Inc. Semiconductor chip packages and assemblies with chip carrier units
US7888185B2 (en) 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
JP2008071953A (ja) 2006-09-14 2008-03-27 Nec Electronics Corp 半導体装置
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
KR100813624B1 (ko) 2006-10-25 2008-03-17 삼성전자주식회사 반도체 패키지 및 그 제조방법
US8154881B2 (en) 2006-11-13 2012-04-10 Telecommunication Systems, Inc. Radiation-shielded semiconductor assembly
US8242607B2 (en) 2006-12-20 2012-08-14 Stats Chippac Ltd. Integrated circuit package system with offset stacked die and method of manufacture thereof
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US20080173792A1 (en) 2007-01-23 2008-07-24 Advanced Chip Engineering Technology Inc. Image sensor module and the method of the same
JP5080295B2 (ja) 2007-01-26 2012-11-21 帝人株式会社 放熱性実装基板およびその製造方法
WO2008094749A1 (en) 2007-01-29 2008-08-07 Digital Angel Corporation Micron-scale implatable transponder
US20080203566A1 (en) 2007-02-27 2008-08-28 Chao-Yuan Su Stress buffer layer for packaging process
JP2008236688A (ja) 2007-03-23 2008-10-02 Hitachi Ltd テレビ放送受信装置
US7638869B2 (en) 2007-03-28 2009-12-29 Qimonda Ag Semiconductor device
KR100871709B1 (ko) 2007-04-10 2008-12-08 삼성전자주식회사 칩 스택 패키지 및 그 제조방법
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
KR100914977B1 (ko) 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
TWI473183B (zh) 2007-06-19 2015-02-11 英維瑟斯公司 可堆疊的積體電路晶片的晶圓水平表面鈍化
US20080315407A1 (en) 2007-06-20 2008-12-25 Vertical Circuits, Inc. Three-dimensional circuitry formed on integrated circuit device using two-dimensional fabrication
JP5049684B2 (ja) 2007-07-20 2012-10-17 新光電気工業株式会社 積層型半導体装置及びその製造方法
JP5110995B2 (ja) 2007-07-20 2012-12-26 新光電気工業株式会社 積層型半導体装置及びその製造方法
CN101809739B (zh) 2007-07-27 2014-08-20 泰塞拉公司 具有后应用的衬垫延长部分的重构晶片堆封装
EP2186131A2 (en) 2007-08-03 2010-05-19 Tessera Technologies Hungary Kft. Stack packages using reconstituted wafers
US7906853B2 (en) 2007-09-06 2011-03-15 Micron Technology, Inc. Package structure for multiple die stack
US20090068790A1 (en) 2007-09-07 2009-03-12 Vertical Circuits, Inc. Electrical Interconnect Formed by Pulsed Dispense
KR101614960B1 (ko) 2007-10-18 2016-04-22 인벤사스 코포레이션 반도체 다이 어셈블리 및 반도체 다이 준비 방법
KR20090059754A (ko) * 2007-12-07 2009-06-11 삼성전자주식회사 표시 기판 및 표시 기판의 제조 방법
JP5090210B2 (ja) 2008-02-27 2012-12-05 株式会社ダイセル 活性エネルギー線硬化性樹脂及びその製造方法
CN103325764B (zh) 2008-03-12 2016-09-07 伊文萨思公司 支撑安装的电互连管芯组件
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
CN102067310B (zh) 2008-06-16 2013-08-21 泰塞拉公司 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法
WO2010068699A2 (en) 2008-12-09 2010-06-17 Vertical Circuits, Inc. Semiconductor die interconnect formed by aerosol application of electrically conductive material
WO2010141311A1 (en) * 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit area array semiconductor device package
JP5963671B2 (ja) 2009-06-26 2016-08-03 インヴェンサス・コーポレーション ジグザクの構成でスタックされたダイに関する電気的相互接続
TWI520213B (zh) 2009-10-27 2016-02-01 英維瑟斯公司 加成法製程之選擇性晶粒電絕緣
US8390109B2 (en) 2011-02-17 2013-03-05 Oracle America, Inc. Chip package with plank stack of semiconductor dies
WO2013071399A1 (en) 2011-11-14 2013-05-23 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies

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