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KR100526724B1 - 2개의 트랜지스터의 강유전체 비휘발성 메모리 - Google Patents

2개의 트랜지스터의 강유전체 비휘발성 메모리 Download PDF

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KR100526724B1
KR100526724B1 KR10-2002-0081190A KR20020081190A KR100526724B1 KR 100526724 B1 KR100526724 B1 KR 100526724B1 KR 20020081190 A KR20020081190 A KR 20020081190A KR 100526724 B1 KR100526724 B1 KR 100526724B1
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Abstract

2개의 트랜지스터의 강유전체 비휘발성 메모리 셀은 워드 라인에 접속되고 상부 전극 및 하부 전극을 갖는 강유전체 캐패시터, 게이트 산화물 영역에 위치된 MOS 선형 캐패시터를 갖는 제1 MOS 트랜지스터 - 제1 MOS 트랜지스터의 게이트는 강유전체 캐패시터의 하부 전극에 접속되며, 제1 MOS 트랜지스터의 드레인은 비트 라인에 접속됨 -, 및 프로그래밍 라인에 접속된 게이트와 강유전체 캐패시터의 하부 전극에 접속된 드레인과 그라운드와 제1 MOS 트랜지스터의 소스에 접속된 소스를 갖는 제2 MOS 트랜지스터를 포함하고, 정 펄스가 워드 라인 및 프로그래밍 라인에 인가되는 경우에, 전하가 강유전체 캐패시터에 위치되고 강유전체 캐패시터의 바닥 전극을 그라운드 상태에 접속시킴으로써 강유전체 캐패시터는 MOS 선형 트랜지스터와 디커플링된다. 정 펄스가 워드라인에 인가되고 정 펄스가 프로그래밍 라인에 인가되는 경우에, "1" 상태가 생성된다. 부 펄스가 워드 라인에 인가되고 정 펄스가 프로그래밍 라인에 인가되는 경우에, "0" 상태가 생성된다.

Description

2개의 트랜지스터의 강유전체 비휘발성 메모리{TWO TRANSISTOR FERROELECTRIC NON-VOLATILE MEMORY}
본 발명은 강유전체 메모리, 비휘발성 메모리 및 내장형 메모리에 관한 것으로, 더 상세하게는 저소비 전력 및 긴 메모리 보유 기간을 나타내는 2개의 트랜지스터 메모리 유닛에 관한 것이다.
많은 고체 상태 비휘발성 메모리 장치가 종래에 공지되어 있다. 일반적으로 플래쉬 메모리는 높은 패키징 밀도로 제작된 단일 트랜지스터 메모리 셀이지만, 높은 전압이 요구되고 상대적으로 느린 프로그래밍 프로세스를 갖는다. 전기적 소거가능 프로그래머블 판독 전용 메모리(EEPROM)는 플래쉬 메모리와 구조 및 동작 특성이 유사한 프로그래머블 메모리 어레이지만, 선택적으로 소거가능하다. 하나의 트랜지스터 하나의 캐패시터 강유전체 랜덤 액세스 메모리(1T-1C FeRAM) 장치는 다이나믹 RAM(DRAM)과 유사하며 파괴적인 판독을 갖는다. 1T FeRAM의 군은 여전히 개발 중에 있다. 이들 장치는 높은 대기 누설 전류 및 짧은 메모리 보유 기간을 갖고, 이것들은 이 메모리의 군의 2개의 주요한 방해물이다.
Sung-Min Yoon 등은 "A novel FET-type Ferroelectric Memory with Excellent Data Retention Characteristics"에서 1T-2C 장치를 개시하고 있고 데이터 보유 기간은 IEDM 2000과 같이 서로 반대 방향으로 분극된 2개의 강유전체 캐패시터를 제공함으로써 향상된다.
2개의 트랜지스터의 강유전체 비휘발성 메모리는 워드 라인에 접속된 상부 전극 및 하부 전극을 갖는 강유전체 캐패시터, 이의 게이트 산화물 영역에 위치된 MOS 선형 캐패시터를 포함하는 제1 MOS 트랜지스터 - 제1 MOS 트랜지스터의 게이트는 강유전체 캐패시터의 하부 전극에 접속되며 제1 MOS 트랜지스터의 드레인은 비트 라인에 접속되고 제1 MOS 트랜지스터의 소스는 그라운드에 접속됨 -, 및 프로그래밍 라인에 접속된 게이트와, 강유전체 캐패시터의 하부 전극에 접속된 드레인과, 그라운드 및 제1 MOS 트랜지스터의 소스에 접속된 소스를 갖는 제2 MOS 트랜지스터를 포함하며, 정 펄스가 워드 라인에 인가되고 정 펄스가 프로그래밍 라인에 인가되는 경우에, 제2 MOS 트랜지스터는 스위치 온되어 강유전체 캐패시터의 바닥 전극을 그라운드에 접속시키고, 전하는 강유전체 캐패시터에 위치됨으로써 메모리에 "1" 상태를 생성시킨다. 부 펄스가 워드 라인에 인가되고 정 펄스가 프로그래밍 라인에 인가되는 경우, 제2 MOS 트랜지스터가 스위치 온되어 강유전체 캐패시터의 바닥 전극을 그라운드에 접속시키고, 전하는 강유전체 캐패시터에 위치됨으로써 메모리에 "0" 상태를 생성시킨다.
본 발명의 목적은 비휘발성 메모리 특성을 갖는 FeRAM을 제공하는 것이다.
본 발명의 다른 목적은 긴 메모리 보유 기간 특성 및 저소비 전력을 갖는 FeRAM을 제공하는 것이다.
본 발명의 다른 목적은 2T-1C FeRAM을 제공하는 것이다.
본 발명의 요약 및 목적은 본 발명의 사상을 빨리 이해시키기 위해 제공된다. 본 발명의 더욱 완전한 이해는 도면과 연계하여 하기의 본 발명의 양호한 실시예의 상세한 설명을 참조함으로써 얻어질 수 있다.
본 발명은 1T FeRAM의 문제점인 짧은 메모리 보유 기간 및 높은 대기 누설 전류를 해결하고, 비파괴적 판독을 하는 2T FeRAM을 포함한다.
앞서 언급된 바와같이, 1T 강유전체 메모리는 사용자 애플리케이션에 적당한 1T Fe 장치를 만들기 위해 해결할 필요가 있는 몇몇 특성을 나타낸다. 본 발명의 2T 강유전체 메모리 셀은 1T 강유전체 메모리 장치와 관련된 문제들을 해결한다. 도 1은 10으로 표시된, 본 발명에 따라 구성된 2T FeRAM을 도시한다. FeRAM(10)은 제1 MOS 트랜지스터(12), 제2 MOS 트랜지스터(14), 및 제1 MOS 트랜지스터(12)의 게이트(12g)와 제2 MOS 트랜지스터(14)의 드레인(14d)에 접속된 바닥 전극을 갖는 강유전체 캐패시터(16)를 포함한다. 선형 캐패시터(18)는 제1 MOS 트랜지스터(12)의 게이트 산화물에 위치한다.
본 발명의 2T FeRAM 셀에서, 강유전체 캐패시터(16)는 제1 또는 셀 트랜지스터(12)의 게이트(12g)에 접속된다. 제2 트랜지스터(14)는 프로그래밍 트랜지스터이다. 제2 MOS 트랜지스터(14)의 드레인(14d)은 강유전체 캐패시터(16)의 바닥 전극과 셀 트랜지스터(12)의 게이트 전극(12g)에 접속된다. 워드 라인(WL)은 강유전체 캐패시터(16)의 최상부 전극에 접속된다. 프로그래밍 라인(PL)은 제2 MOS 트랜지스터(14)의 게이트(14g)에 접속되고, 비트 라인(BL)은 본 명세서에서 '메모리 트랜지스터'라고 부르는 제1 MOS 트랜지스터(12)의 드레인(12d)에 접속된다.
도 2a는 "0" 상태에서의 본 발명의 2T FeRAM을 도시한 반면에, 도 2b는 프로그래밍중의 "1" 상태에서의 2T FeRAM을 도시한다.
데이터 보유 :
도 3에는, 종래 1T 강유전체 메모리가 20으로 표시되어 개략적으로 도시되어 있다. MOS 선형 캐패시터(22)는 강유전체 캐패시터(24)와 직렬로 형성된다. 프로그래밍 싸이클 시작 동안(도면의 좌측부), 캐패시터(22, 24) 양단에서 전압이 강하한다. 강유전체 캐패시터(24) 및 MOS 선형 캐패시터(22) 상의 전하량은 동일하다. 강유전체 및 MOS 선형 캐패시터에 걸리는 전기장은 동일한 방향이다. 프로그래밍 싸이클의 종단에서, 프로그래밍 전압은 0으로 강하한다(도면의 우측부). MOS 선형 캐패시터 상의 자유 전하에 의해 생성된 전압은 강유전체 캐패시터에 대한 배터리로 동작한다. 그러나, 이 전압은 분극 방향의 전압과 반대이며, "탈분극 전압"으로 불린다. 탈분극 전압은 분극을 빠르게 역전시켜 강유전체 "메모리"가 사라진다.
도 4에는, 2T FeRAM(10)의 프로그래밍 싸이클의 시작을 도시하고 있다. 강유전체 메모리 셀(10)을 "0" 상태로 프로그래밍하기 위해, 정 펄스가 WL 및 PL에 인가된다. 제2 트랜지스터(14)가 스위치 온되어 강유전체 캐패시터(16)의 바닥 전극을 그라운드에 접속시켜, 강유전체 캐패시터(16)와 선형 캐패시터(18)를 디커플링한다. WL 전압은 강유전체 캐패시터 양단에서만 강하한다. 도 3의 1T 강유전체 메모리와 비교하여, 이는 프로그래밍 전압을 감소시킨다. 프로그래밍 싸이클의 종단에서, 강유전체 캐패시터(16)에서의 자유 전자(15)는 방전된다. 강유전체 캐패시터(16) 상의 어떠한 탈분극 전압도 없으므로, 2T 강유전체 메모리에 대한 긴 보유 기간이 얻어진다. 동일한 기법이 "1" 상태를 기입하기 위하여 이어진다.
본 발명의 메모리 장치에 긴 보유 기간이 얻어지는 이유는 MOS 선형 캐패시터가 강유전체 캐패시터와 디커플링되고, 프로그래밍 후에, 강유전체 캐패시터(16)의 양 전극이 동일한 전위, 즉 그라운드가 되므로, 강유전체 물질에 걸리는 탈분극장이 없어지기 때문이다. 종래의 1T FeRAM 메모리 셀의 경우에, 프로그래밍 이후에 강유전체 캐패시터에 걸리는 전압은 탈분극 전압: Q/(COX+Cfe)이고, 여기에서 Q는 분극 전하이고, COX는 게이트 산화물 정전용량, 이른바 선형 내지 일정 캐패시터이고 Cfe는 강유전체 캐패시터의 정전용량이다. 본 발명의 2T FeRAM에서, 극성이 반대이지만 저장 전하와 동등한 전하가 강유전체 캐패시터의 바닥 전극으로 유입된다. 그 결과로, 순 저장 전하는 약 0이된다. 강유전체 캐패시터 양단에서의 탈분극장은 없다.
대기 전류 :
도 5에는, 도면의 좌측상에 "1" 상태를 기입한 후의 강유전체 메모리(20)가 도시되어 있다. 트랜지스터(26)가 턴 온되고 WL이 턴 오프된 후에도 그 상태로 유지된다. 다른 메모리 셀을 어드레싱하기 위해 Vdd가 BL에 인가되는 경우에, 어드레싱이 되지 않더라도 전류는 메모리 셀(20)에 흐른다. 이는 판독 노이즈를 초래하고 메모리(20)에 대한 더 높은 대기 전력이 요구된다. 이 문제를 다루기 위해 모든 강유전체 메모리 셀에 포함되는 선택 트랜지스터가 Hsu 등에 1993년 8월 3일 허여된 미국 출원번호 제5,932,904호 "Two transistor ferroelectric memory cell" 및 Hsu 등에 2000년 11월 14일에 허여된 미국 출원번호 제6,146,904호 "Method of making a two transistor ferroelectric memory cell"에서 제안되었지만, 본 발명에서와 같이, 선택 트랜지스터는 강유전체 메모리의 보유 문제를 해결하지 않고 2T 구성으로 메모리 셀 사이즈를 증가시킨다.
도 6에는, 2T 강유전체 메모리 셀(10)의 경우에서, Vdd 전압이 BL에 인가되는 경우라도, 메모리 트랜지스터는 "1" 및 "0" 상태에서 오프되어 있다. 따라서, 본 발명의 2T FeRAM은 낮은 대기 전류를 갖는다.
비파괴적 판독 :
도 7에는, 판독 싸이클 중에, 정 펄스가 WL 및 BL에 인가되어 PL을 "플로팅" 상태로 되도록 되어 있다. 본 발명의 2T 강유전체 메모리 셀의 "0" 상태인 경우에, WL 상의 정 펄스(도면 중심)는 강유전체 캐패시터 및 MOS 선형 캐패시터를 충전시킨다. 어떤 도메인 스위칭도 강유전체 캐패시터 상에서 발생하지 않지만, MOS 선형 캐패시터는 Qlinear(19)로 충전된다. 저전류는 메모리 트랜지스터의 소스(그라운드)로부터 드레인(BL)으로 흐를 수 있다. 판독 싸이클 후에, MOS 선형 캐패시터 전하(Qlinear)는 방전되고 강유전체 캐패시터는 원래 상태로 되돌아간다.
도 8은 "1" 상태에서 본 발명의 2T FeRAM의 판독 공정을 도시하고, WL 상의 정 펄스(도면 중심)는 강유전체 도메인을 스위칭하고 MOS 선형 캐패시터를 충전시킨다. 강한 반전이 nMOS 메모리 트랜지스터 상에서 발생하기 때문에 고전류가 메모리 트랜지스터의 소스(그라운드)로부터 드레인(BL)로 흐를 수 있다. 판독 싸이클의 종단에서, MOS 선형 캐패시터는 강유전체 캐패시터를 탈분극시키는 강한 "탈분극장"을 생성시킨다. 이 특징은 1T 강유전체 메모리의 특징과 동일하다. 그러나, 본 발명의 2T FeRAM의 경우에서, 탈분극은 메모리를 다시 이의 원 상태(도면의 우측)로 복구시키고 비파괴적 판독을 제공한다.
메모리 어레이 :
본 발명의 메모리 어레이는 도 9에서 일반적으로 30으로 표시되어 있고, 본 발명에 따라 구성된 4개의 2T FeRAM 메모리 셀(32, 34, 36, 및 38)을 포함한다.
본 발명은 비휘발성 메모리 특성과 긴 메모리 보유 기간 및 저소비 전력을 갖는 FeRAM를 제공한다.
이와같이, 2개의 트랜지스터의 강유전체 비휘발성 메모리가 개시되었다. 이의 다른 변경 및 변형들은 첨부된 특허청구범위에서 한정되는 바와같이 본 발명의 범위내에 있다는 것을 이해할 것이다.
도 1은 본 발명의 2T FeRAM을 나타내는 도.
도 2는 "0" 및 "1" 상태에서의 본 발명의 2T FeRAM을 나타내는 도.
도 3은 프로그래밍 싸이클의 시작에서의 종래 1T FeRAM을 나타내는 도.
도 4는 프로그래밍 싸이클의 시작에서의 본 발명에서의 2T FeRAM을 나타내는 도.
도 5는 "1" 및 "0" 상태에서의 종래 1T FeRAM을 나타내는 도.
도 6은 "1" 및 "0" 상태에서의 본 발명의 2T FeRAM을 나타내는 도.
도 7 및 8은 판독 동작 중의 본 발명의 2T FeRAM을 나타내는 도.
도 9는 본 발명에 따라 구성된 2T FeRAM의 메모리 어레이를 나타내는 도.
<도면의 주요부분에 대한 부호의 설명>
12 : 제1 MOS 트랜지스터
14 : 제2 MOS 트랜지스터
16 : 강유전체 캐패시터
22 : MOS 선형 캐패시터

Claims (16)

  1. 2개의 트랜지스터의 강유전체 비휘발성 메모리에 있어서,
    워드 라인에 접속되고 상부 전극 및 하부 전극을 갖는 강유전체 캐패시터;
    상기 강유전체 캐패시터의 상기 하부 전극에 접속된 게이트를 갖는 제1 MOS 트랜지스터 - 상기 제1 MOS 트랜지스터의 드레인은 비트 라인에 접속되고, 상기 제1 MOS 트랜지스터의 소스는 그라운드에 접속됨 -;
    상기 제1 MOS 트랜지스터의 게이트 산화물에 위치된 MOS 선형 캐패시터; 및
    프로그래밍 라인에 접속된 게이트, 상기 강유전체 캐패시터의 상기 하부 전극에 접속된 드레인, 및 그라운드와 상기 제1 MOS 트랜지스터의 상기 소스에 접속된 소스를 갖는 제2 MOS 트랜지스터
    를 갖는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  2. 제1항에 있어서,
    정 펄스(positive pulse)가 상기 워드 라인 및 상기 프로그래밍 라인에 인가되는 경우에, 전하가 상기 강유전체 캐패시터 및 상기 MOS 선형 캐패시터에 위치되고, 정 펄스가 인가된 후에는 상기 강유전체 캐패시터는 상기 MOS 선형 캐패시터와 디커플링되어, 메모리에 "1" 상태를 생성시키는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  3. 제1항에 있어서,
    부 펄스(negative pulse)가 상기 워드 라인에 인가되고 정 펄스가 상기 프로그래밍 라인에 인가되는 경우에, "0" 상태가 생성되는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  4. 제1항에 있어서,
    전압이 비트라인에 인가되더라도, 상기 제1 MOS 트랜지스터는 "1" 및 "0" 상태에서 오프되어 있음으로써 낮은 대기 전류를 필요로 하는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  5. 제1항에 있어서,
    "1" 상태에서 메모리의 판독 프로세스 동안, 상기 워드 라인 상의 정 펄스는 상기 강유전체 도메인을 스위칭하고 상기 MOS 선형 캐패시터를 충전시키는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  6. 제1항에 있어서,
    판독 싸이클 동안, 상기 메모리는 판독되고 상기 강유전체 캐패시터상의 상기 전하를 유지시키는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  7. 2개의 트랜지스터의 강유전체 비휘발성 메모리에 있어서,
    워드 라인에 접속되고 상부 전극 및 하부 전극을 갖는 강유전체 캐패시터;
    상기 강유전체 캐패시터의 상기 하부 전극에 접속된 게이트를 갖는 제1 MOS 트랜지스터 - 상기 제1 MOS 트랜지스터의 드레인은 비트 라인에 접속되고, 상기 제1 MOS 트랜지스터의 소스는 그라운드에 접속됨 -;
    상기 제1 MOS 트랜지스터의 게이트 산화물에 위치된 MOS 선형 캐패시터; 및
    프로그래밍 라인에 접속된 게이트, 상기 강유전체 캐패시터의 상기 하부 전극에 접속된 드레인, 및 그라운드와 상기 제1 MOS 트랜지스터의 상기 소스에 접속된 소스를 갖는 제2 MOS 트랜지스터
    를 포함하고
    정 펄스가 상기 워드 라인 및 상기 프로그래밍 라인에 인가되는 경우에, 전하가 상기 강유전체 캐패시터에 위치되고 상기 강유전체 캐패시터는 상기 MOS 선형 캐패시터와 디커플링되어, 상기 메모리에 "1" 상태를 생성시키는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  8. 제7항에 있어서,
    부 펄스가 상기 워드 라인에 인가되고 정 펄스는 상기 프로그래밍 라인에 인가되는 경우에, "0" 상태가 생성되는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  9. 제7항에 있어서,
    전압이 비트라인에 인가되더라도, 상기 제1 MOS 트랜지스터는 "1" 및 "0" 상태에서 오프되어 있음으로써 낮은 대기 전류를 필요로 하는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  10. 제7항에 있어서,
    "1" 상태에서 메모리의 판독 프로세스 동안, 상기 워드 라인 상의 정 펄스는 상기 강유전체 도메인을 스위칭하고 상기 MOS 선형 캐패시터를 충전시키는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  11. 제7항에 있어서,
    판독 싸이클 동안, 상기 메모리는 판독되고 상기 캐패시터 상의 상기 전하를 유지시키는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  12. 2개의 트랜지스터의 강유전체 비휘발성 메모리에 있어서,
    워드 라인에 접속되고 상부 전극 및 하부 전극을 갖는 강유전체 캐패시터;
    상기 강유전체 캐패시터의 상기 하부 전극에 접속된 게이트를 갖는 제1 MOS 트랜지스터 - 상기 제1 MOS 트랜지스터의 드레인은 비트 라인에 접속되고, 상기 제1 MOS 트랜지스터의 소스는 그라운드에 접속됨 -;
    상기 제1 MOS 트랜지스터의 게이트 산화물에 위치된 MOS 선형 캐패시터; 및
    프로그래밍 라인에 접속된 게이트, 상기 강유전체 캐패시터의 상기 하부 전극에 접속된 드레인, 및 그라운드와 상기 제1 MOS 트랜지스터의 상기 소스에 접속된 소스를 갖는 제2 MOS 트랜지스터
    를 포함하고
    부 펄스가 상기 워드 라인에 인가되고 정 펄스가 상기 프로그래밍 라인에 인가되는 경우에, "0" 상태가 생성되는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  13. 제12항에 있어서,
    정 펄스가 상기 워드 라인 및 상기 프로그래밍 라인에 인가되는 경우에, 전하가 상기 강유전체 캐패시터 및 상기 MOS 선형 캐패시터에 위치되고, 정 펄스가 인가된 후에는 상기 강유전체 캐패시터는 상기 MOS 선형 캐패시터와 디커플링되어, 메모리에 "1" 상태를 생성시키는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  14. 제12항에 있어서,
    전압이 비트라인에 인가되더라도, 상기 제1 MOS 트랜지스터는 "1" 및 "0" 상태에서 오프되어 있음으로써 낮은 대기 전류를 필요로 하는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  15. 제12항에 있어서,
    "1" 상태에서 메모리의 판독 프로세스 동안, 상기 워드 라인 상의 정 펄스는 상기 강유전체 도메인을 스위칭하고 상기 MOS 선형 캐패시터를 충전시키는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
  16. 제12항에 있어서,
    판독 싸이클 동안, 상기 메모리는 판독되고 상기 캐패시터 상의 상기 전하를 유지시키는 것을 특징으로 하는 2개의 트랜지스터의 강유전체 비휘발성 메모리.
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