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KR101783933B1 - 메모리 셀 및 이를 이용한 메모리 장치 - Google Patents

메모리 셀 및 이를 이용한 메모리 장치 Download PDF

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KR101783933B1
KR101783933B1 KR1020100116736A KR20100116736A KR101783933B1 KR 101783933 B1 KR101783933 B1 KR 101783933B1 KR 1020100116736 A KR1020100116736 A KR 1020100116736A KR 20100116736 A KR20100116736 A KR 20100116736A KR 101783933 B1 KR101783933 B1 KR 101783933B1
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South Korea
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memory cell
control
input
line
switching element
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윤성민
양신혁
유민기
황치선
박상희
조경익
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한국전자통신연구원
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Abstract

강유전체 트랜지스터, 강유전체 트랜지스터와 전기적으로 결합된 복수의 스위칭 소자, 및 복수의 스위칭 소자를 제어하기 위한 각각의 제어 신호를 각각의 스위칭 소자에게 전달하기 위한 복수의 제어 라인을 포함하고, 강유전체 트랜지스터의 각 전극이 플로팅(floating)되지 않도록, 복수의 스위칭 소자가 각각의 제어 신호에 기초하여 개별적으로 제어되도록 구성되는 메모리 셀이 제공된다.

Description

메모리 셀 및 이를 이용한 메모리 장치{MEMORY CELL AND MEMORY DEVICE USING THE SAME}
본 발명은 메모리 셀(memory cell) 및 이를 이용한 메모리 장치에 관한 것이다. 보다 구체적으로, 본 발명은 강유전체 트랜지스터를 구비한 비휘발성 비파괴 판독형 랜덤 억세스(random access) 메모리 셀 및 이를 이용한 메모리 어레이 장치에 관한 것이다.
강유전(성) 물질(ferroelectric material)은 자발 분극 특성(spontaneous polarization characteristic)을 갖고 있으며, 강유전 물질의 자발 분극(또는 잔류 분극) 방향은 전계(electric field)의 방향에 의해 제어될 수 있다. 따라서, 이러한 분극 특성을 이용하여, 강유전 물질에 일정 전압(V) 또는 전계(V/m)를 인가하여 강유전 물질을 분극시킬 수 있다.
도 1은 강유전 물질의 히스테리시스 특성(hysteresis characteristic)을 나타내는 그래프이다. 도 1의 그래프의 횡좌표(가로축)는 강유전 물질의 두 전극 사이의 전위차, 즉 강유전 물질 양단의 전압(V)을 나타내고, 종좌표(세로축)는 강유전 물질의 자발 분극에 따라 그것의 표면에 유기되는 전하의 양, 즉 분극도(μC/㎠)를 나타낸다.
도 1에 도시된 바와 같이, 강유전 물질에 인가되는 전압을 순방향(a -> b -> c)으로 증가시키면 분극 상태가 이동되어 강유전 물질의 분극 상태가 일정하게 유지되는 포화 상태(c)에 도달하게 된다. 이와 같이, 강유전 물질에 인가되는 전압(V)을 순방향, 즉 도 1에서 오른쪽 방향으로 계속 증가시키는 경우, 인가 전압의 크기가 일정 값 이상으로 증가하더라도 강유전 물질의 분극도가 더 이상 증가하지 않은 채로 분극 상태가 일정하게 유지된다.
포화 상태(c)에 도달한 강유전 물질에 인가되는 전압을 역방향, 즉 도 1에서 왼쪽 방향(c -> d)으로 감소시키면 분극도가 점차 감소되는데, 이 경우 전압이 0인 상태(d)가 되더라도 강유전 물질에는 일정 값의 분극이 잔류하게 된다. 이때, 강유전 물질에 잔류하는 분극을 잔류 분극이라 한다.
이어서, 강유전 물질에 인가되는 전압을 계속하여 역방향, 즉 도 1에서 왼쪽 방향(d -> e -> f)으로 증가시키면 도 1의 그래프에 따라 분극 상태가 이동된다. 이때, 순방향 증가 시와 동일하게, 인가 전압의 크기가 일정 값 이상으로 증가하더라도 강유전 물질이 분극도가 더 이상 증가하지 않은 채로 분극 상태가 일정하게 유지되는 포화 상태(f)에 도달하게 된다.
이어서, 강유전 물질에 인가되는 전압의 크기를 순방향으로 감소시키면 전압 크기의 역방향 증가시와는 상이한 경로를 따라 강유전 물질의 분극이 변동된다. 즉, 포화 상태(f)에서 전압의 크기가 순방향으로 감소되면 "f -> e"가 아닌 "f -> a"의 경로로 강유전 물질의 분극 상태가 변동된다. 이때, 전압이 0인 상태(a)가 되면 강유전 물질은 일정 값의 잔류 분극을 갖는다.
결과적으로, 강유전 물질에 인가되는 전압을 순방향으로 증가시켜 포화 상태(c)에 도달한 후 인가 전압이 역방향으로 변동하는 경우, 도 1의 그래프에서 "c -> d -> e -> f"의 경로로 강유전 물질의 분극 상태가 변동된다. 한편, 강유전 물질의 분극이 포화 상태(f)에 도달한 이후에, 인가 전압이 순방향으로 변동하는 경우, 도 1의 그래프에서 "f -> a -> b -> c"의 경로로 강유전 물질의 분극 상태가 변동되는 루프가 형성된다. 도 1에 도시된 이와 같은 그래프를 히스테리시스 루프라고 한다.
이와 같은 히스테리시스 루프를 통해, 강유전 물질에 인가되는 전압 또는 전계가 제거되더라도 강유전 물질은 잔류 분극에 의해 일정량의 분극 상태(a,d)를 유지하게 됨을 알 수 있다.
강유전 물질을 이용한 FeRAM(Ferroelectric Random Access Memory) 장치는 히스테리시스 루프에서 전압 또는 전계가 제거된 후의 분극 상태(a,d)를 각각 2진 데이터에 대응시킴으로써 데이터 "0"과 "1"을 저장할 수 있다.
예를 들어, FeRAM 장치는 도 1의 그래프에서의 d 상태를 2진 데이터 "1"로 대응시키고, 도 1의 그래프에서의 a 상태를 2진 데이터 "0"으로 대응시켜 데이터를 저장할 수 있다. 즉, 강유전 물질에 인가되는 전계를 순방향으로 증가시켜 포화 상태(c)에 도달한 후, 전계를 제거하여 잔류 분극 상태(d)를 갖도록 함으로써 데이터 "1"을 저장할 수 있다. 또한, 강유전 물질에 인가되는 전계를 역방향으로 증가시켜 포화 상태(f)에 도달한 후, 전계를 제거하여 잔류 분극 상태(a)를 갖도록 함으로써 데이터 "0"을 저장할 수 있다.
도 2는 종래 기술에 따른 메모리 장치의 회로도로서, 강유전체 트랜지스터를 구비하는 메모리 장치의 회로도이다. 도 2에 도시된 바와 같이, 각각의 메모리 셀에 단일의 강유전체 트랜지스터만을 포함하는 메모리 장치의 경우, 간단한 구조와 공간 절약을 통해 메모리 집적도 향상에 유리한 장점을 갖는다. 그러나, 도 2에 도시된 메모리 장치에서 강유전체 트랜지스터들이 서로 직접적으로 접속되어 있어, 리드 동작시 인접한 다른 강유전체 트랜지스터에 의한 간섭이 발생하기 때문에, 랜덤 억세스가 불가능하다는 단점이 있다.
도 3은 종래 기술에 따른 메모리 장치의 회로도로서, 강유전체 트랜지스터 및 유기물 트랜지스터를 구비하는 메모리 장치의 회로도이다. 도 3은 메모리 어레이의 첫 번째 행에 "1", "0"의 데이터를 저장한 이후(Step 1), 두 번째 행에 "0", "1"의 데이터를 저장하는 과정(Step 2)을 나타낸다.
도 3에 도시된 메모리 장치에서 강유전체 랜덤 억세스 메모리 셀(ferroelectric random access memory cell)들은 각각 강유전체 트랜지스터와 유기물 트랜지스터를 구비한다. 구체적으로, 단일 메모리 셀은 각각 억세스 트랜지스터, 강유전체 트랜지스터 및 소거 트랜지스터를 구비하며, 이들 각각을 제어하기 위한 3개의 워드라인(WLA, WLM, WLE), 비트라인(BL) 및 접지(ground) 라인이 존재한다.
도 3에 도시된 메모리 장치의 구조에 따르면, 억세스 트랜지스터 및 소거 트랜지스터를 이용해 각 행의 강유전체 트랜지스터를 개별적으로 동작시킬 수 있으므로, 읽기(read) 동작 시에 랜덤 억세스가 가능하다.
그러나, 도 3에 도시된 메모리 장치는 쓰기 동작이 불안정한 문제점을 갖는다. 일반적으로 강유전체 트랜지스터의 게이트-드레인 전압(VGD)과 게이트-소스 전압(VGS)의 값이 동일할 때, 강유전 물질의 양 전극 사이에 걸리는 전계가 동일하게 되어 원활한 분극을 유도할 수 있다. 그러나, 도 3의 메모리 장치의 구조에 따르면, 강유전 트랜지스터의 소스가 접지(ground)되어 있어 소스 단의 전압이 고정되어 있고, 비트라인(BL)의 전압을 가변시킴으로써 드레인 단의 전압을 가변시켜 데이터를 프로그램한다. 따라서, 데이터 프로그램 시에 게이트-드레인 전압과 게이트-소스 전압이 일치하지 않는다. 따라서, 도 3의 메모리 장치는 데이터 프로그램 시에 정확한 데이터가 기록되지 않을 수 있으며, 강유전 물질의 원활한 분극을 유도하기 위해 상당한 전압을 가해주어야 한다는 문제점을 갖는다.
도 4는 종래 기술에 따른 메모리 장치의 회로도로서, 각 메모리 셀에 하나의 강유전체 트랜지스터와 두 개의 패스 트랜지스터를 구비하는 메모리 장치의 회로도이다.
도 4에 개시된 메모리 장치 내의 각 메모리 셀은 하나의 강유전체 트랜지스터(FT11)와 두 개의 패스 트랜지스터(TA11, TB11)를 구비하고 있다. 여기서, 강유전체 트랜지스터(FT11)의 게이트 단에 연결된 패스 트랜지스터(TB11)는 프로그램 신호를 연결하거나 끊어주는 스위칭 역할을 하며, 강유전체 트랜지스터의 소스(혹은 드레인) 단에 연결된 패스 트랜지스터(TA11)는 해당 메모리 셀의 출력을 제어하는 역할을 한다. 도 4의 메모리 장치의 구조에 따르면 어느 한 메모리 셀에 쓰거나 읽기 동작을 할 때 다른 인접한 메모리 셀에 영향을 미치지 않기 때문에 랜덤 억세스가 가능하다. 그러나, 도 4의 구조는 양쪽 패스 트랜지스터(TA11, TB11)의 게이트와 연결된 스캔 신호(VSCAN)가 없는 경우, 즉 양쪽 패스 트랜지스터가 모두 턴 오프(turn-off)되는 경우, 각각의 패스 트랜지스터와 강유전체 트랜지스터 사이에 플로팅(floating)되는 전극이 발생하게 된다. 이와 같은 플로팅 전극의 전압은 정확히 제어할 수 없으므로 강유전체 트랜지스터의 강유전 물질에 원하지 않는 전계가 인가될 수 있다. 이로 인해, 강유전 트랜지스터에 정보가 재기입되거나, 오기입되는 등, 저장 장치인 메모리로서 심각한 문제점이 야기된다. 도 4에 개시된 메모리 장치의 구체적인 동작에 대해서는 이후에 보다 구체적으로 설명될 것이다.
종래 기술로서 언급한 도 2의 메모리 장치는 랜덤 억세스가 불가능하고, 종래 기술로서 언급한 도 3의 메모리 장치는 프로그램 시에 정확한 데이터 쓰기가 이루어지지 않으며, 종래 기술로서 언급한 도 4의 메모리 장치는 강유전 트랜지스터의 플로팅 전극이 발생한다는 문제점을 갖는다.
본 발명이 해결하고자 하는 과제는 이와 같은 문제점들을 해결하는 메모리 셀과 이를 이용한 메모리 어레이 장치를 제공하는 것이다.
전술한 과제를 해결하는 수단으로서, 본 발명은 강유전체 트랜지스터, 강유전체 트랜지스터와 전기적으로 결합된 복수의 스위칭 소자, 및 복수의 스위칭 소자를 제어하기 위한 각각의 제어 신호를 각각의 스위칭 소자에게 전달하기 위한 복수의 제어 라인을 포함하는 메모리 셀을 제공한다. 여기서, 강유전체 트랜지스터의 각 전극이 플로팅(floating)되지 않도록, 복수의 스위칭 소자가 각각의 제어 신호에 기초하여 개별적으로 제어되도록 구성될 수 있다.
또한, 본 발명은 복수의 행과 열로 배열된 복수의 메모리 셀을 포함한 메모리 장치을 제공한다. 여기서, 각각의 메모리 셀은 강유전체 트랜지스터, 강유전체 트랜지스터와 전기적으로 결합된 복수의 스위칭 소자, 및 복수의 스위칭 소자를 제어하기 위한 각각의 제어 신호를 각각의 스위칭 소자에게 전달하기 위한 복수의 제어 라인을 포함할 수 있다. 또한, 강유전체 트랜지스터의 각 전극이 플로팅(floating)되지 않도록, 복수의 스위칭 소자가 각각의 제어 신호에 기초하여 개별적으로 제어되도록 구성되고, 각 행에 배열된 복수의 스위칭 소자는 각 행에 대응하는 복수의 제어 라인에 의해 제어될 수 있다.
본 발명에 따른 메모리 장치는, 랜덤 억세스가 가능하고, 읽기 기능 수행 시 비파괴형으로 동작하고, 쓰기 기능 수행 시 데이터를 정확하게 쓸 수 있으며, 모든 동작 중에 메모리 어레이 전체 영역에서 플로팅(floating)되는 전극을 방지할 수 있다. 따라서, 메모리 시스템의 전체적인 안정성을 획기적으로 개선할 수 있다.
도 1은 일반적인 강유전 물질의 특성을 나타낸 히스테리시스 루프를 나타낸 그래프이다.
도 2는 강유전체 트랜지스터를 이용한 종래 기술에 따른 메모리 장치의 회로도이다.
도 3은 강유전체 트랜지스터 및 유기물 트랜지스터를 구비하는 종래 기술에 따른 메모리 장치의 회로도이다.
도 4는 각 메모리 셀에 하나의 강유전체 트랜지스터와 두 개의 패스 트랜지스터를 사용하는 종래 기술에 따른 메모리 장치의 회로도이다.
도 5는 강유전체 트랜지스터에 "1"을 쓰기 위한 조건을 나타낸다.
도 6은 강유전체 트랜지스터에 "0"을 쓰기 위한 조건을 나타낸다.
도 7은 강유전체 트랜지스터가 이전 데이터를 유지하기 위한 조건을 나타낸다.
도 8은 도 4의 메모리 장치를 이용한 메모리 어레이 구조를 도시한다.
도 9는 도 8의 메모리 어레이 구조 중 하나의 메모리 셀을 확대 도시한다.
도 10은 본 발명의 일 실시예에 따른 메모리 어레이 구조를 도시한다.
도 11은 도 10의 메모리 어레이 구조 중 하나의 메모리 셀을 확대 도시한다.
도 12는 본 발명의 일 실시예에 따른 쓰기(WRITE) 동작에서의 각 라인의 입력 신호의 타이밍 다이어그램이다.
도 13a, 도 13b, 도 13c 및 도 13d는 도 12의 타이밍 다이어그램에 따른 하나의 메모리 셀의 쓰기 동작을 도시한다.
도 14는 본 발명의 일 실시예에 따른 읽기(READ) 동작에서의 각 라인의 입력 신호의 타이밍 다이어그램이다.
도 15a, 도 15b 및 도 15c는 도 14의 타이밍 다이어그램에 따른 하나의 메모리 셀의 읽기 동작을 도시한다.
전술한 바와 같이, 강유전체 트랜지스터를 이용한 메모리에서는 강유전 물질의 분극 상태를 제어하여 원하는 데이터를 저장할 수 있다. 데이터 쓰기 및 읽기 동작 시에 오류를 최소화하기 위해서는 강유전 물질의 분극 상태를 정확히 제어하는 것이 필수적이다. 데이터 "1" 또는 "0"으로 쓰기 동작을 하였으나, 이에 응답한 강유전 물질의 분극 상태가 모호하게 되면, 읽기 동작 시 "1" 또는 "0"으로 의도되어 쓰여진 데이터 값의 판정이 불명확하게 되어 읽기 동작 시 오류가 일어날 가능성이 존재한다.
도 5는 강유전체 트랜지스터에 "1"을 쓰기 위한 조건을 나타낸다. 도 5에 도시된 바와 같이, 강유전체 트랜지스터에 디지털 데이터 "1"을 쓰기 위해서는 게이트-드레인 전압(Gate to Drain Voltage)(VGD)과 게이트-소스 전압(Gate to Source Volatage)(VGS)이 서로 동일한 적절한 크기의 양(positive)의 전압, 예컨대 10V를 갖고, 소스-드레인 전압(Source to Drain Voltage)(VSD)은 0V를 가져야 한다.
도 6a 및 도 6b는 강유전체 트랜지스터에 "0"을 쓰기 위한 조건을 나타낸다. 도 6a에 도시된 바와 같이, 강유전체 트랜지스터에 디지털 데이터 "0"을 쓰기 위해서는, 소스 전압과 드레인 전압이 0V이고 게이트 전압이 적절한 크기의 음(negative)의 전압, 예컨대 -10V로 인가되어 VGD 및 VGS가 서로 동일한 적절한 크기의 음의 전압을 갖고, VSD는 0이 되도록 하면 된다. 대안적으로, 도 6b에 도시된 바와 같이, 소스와 드레인에 서로 동일한 적절한 크기의 양의 전압, 예컨대 10V를 인가하고, 게이트 전압을 0V가 되도록 함으로써 도 6a에서와 동일하게 VGD 및 VGS가 서로 동일한 적절한 크기의 음의 전압을 갖고, VSD는 0이 되도록 하는 방법이 가능하다.
도 5, 도 6a 및 도 6b에서 도시된 바와 같이, 데이터 쓰기 동작 시에 VGD=VGS, VSD=0 상태를 만들어 줌으로써 강유전체 트랜지스터의 강유전 물질에 인가되는 전계를 최대한 동일하게 함으로써 강유전 물질의 원활한 분극을 유도할 수 있고, 이를 통해 정확한 쓰기 동작을 달성할 수 있다.
도 7은 강유전체 트랜지스터가 이전 데이터를 유지하기 위한 조건을 나타낸다. 도 7에 도시된 바와 같이, VGS=VGD=VSD=0으로 전압을 걸어주어 강유전체 트랜지스터에 전계가 형성되지 않도록 함으로써, 강유전체 트랜지스터가 이전에 저장하고 있던 데이터를 유지할 수 있다.
전술한 방법에서와 같이 강유전체 트랜지스터를 이용하여 랜덤 억세스를 가능하게 하고 오류 없이 쓰기 및 읽기 동작을 수행하기 위해서는, 메모리 어레이의 각 메모리 셀이 인접한 메모리 셀의 영향을 받지 않고, 각 메모리 셀이 독립적으로 구동되어야 한다.
도 8은 종래 기술로서 언급된 도 4의 메모리 장치를 이용한 메모리 어레이 구조를 도시한다. 도 8의 메모리 어레이 구조는 각 메모리 셀 단위로 독립적 구동이 가능하며, 이에 따라 랜덤 억세스가 가능하고, 각 메모리 셀 단위로 쓰기 및 읽기 동작을 수행할 수 있다.
도 9는 도 8의 메모리 어레이 구조 중 하나의 메모리 셀을 확대 도시한다. 도 9에서 강유전체 트랜지스터(ferroelectric transistor)(FT11) 및 강유전체 트랜지스터(FT11)의 소스 전극과 접속하는 제1 패스 트랜지스터(Pass Transistor)(TA11)가 모두 턴 오프(turn off) 상태가 될 때, 강유전체 트랜지스터(FT11)의 소스 전극과 제1 패스 트랜지스터(TA11)를 접속시키는 NAF 전극이 플로팅(floating)된다. 또한, 강유전체 트랜지스터(FT11)의 게이트 전극과 접속하는 제2 패스 트랜지스터(TB11)가 턴 오프 상태가 될 때, 강유전체 트랜지스터(FT11)의 게이트 전극과 제2 패스 트랜지스터(TB11)를 접속시키는 NBF 전극이 플로팅된다. 따라서, 배경기술로서 도 4와 관련하여 전술한 바와 같이, 도 4 및 도 8에 도시된 메모리 구조에서는 각각의 패스 트랜지스터와 강유전체 트랜지스터 사이에 플로팅되는 전극이 발생한다. 따라서, 플로팅되는 전극의 전압을 정확히 제어할 수 없기 때문에 강유전체 트랜지스터(FT11)에 원하지 않는 신호가 인가되는 문제점이 발생한다. 이를 해결 하기 위해서는, 각각의 패스 트랜지스터의 게이트 전극을 개별적으로 제어함으로써 강유전체 트랜지스터의 플로팅되는 전극을 제거해야 한다.
도 10은 본 발명의 일 실시예에 따른 메모리 어레이 구조를 도시한다. 도 10의 메모리 어레이 구조는 n개의 행과 n개의 열로 배열된 n × n 메모리 셀을 포함한다. 각각의 메모리 셀은, 하나의 강유전체 트랜지스터와, 강유전체 트랜지스터의 적어도 하나의 전극과 전기적으로 결합된 3개의 패스 트랜지스터를 포함한다. 각각의 패스 트랜지스터는 각각의 제어 라인에 의해 개별적으로 제어된다. 또한, 각 행에 배열된 패스 트랜지스터들은 그 행에 대응하는 제어 라인들에 의해 제어된다. 따라서, 상이한 행에 배열된 패스 트랜지스터들은 상이한 제어 라인들에 의해 개별적으로 제어됨으로써, 패스 트랜지스터들은 각 행마다 독립적으로 제어될 수 있다.
도 10에 도시된 바와 같이, 콘트롤 라인(VCONTROL), 리드 라인(VREAD) 및 스캔 라인(VSCAN)은 n × n 메모리 어레이의 각 행을 따라 수평 방향으로 연장되어 있다. 예컨대, 도 10에서, VCONTROL [1]은 n × n 메모리 어레이의 1행에 수평 방향으로 연장되어 1행에 배열된 메모리 셀들과 연결되어 있는 콘트롤 라인(VCONTROL)을 나타낸다. 콘트롤 라인(VCONTROL), 리드 라인(VREAD) 및 스캔 라인(VSCAN)은 메모리 어레이의 각 행에 대한 제어 라인으로서 동작하며, 구체적인 동작은 이후에 기술된다.
도 10에 도시된 바와 같이, 아웃 라인(VOUT), 프로그램 라인(Vprogram) 및 레퍼런스 라인(VREF)은 n × n 메모리 어레이의 각 열을 따라 수직 방향으로 연장되어 있다. 예컨대, 도 10에서, VOUT [1]은 n × n 메모리 어레이의 1열에 수직 방향으로 연장되어 1열에 배열된 메모리 셀들과 연결되어 있는 아웃 라인(VOUT)을 나타낸다. 아웃 라인(VOUT), 프로그램 라인(Vprogram) 및 레퍼런스 라인(VREF)은 메모리 어레이의 각 열에 대한 입출력 라인으로서 동작하며, 구체적인 동작은 이후에 기술된다.
도 11은 도 10의 메모리 어레이 구조 중 하나의 메모리 셀을 확대 도시한다. 도 11에서 도시된 바와 같이, 하나의 메모리 셀은 1개의 강유전체 트랜지스터(110)와 3개의 패스 트랜지스터(111,112,113)를 포함한다. 각각의 패스 트랜지스터(111,112,113)는 강유전체 트랜지스터(110)의 적어도 하나의 전극과 접속되어 강유전체 트랜지스터(110)의 각 전극, 예컨대 소스 전극(110a), 게이트 전극(110b), 드레인 전극(110c)에 대한 접속을 스위칭하는 스위칭 소자로서 동작한다.
구체적으로, 제1 패스 트랜지스터(111)는 강유전체 트랜지스터(110)의 소스 전극(110a)과 아웃 라인(VOUT)과의 접속을 연결 또는 차단하는 역할을 한다. 또한, 제2 패스 트랜지스터(112)는 강유전체 트랜지스터(110)의 게이트 전극(110b)과 프로그램 라인(Vprogram)과의 접속을 연결 또는 차단하는 역할을 한다. 또한, 제3 패스 트랜지스터(113)는 강유전체 트랜지스터(110)의 게이트 전극(110b)과 강유전체 트랜지스터(110)의 소스 전극(110a) 사이의 접속을 연결 또는 차단하는 역할을 한다.
전술한 바와 같이, 각각의 패스 트랜지스터(111,112,113)는 강유전체 트랜지스터(110)의 적어도 하나의 전극에 대한 접속을 스위칭하는 스위칭 소자로서 동작한다. 도 11에서 도시된 바와 같이, 각각의 패스 트랜지스터(111,112,113)의 게이트 전극은 각각의 제어 라인, 즉 스캔 라인(VSCAN), 콘트롤 라인(VCONTROL), 리드 라인(VREAD)과 접속된다. 따라서, 각각의 패스 트랜지스터(111,112,113)의 게이트 전압이 스캔 라인(VSCAN), 콘트롤 라인(VCONTROL), 리드 라인(VREAD)에 의해 개별적으로 제어됨으로써, 각각의 패스 트랜지스터(111,112,113)의 온(on)/오프(off)를 제어할 수 있다. 이와 같이, 각자의 제어 라인에 의해 패스 트랜지스터(111,112,113)의 온/오프가 제어됨으로써, 각각의 패스 트랜지스터(111,112,113)는 독립적인 스위칭 소자로서 동작할 수 있다.
도 12는 본 발명의 일 실시예에 따른 쓰기(WRITE) 동작에서의 각 라인의 입력 신호의 타이밍 다이어그램이다. 도 12는 3개의 제어 라인, 즉 콘트롤 라인(VCONTROL), 리드 라인(VREAD) 및 스캔 라인(VSCAN)과 3개의 입출력 라인, 즉 프로그램 라인(Vprogram), 레퍼런스 라인(VREF) 및 아웃 라인(VOUT)에 인가되는 펄스(pulse) 형태의 입력 타이밍 신호를 도시한다. 도 12에 도시된 각각의 라인명은 도 10에 도시된 n × n 메모리 셀을 포함하는 메모리 어레이 구조에서의 각각의 라인에 대응한다.
도 12를 참조하면, 콘트롤 라인(VCONTROL), 리드 라인(VREAD) 및 스캔 라인(VSCAN)에 대해서 1행부터 n행까지 개별 신호가 입력되며, 프로그램 라인(Vprogram) 및 아웃 라인(VOUT)에 대해서 1열부터 n열까지 개별 신호가 입력되고 있다. 예컨대, 도 12의 VCON [1]의 입력 타이밍 신호는 도 10에 도시된 메모리 어레이 구조에서 1행에 배열된 n개의 메모리 셀들과 연결된 콘트롤 라인(VCONTROL)의 입력 타이밍 신호를 나타내며, 도 12의 Vprogram [1]의 입력 타이밍 신호는 도 10에 도시된 메모리 어레이 구조에서 1열에 배열된 n개의 메모리 셀들과 연결된 프로그램 라인(Vprogram)의 입력 타이밍 신호를 나타낸다. 한편, 기준 신호를 제공하는 레퍼런스 라인(VREF)에 대해서는 로우(LOW) 값을 갖는 단일 신호가 입력된다. 이하에서는, 도 12의 쓰기 동작을 이해하기 위해 도 13a, 13b, 13c 및 13d를 참조하여 하나의 메모리 셀에서의 구체적인 쓰기 동작을 살펴본다.
도 13a는 도 12의 타이밍 다이어그램에 따라 메모리 셀에 데이터 "1"을 쓰기 위한 동작을 도시한다. 도면에서 각 라인에 전달되는 하이(high) 신호는 "H"로 표시되고, 로우(low) 신호는 "L"로 표시된다. 도 13a에서 도시된 바와 같이, 스캔 라인(VSCAN) 신호가 H, 콘트롤 라인(VCONTROL) 신호가 H, 리드 라인(VREAD) 신호가 L로 인가됨에 따라, 제1 패스 트랜지스터(111) 및 제2 패스 트랜지스터(112)가 턴 온(turn on)되며, 제3 패스 트랜지스터(113)는 턴 오프(turn off) 된다. 이때, 강유전체 트랜지스터(110)에 원하는 데이터 "1"을 쓰기 위해 아웃 라인(VOUT), 프로그램 라인(Vprogram) 및 레퍼런스 라인(VREF)에 적절한 전압이 인가되어야 한다. 강유전체 트랜지스터(110)에 데이터 "1"을 쓰기 위해, 도 5에 도시된 강유전체 트랜지스터에 "1"을 쓰기 위한 조건과 같이, 아웃 라인(VOUT)과 레퍼런스 라인(VREF)에 동일한 로우 전압(L)을 인가하고, 프로그램 라인(Vprogram)에 데이터 "1"에 대응하는 하이 전압(H)을 인가한다. 따라서, 강유전체 트랜지스터(110)의 VGS, VGD는 동일한 양의 전압을 갖게 되어 전술한 바와 같이 "1"의 값을 정확히 프로그램하게 된다.
도 13b는 도 12의 타이밍 다이어그램에 따라 메모리 셀에 데이터 "0"을 쓰기 위한 동작을 도시한다. 데이터 "0"을 쓰는 경우에도, 도 13a에서와 동일하게, 스캔 라인(VSCAN) 신호가 H, 콘트롤 라인(VCONTROL) 신호가 H, 리드 라인(VREAD) 신호가 L로 인가되며, 이에 따라 제1 패스 트랜지스터(111) 및 제2 패스 트랜지스터(112)가 턴 온(turn on)되며, 제3 패스 트랜지스터(113)는 턴 오프(turn off) 된다. 반면에, 강유전체 트랜지스터(110)에 데이터 "0"을 쓰기 위해서는, 도 6b에 도시된 강유전체 트랜지스터에 "0"을 쓰기 위한 조건과 같이, 아웃 라인(VOUT)과 레퍼런스 라인(VREF)에 동일한 하이 전압(H)을 인가하고, 프로그램 라인(Vprogram)에 데이터 "0"에 대응하는 로우 전압(L)을 인가한다. 여기서, 하이 전압(H)과 로우 전압(L)은 서로 상대적인 값이기 때문에, 도 6a에 도시된 강유전체 트랜지스터에 "0"을 쓰기 위한 조건과 같이, 아웃 라인(VOUT)과 레퍼런스 라인(VREF)에 동일한 0의 전압을 인가하고, 프로그램 라인(Vprogram)에 데이터 "0"에 대응하는 적절한 음의 전압을 인가하는 것이 가능하다. 도 12의 타이밍 다이어그램에서는 아웃 라인(VOUT)과 레퍼런스 라인(VREF)에 동일한 로우 전압(L)이 인가되고 있으므로, 프로그램 라인(Vprogram)에 적절한 음의 전압을 인가함으로써 데이터 "0"을 쓸 수 있다. 이 경우, 강유전체 트랜지스터(110)의 VGS, VGD는 동일한 음의 전압을 갖게 되어 전술한 바와 같이 "0"의 값을 정확히 프로그램하게 된다.
도 13c 및 도 13d는 도 12의 타이밍 다이어그램에 따라 메모리 셀에 데이터 쓰기 동작을 수행하지 않는 대기 동작을 도시한다. 도 13c 및 도 13d의 대기 동작의 경우 강유전체 트랜지스터(110)의 게이트, 소스, 드레인이 전부 동일한 전압으로 설정되어 강유전체에 걸리는 전계를 0으로 해줌으로써 이전에 프로그램된 데이터를 그대로 유지할 수 있다.
구체적으로 살펴보면, 도 13c는 도 13a에서와 같이 데이터 "1"을 프로그램한 이후의 대기 동작을 도시한다. 스캔 라인(VSCAN) 신호가 H, 콘트롤 라인(VCONTROL) 신호가 L, 리드 라인(VREAD) 신호가 H로 인가되며, 이에 따라 제1 패스 트랜지스터(111) 및 제3 패스 트랜지스터(113)가 턴 온(turn on)되며, 제2 패스 트랜지스터(112)는 턴 오프(turn off) 된다. 또한, 제3 패스 트랜지스터(113)가 온 상태에 있으므로, 강유전체 트랜지스터(110)의 게이트 전극 및 소스 전극이 서로 접속되고, 아웃 라인(VOUT)을 통해 인가된 로우 전압에 의해 강유전체 트랜지스터(110)의 게이트 전극 및 소스 전극에 동일한 로우 전압이 인가된다. 또한, 레퍼런스 라인(VREF)에는 로우 전압이 유지되고 있으므로, 강유전체 트랜지스터(110)의 게이트, 소스, 드레인 전극이 전부 동일한 로우 전압으로 설정되어 프로그램된 데이터 "1"을 유지할 수 있다.
이와 유사하게, 도 13d에서는 도 13b에서와 같이 데이터 "0"을 프로그램한 이후의 대기 동작을 도시한다. 도 13c의 대기 동작의 경우와 마찬가지로, 스캔 라인(VSCAN) 신호가 H, 콘트롤 라인(VCONTROL) 신호가 L, 리드 라인(VREAD) 신호가 H로 인가되며, 이에 따라 제1 패스 트랜지스터(111) 및 제3 패스 트랜지스터(113)가 턴 온(turn on)되며, 제2 패스 트랜지스터(112)는 턴 오프(turn off) 된다. 또한, 제3 패스 트랜지스터(113)가 온 상태에 있으므로, 강유전체 트랜지스터(110)의 게이트 전극 및 소스 전극이 서로 접속되고, 아웃 라인(VOUT)을 통해 인가된 하이 전압에 의해 강유전체 트랜지스터(110)의 게이트 전극 및 소스 전극에 동일한 하이 전압이 인가된다. 또한, 레퍼런스 라인(VREF)에는 하이 전압이 유지되고 있으므로, 강유전체 트랜지스터(110)의 게이트, 소스, 드레인 전극이 전부 동일한 하이 전압으로 설정되어 프로그램된 데이터 "0"을 유지할 수 있다.
도 13a, 도 13b, 도 13c 및 도 13d과 관련하여 살펴본 바와 같이, 본 발명에 의하면 콘트롤 라인(VCONTROL), 리드 라인(VREAD) 및 스캔 라인(VSCAN)에 의해 각각의 패스 트랜지스터(111,112,113)가 개별적으로 온/오프 제어되기 때문에, 데이터 쓰기 동작 및 대기 동작의 모든 구간에서 강유전체 트랜지스터(110)에서 플로팅되는 전극이 발생하지 않게 된다.
다시 도 10의 메모리 어레이 구조를 살펴보면, n개의 행과 n개의 열로 배열된 n × n 메모리 셀이 존재한다. 여기서, 각각의 행마다 그 행에 배열된 메모리 셀들을 제어하는 제어 라인, 즉 콘트롤 라인(VCONTROL), 리드 라인(VREAD) 및 스캔 라인(VSCAN)이 존재한다. 따라서, 상이한 행에 배열된 패스 트랜지스터들은 상이한 제어 라인들에 의해 개별적으로 제어됨으로써, 각 행에 대한 쓰기 동작이 독립적으로 제어될 수 있다.
도 12의 타이밍 다이어그램에서 도시된 바와 같이, 쓰기 동작이 수행되고 있는 하나의 행에 스캔 라인(VSCAN) 신호가 H, 콘트롤 라인(VCONTROL) 신호가 H, 리드 라인(VREAD) 신호가 L로 인가될 때, 대기 동작 상태인 다른 행들의 스캔 라인(VSCAN) 신호가 H, 콘트롤 라인(VCONTROL) 신호가 L, 리드 라인(VREAD) 신호가 H로 인가됨으로써, 프로그램 라인(Vprogram)의 신호가 하나의 행에만 인가될 수 있다. 그 후, 다음 행에 스캔 라인(VSCAN) 신호가 H, 콘트롤 라인(VCONTROL) 신호가 H, 리드 라인(VREAD) 신호가 L로 인가될 때, 쓰기 동작이 수행된 이전 행을 포함한 다른 행들은 스캔 라인(VSCAN) 신호가 H, 콘트롤 라인(VCONTROL) 신호가 L, 리드 라인(VREAD) 신호가 H로 인가됨으로써 대기 동작 상태를 유지하게 된다. 이러한 방법으로 한 행씩 쓰기 동작이 수행되고 나면 모든 행에 대한 쓰기 동작이 완료되고 전체 메모리 셀 어레이 중 원하는 메모리 셀에 개별적으로 원하는 정보를 기입할 수 있게 된다.
도 14는 본 발명의 일 실시예에 따른 읽기(READ) 동작에서의 각 라인의 입력 신호의 타이밍 다이어그램이다. 도 12에 도시된 쓰기 동작의 타이밍 다이어그램과 마찬가지로, 콘트롤 라인(VCONTROL), 리드 라인(VREAD) 및 스캔 라인(VSCAN)에 대해서 1행부터 n행까지 개별 신호가 입력됨으로써 각 행 별로 읽기 동작이 수행된다. 이하에서는, 도 14의 읽기 동작을 이해하기 위해 도 15a, 15b 및 15c를 참조하여 하나의 메모리 셀에서의 구체적인 읽기 동작을 살펴본다.
도 15a 및 도 15b는 각각 도 14의 타이밍 다이어그램에 따라 메모리 셀에 쓰여진 데이터 "1" 및 데이터 "0"을 읽기 위한 동작을 도시한다. 도 15a 및 도 15b에서 도시된 바와 같이, 레퍼런스 라인(VREF)에는 하이 전압을 인가하고, 스캔 라인(VSCAN) 신호가 H, 콘트롤 라인(VCONTROL) 신호가 L, 리드 라인(VREAD) 신호가 H로 인가되며, 이에 따라 제1 패스 트랜지스터(111) 및 제3 패스 트랜지스터(113)가 턴 온(turn on)되며, 제2 패스 트랜지스터(112)는 턴 오프(turn off) 된다. 이때, 강유전체 트랜지스터(110)가 데이터 "1"의 상태로 분극되어 있는 경우 강유전체 트랜지스터에 형성된 전계에 의해 아웃 라인(VOUT)을 통해 많은 양의 전류가 흐르게 된다. 따라서, 이와 같은 전류의 흐름에 따라 아웃 라인(VOUT) 측에 연결된 용량성 소자에 축적된 전하에 의해 발생된 일정 크기의 전압을 측정함으로써 메모리 셀에 쓰여진 데이터 "1"을 판독할 수 있다. 반대로, 강유전체 트랜지스터(110)가 데이터 "0"이 쓰여진 경우에는 강유전체 트랜지스터(110)에 형성된 전계가 0이기 때문에 아웃 라인(VOUT)을 통해 전류가 흐르지 않거나 매우 적은 양의 전류만이 흐르게 된다. 따라서, 아웃 라인(VOUT) 측에는 O 또는 매우 작은 크기의 전압이 측정됨으로써 메모리 셀에 쓰여진 데이터 "0"을 판독할 수 있다.
도 14의 타이밍 다이어그램에 도시된 바와 같이, 각 행의 읽기 동작이 수행된 후에는 아웃 라인(VOUT) 측의 전압이 로우(low)로 리셋(reset)이 된다. 아웃 라인(VOUT) 측의 전압이 리셋되지 않는 경우, 아웃 라인(VOUT) 측의 전압 이전 행의 정보를 유지하고 있기 때문에 다음 행의 읽기 동작 수행시 오동작을 일으킬 수 있기 때문이다.
도 15c는 도 14의 타이밍 다이어그램에 따라 메모리 셀에 데이터 읽기 동작을 수행하지 않는 대기 동작을 도시한다. 메모리 어레이 중 어느 한 행이 읽기 동작을 하는 동안 다른 행의 대기 동작 구간에서는, 도 15c와 같이 먼저 프로그램 라인(Vprogram)에 레퍼런스 라인(VREF) 측과 동일한 하이 전압이 인가되고 있으며, 스캔 라인(VSCAN) 신호가 L, 콘트롤 라인(VCONTROL) 신호가 H, 리드 라인(VREAD) 신호가 H로 인가된다. 제1 패스 트랜지스터(111)가 턴 오프 되어 있기 때문에 해당 셀과 아웃 라인(VOUT)과의 접속은 차단되어 있다. 또한, 제2 패스 트랜지스터(112) 및 제3 패스 트랜지스터(113)는 턴 온 되어 있으므로 강유전체 트랜지스터의 게이트, 소스, 드레인의 전압은 동일하게 하이 상태로 유지되어 강유전체의 분극에 영향을 주지 않게 된다. 따라서, 데이터의 읽기 동작 시에 대기 동작 구간에서 데이터를 안전하게 유지할 수 있다.
도 15a, 도 15b 및 도 15c와 관련하여 살펴본 바와 같이, 본 발명에 의하면 콘트롤 라인(VCONTROL), 리드 라인(VREAD) 및 스캔 라인(VSCAN)에 의해 각각의 패스 트랜지스터(111,112,113)가 개별적으로 온/오프 제어되기 때문에, 데이터 읽기 동작 및 대기 동작의 모든 구간에서 강유전체 트랜지스터(110)에서 플로팅되는 전극이 발생하지 않게 된다.
쓰기 동작에서와 마찬가지로, 전술한 방법을 통해 한 행씩 메모리 셀들의 읽기 동작이 이루어지며, 모든 행에 대한 읽기 동작이 완료되면 전체 메모리 셀 어레이에 대한 읽기 동작이 완료된다.
본원에서 전술한 특정 실시예들은 예시의 목적으로 설명된 것이므로, 본 발명은 상기 실시예들에 한정되지 않고, 본 발명의 기술적 사상 및 범주 내에서 실시예들에 대해 다양한 변경들이 행해질 수 있다.

Claims (18)

  1. 강유전체 트랜지스터;
    상기 강유전체 트랜지스터와 전기적으로 결합된 복수의 스위칭 소자; 및
    상기 복수의 스위칭 소자를 제어하기 위한 각각의 제어 신호를 각각의 스위칭 소자에게 전달하기 위한 복수의 제어 라인을 포함하고,
    상기 강유전체 트랜지스터의 각 전극이 플로팅(floating)되지 않도록, 상기 복수의 스위칭 소자가 상기 각각의 제어 신호에 기초하여 개별적으로 제어되도록 구성되는 것인, 메모리 셀.
  2. 제1항에 있어서,
    상기 복수의 스위칭 소자는 각각 상기 강유전체 트랜지스터의 적어도 하나의 전극과 접속되도록 구성된 패스 트랜지스터인 것인 메모리 셀.
  3. 제2항에 있어서,
    상기 복수의 스위칭 소자는 제1 스위칭 소자, 제2 스위칭 소자 및 제3 스위칭 소자를 포함하며,
    상기 제1 스위칭 소자는 상기 강유전체 트랜지스터의 소스 전극과 접속되고, 상기 제2 스위칭 소자는 상기 강유전체 트랜지스터의 게이트 전극과 접속되며, 상기 제3 스위칭 소자는 상기 강유전체 트랜지스터의 소스 전극과 게이트 전극 사이를 스위칭하며,
    상기 강유전체 트랜지스터의 드레인 전극으로는 레퍼런스 전압이 제공되는 메모리 셀.
  4. 제3항에 있어서,
    상기 복수의 제어 라인은 제1 제어 라인, 제2 제어 라인 및 제3 제어 라인을 포함하며,
    상기 제1 제어 라인, 제2 제어 라인 및 제3 제어 라인 각각은 상기 제1 스위칭 소자, 상기 제2 스위칭 소자 및 상기 제3 스위칭 소자 각각의 게이트 전극과 연결되어 상기 제1 스위칭 소자, 상기 제2 스위칭 소자 및 상기 제3 스위칭 소자 각각의 온(on)/오프(off) 동작을 제어하도록 구성되는 것인 메모리 셀.
  5. 제4항에 있어서,
    상기 메모리 셀은 제1 입출력 라인 및 제2 입출력 라인을 더 포함하며,
    상기 제1 스위칭 소자는 상기 소스 전극과 상기 제1 입출력 라인 사이의 접속을 스위칭하고, 상기 제2 스위칭 소자는 상기 게이트 전극과 상기 제2 입출력 라인 사이의 접속을 스위칭하며, 상기 제3 스위칭 소자는 상기 소스 전극과 상기 게이트 전극 사이의 접속을 스위칭하는 것인 메모리 셀.
  6. 제5항에 있어서,
    상기 메모리 셀은 상기 강유전체 트랜지스터의 상기 드레인 전극에 상기 레퍼런스 전압을 제공하기 위한 제3 입출력 라인을 더 포함하는 메모리 셀.
  7. 제6항에 있어서,
    상기 메모리 셀의 쓰기 동작 시에,
    상기 제1 스위칭 소자 및 상기 제2 스위칭 소자는 각각 상기 제1 제어 라인 및 상기 제2 제어 라인의 제어에 의해 온 상태가 되고, 상기 제3 스위칭 소자는 상기 제3 제어 라인의 제어에 의해 오프 상태가 되도록 구성되는 것인 메모리 셀.
  8. 제7항에 있어서,
    상기 메모리 셀에 1을 쓰기 위한 동작 시에,
    상기 제1 입출력 라인 및 상기 제3 입출력 라인에 로우(low) 신호가 인가되고, 상기 제2 입출력 라인에 하이(high) 신호가 인가되는 것인 메모리 셀.
  9. 제7항에 있어서,
    상기 메모리 셀에 0을 쓰기 위한 동작 시에,
    상기 제1 입출력 라인 및 상기 제3 입출력 라인에 하이(high) 신호가 인가되고, 상기 제2 입출력 라인에 로우(low) 신호가 인가되는 것인 메모리 셀.
  10. 제7항에 있어서,
    상기 메모리 셀에 0을 쓰기 위한 동작 시에,
    상기 제1 입출력 라인 및 상기 제3 입출력 라인에 0V의 신호가 인가되고, 상기 제2 입출력 라인에 미리 결정된 크기의 음의 전압이 인가되는 것인 메모리 셀.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 메모리 셀이 쓰기 동작을 하지 않는 대기 상태에 있을 때,
    상기 제1 스위칭 소자 및 상기 제3 스위칭 소자는 각각 상기 제1 제어 라인 및 상기 제3 제어 라인의 제어에 의해 온 상태가 되고, 상기 제2 스위칭 소자는 상기 제2 제어 라인의 제어에 의해 오프 상태가 되도록 구성되는 것인 메모리 셀.
  12. 제6항에 있어서,
    상기 메모리 셀의 읽기 동작 시에,
    상기 제1 스위칭 소자 및 상기 제3 스위칭 소자는 각각 상기 제1 제어 라인 및 상기 제3 제어 라인의 제어에 의해 온 상태가 되고, 상기 제2 스위칭 소자는 상기 제2 제어 라인의 제어에 의해 오프 상태가 되도록 구성되고, 상기 제3 입출력 라인에 하이(high) 신호가 인가되는 것인 메모리 셀.
  13. 제12항에 있어서, 상기 제1 입출력 라인에 흐르는 전류의 측정에 기초하여 상기 메모리 셀에 저장된 정보를 읽는 것인 메모리 셀.
  14. 제13항에 있어서, 상기 제1 입출력 라인에서 측정된 전류가 미리 결정된 기준값보다 큰 경우 상기 메모리 셀에 저장된 정보를 1로 읽고, 상기 제1 입출력 라인의 측정된 전류가 미리 결정된 기준값보다 작은 경우 상기 메모리 셀에 저장된 정보를 0으로 읽는 것인 메모리 셀.
  15. 제12항에 있어서, 상기 제1 입출력 라인에 용량성 소자가 연결되어 있으며, 상기 용량성 소자에 인가된 전압의 측정에 기초하여 상기 메모리 셀에 저장된 정보를 읽는 것인 메모리 셀.
  16. 제15항에 있어서, 상기 용량성 소자에서 측정된 전압이 미리 결정된 기준값보다 큰 경우 상기 메모리 셀에 저장된 정보를 1로 읽고, 상기 용량성 소자에서 측정된 전압이 미리 결정된 기준값보다 작은 경우 상기 메모리 셀에 저장된 정보를 0으로 읽는 것인 메모리 셀.
  17. 제12항에 있어서, 상기 메모리 셀에 저장된 정보의 읽기 동작이 수행된 후에 상기 제1 입출력 라인을 리셋(reset)하는 것인 메모리 셀.
  18. 복수의 행과 열로 배열된 복수의 메모리 셀을 포함한 메모리 장치로서,
    각각의 메모리 셀은,
    강유전체 트랜지스터;
    상기 강유전체 트랜지스터와 전기적으로 결합된 복수의 스위칭 소자; 및
    상기 복수의 스위칭 소자를 제어하기 위한 각각의 제어 신호를 각각의 스위칭 소자에게 전달하기 위한 복수의 제어 라인을 포함하고,
    상기 강유전체 트랜지스터의 각 전극이 플로팅(floating)되지 않도록, 상기 복수의 스위칭 소자가 상기 각각의 제어 신호에 기초하여 개별적으로 제어되도록 구성되며,
    각 행에 배열된 복수의 스위칭 소자는 각 행에 대응하는 복수의 제어 라인에 의해 제어되는 것인 메모리 장치.
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