KR100458699B1

KR100458699B1 - 반도체 기억장치, 정보기기, 및 반도체 기억장치의액세스기간 설정방법

Info

Publication number: KR100458699B1
Application number: KR10-2002-0036913A
Authority: KR
Inventors: 스미타니켄; 후쿠이하루야스
Original assignee: 샤프 가부시키가이샤
Priority date: 2001-06-28
Filing date: 2002-06-28
Publication date: 2004-12-03
Anticipated expiration: 2022-06-28
Also published as: US6785185B2; DE60207641D1; KR20030003092A; JP2003015954A; US20030002377A1; DE60207641T2; EP1271540A3; EP1271540A2; TW573249B; EP1271540B1

Abstract

본원의 반도체 기억장치는, 복수의 메모리소자를 포함하는 제1 및 제2 기억부; 및 외부 제어 지령에 따라, 상기 제1 및 제2 기억부 사이에 데이터전송 동작을 가능하게 하는 동시에, 상기 제1 및 제2 기억부의 적어도 하나에 대해 메모리동작을 가능하게 하는 메모리 제어부를 포함한다. 상기 제1 및 제2 기억부중 적어도 하나는 복수의 소 기억영역을 포함하고, 상기 메모리 제어부는, 상기 복수의 소 기억영역마다 독립적으로 또한 동시에 액세스동작이 행해질 수 있다.

Description

반도체 기억장치, 정보기기, 및 반도체 기억장치의 액세스기간 설정방법 {SEMICONDUCTOR MEMORY DEVICE, INFORMATION APPARATUS, AND METHOD FOR DETERMINING ACCESS PERIOD FOR SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 고속데이터전송이 실행되는 반도체 기억장치에 관한 것이다. 또한, 본 발명은 상기 반도체 기억장치를 사용한 정보기기 및 반도체 기억장치의 액세스기간 설정방법에 관한 것이다.

EEPROM(플래시 메모리)과 같은 반도체 기억장치는 SRAM(Static Random Access Memory)과 DRAM(Dynamic Random Access Memory)에 비해 데이터의 기입에 보다 긴 시간이 필요하다. 종래에는, 이러한 반도체 기억장치의 기입속도를 가속화하기 위해, 반도체 기억장치에 내장된 SRAM 등의 다른 타입의 메모리소자로 구성된 버퍼영역에 데이터가 우선 축적된 후, 상기 축적된 데이터가 반도체 기억장치(EEPROM 등)로 함께 전송된다.

이 방법은 다음의 결점을 갖는다. 예컨대, 버퍼영역은 단지 버퍼링 기능에 대해서만 사용되어, 상기 버퍼영역을 다른 용도로 사용하는 경우에는 큰 제한이 있다. 통상, 버퍼영역에 기입되는 데이터는 별도의 메모리에 미리 전개되기 때문에, 메모리의 사용효율이 낮다.

이러한 결점을 해결하기 위해, 본 발명자는 이전에 일본 공개특허공보제2000-176182호에, 고속기입이 가능한 메모리가 버퍼 없이 내장되어 있고, 또한 데이터 전송부가 고속기입이 가능한 메모리와 EEPROM 등의 비휘발성 반도체 기억소자 사이에 제공됨으로써, 기입속도와 메모리의 사용효율을 더욱 향상시킬 수 있는 반도체 기억장치를 개시했다.

이러한 디바이스에 의하면, 데이터가 통상의 태스크(task)에 사용되는 RAM으로부터 EEPROM 등에 전송될 수 있으므로, 이에 의해 기입 데이터가 미리 다른 영역에 전개되거나, 또는 버퍼에 데이터를 기입하기 위해 EEPROM 등이 별도로 제어되는 것이 불필요하다. 내장된 고속기입이 가능한 메모리를 시스템의 태스크 등에 사용하기 위해서는, 외부로부터의 메모리동작과 데이터 전송동작의 동시 실행이 필수적이다. 이를 위해, 고속기입이 가능한 메모리로서, 듀얼 포트 메모리가 사용되는 것이 바람직하다.

그러나, 듀얼 포트 메모리는 셀 면적의 큰 증가, 메모리소자의 특성 악화 등의 문제를 갖는다. 또한, 메모리용량이 증가됨에 따라 비용의 상승, 소자가 차지하는 면적의 증가, 성능의 감소 등의 불리함이 야기된다.

여기서 사용되는 용어 "외부(external) 메모리동작"은 데이터가 메모리의 외부에서 발해지는 메모리에 입력되거나 또는 메모리의 외부로 출력되도록 메모리가 메모리의 외부로부터 발해지는 지령에 의해 동작되는 것을 나타낸다.

여기서 사용되는 용어 "외부로부터 독출되는", "외부로부터 기입되는", "외부로부터 지시되는" 등에서의 "외부로부터(externally)"는 데이터 또는 지시가 메모리의 외부로부터 전송되거나 또는 메모리의 외부로 전송되도록 이러한 동작이 외부로부터 발해지는 지령에 의해 제어되는 것을 나타낸다.

도10은, 종래 반도체 기억장치의 주요부의 구성예를 도시하는 블록도이다. 상기 반도체 기억장치는, 기입속도가 빠른 메모리소자로 구성되는 종래 제1 메모리와 기입속도가 느린 메모리소자로 구성되는 종래 제2 메모리의 메모리동작, 및 상기 메모리 사이에서 데이터(메모리의 내용)를 전송하는 데이터 전송동작을 실행한다. 상기 반도체 기억장치를 도10을 참조하여 설명한다. 데이터 전송동작에서는, 데이터가 주로 기입속도가 빠른 메모리로부터 기입속도가 느린 메모리로 전송된다. 또한, 역방향의 데이터전송도, 외부의 제어장치 등의 부담을 감소시킬 수 있기 때문에 유용하다. 양 방향 사이의 데이터 전송동작에는 실질적으로 큰 차이가 없다. 여기서는, 단지 기입속도가 빠른 메모리로부터 기입속도가 느린 메모리로의 데이터 전송에 관해서만 설명한다.

도10에 도시된 바와 같이, 반도체 기억장치(490)는: 외부로부터 접속된 제어버스(401) 및 데이터버스(402); 외부 제어지시에 따라 각 부에 정보를 전달하는 스위칭회로(410)(MUX0); 데이터 전송동작 등을 제어하는 라이트 스테이트 머신(write state machine)(WSM)(460); 고속기입이 가능한 메모리소자로 구성된 SRAM 등의 메모리(430)(MEMl); WSM(460)에 의해 지시되는 메모리(430)의 제어와 외부로부터 지시되는 메모리(430)의 제어 사이를 스위칭하는 스위칭회로(420)(MUX1); 재기입 가능한(rewritable) 메모리소자로 구성된 플래시 메모리 등의 메모리(450)(MEM2); 및 WSM(460)에 의해 지시되는 메모리(450)의 제어와 외부로부터 지시되는 메모리(450)의 제어 사이를 스위칭하는 스위칭회로(440)(MUX2)를 포함한다.

제어정보는 어드레스버스를 포함하는 제어버스(401)와 데이터버스(402)를 통해 외부로부터 반도체 기억장치(490)로 입력된다. 제어정보가 메모리(430)에 대한 것이면, 스위칭회로(410)는 상기 제어정보를 제어버스(411)와 데이터 입력/출력버스(412)를 통해 스위칭회로(420)에 전달하기 위해 사용된다. 상기 제어정보가 메모리(450)에 대한 것이면, 제어정보는 제어버스(413)와 데이터 입력/출력버스(414)를 통해 스위칭회로(44O)로 전달된다. 또한, 제어정보가 데이터 전송동작에 관련된 것이면, 제어정보는 제어버스(415)와 데이터 입력/출력버스(416)를 통해 WSM(460)으로 전달된다.

단, 메모리(450)로의 기입 동작은, EEPROM에 기입하는 것과 같이 복잡한 제어가 요구되는 경우에 WSM(460)을 필요로 한다. 이 경우, 스위칭회로(410)는 데이터 전송동작과 같이 제어버스(415)와 데이터버스(416)를 통해 WSM(460)에 재기입 지시를 부여한다.

다음, 반도체 기억장치(490)의 구체적인 동작을 설명한다.

메모리(430)로부터의 데이터 독출이 외부로부터 실행될 때, 스위칭회로(410)는 메모리(430)로부터의 데이터를 독출하도록 제어버스(401)를 통해 지시된다. 제어버스(401)를 통해 수신된 제어정보가 메모리(430)로부터의 독출 동작을 지시하면, 스위칭회로(410)는 제어버스(411)를 통해 스위칭회로(420)에 독출지시를 부여하고, 스위칭회로(420)는 제어버스(421)를 통해 메모리(430)에 독출지시를 부여한다.

메모리(430)가 독출 동작을 행하도록 제어버스(421)를 통해 지시될 때, 메모리(430)는 대상으로 되는 메모리소자에 저장된 데이터를 독출하고, 상기 데이터를 데이터버스(422)를 통해 스위칭회로(420)로 출력한다. 스위칭회로(420)는 데이터버스(422)로부터 데이터를 수신하고, 상기 데이터를 데이터버스(412)를 통해 스위칭회로(410)로 전달한다.

스위칭회로(410)는 데이터버스(412)로부터 수신된 데이터를 데이터버스(402)를 통해 기억장치(490)의 외부로 출력한다. 상기한 일련의 동작에 의해 메모리(430)로부터의 독출이 외부로부터 가능해진다.

다음, 데이터가 외부로부터 메모리(430)에 기입되는 경우에 관해 설명한다. 제어버스(401)를 통해 스위칭회로(410)에 메모리(430)로의 기입지시가 전달된다. 기입되는 데이터는 데이터버스(402)를 통해 스위칭회로(410)에 입력된다.

제어버스(401)를 통해 수신된 제어정보가 메모리(430)로의 기입동작이면, 스위칭회로(410)는 제어버스(411)를 통해 스위칭회로(420)에 기입지시를 부여하여, 기입되는 데이터를 데이터버스(412)를 통해 스위칭회로(420)에 입력한다.

스위칭회로(420)는 제어버스(421)를 통해 메모리(430)에 기입지시를 부여하여, 기입되는 데이터를 데이터버스(422)를 통해 메모리(430)에 입력한다.

메모리(430)가 기입 동작을 행하도록 제어버스(421)를 통해 지시될 때, 데이터버스(422)를 통해 입력된 데이터는 대상으로 되는 메모리소자에 기입된다. 상기한 일련의 동작에 의해 외부로부터의 메모리(430)에 대한 기입동작을 실현할 수 있다.

단, 메모리(450)로부터의 데이터 독출을 외부로부터 행하는 동작은,메모리(430)로부터의 데이터 독출을 외부로부터 행할 때와 유사하므로, 여기서는 그 설명을 생략한다.

다음, 메모리(450)로의 데이터 기입을 외부로부터 행하는 경우에 관해 설명한다. 메모리(450)를 구성하는 메모리소자가 단순한 기입동작을 가능케 하면, 이러한 기입동작은 메모리(430)로의 기입 동작과 유사한 제어동작에 의해 실현될 수 있다. 그러나, 예컨대 EEPROM과 같이 복잡한 제어가 요구되는 메모리가 사용되면, WSM(460)이 기입동작을 제어하는데 필요하게 된다.

이러한 경우, 기입제어지시가 외부로부터 제어버스(401)를 통해 메모리(450)에 대하여 부여된다. 기입되는 데이터가 데이터버스(402)에 의해 지정되었을 때, 스위칭회로(410)는 기입제어동작을 행하도록 제어버스(415)와 데이터버스(416)를 통해 WSM(460)에 지시한다.

상기 기입제어지시는 제어버스(463)를 통해 스위칭회로(440)로 전달되어, 기입되는 데이터가 스위칭회로(410)로부터 직접 데이터버스(414)를 통해 메모리(450)에 입력되거나, 또는 기입되는 데이터가 데이터버스(416), 그 후 WSM(460), 그 후 데이터버스(464)를 통해 입력된다.

스위칭회로(440)는, 제어버스(441)를 사용해 메모리(450)로의 기입동작을 제어하여, 기입되는 데이터를 데이터버스(442)를 통해 메모리(450)에 입력한다.

WSM(460)이 사용되는 경우, 메모리(450)가 EEPROM과 같이 복잡한 제어동작을 요구하는 메모리이더라도, 상기한 일련의 동작에 의해 메모리(450)에 대한 기입동작을 가능케 한다.

다음, 메모리(430)로부터 메모리(450)로의 데이터 전송동작에 관해 설명한다. 데이터 전송동작은 데이터가 기입속도가 빠른 메모리로부터 기입속도가 느린 메모리로 전송되는 경우에 주로 필요하다. 이 경우에 관해 설명한다. 단, 기입속도가 느린 메모리로부터 기입속도가 빠른 메모리로의 데이터 전송기능은 외부제어장치의 부담을 경감시키기 위해 유용하며, 종래 기술에 의해 실현될 수 있다. 그에 대한 제어방법은 데이터가 기입속도가 빠른 메모리로부터 기입속도가 느린 메모리로 전송되는 경우와 유사하므로, 여기서는 그 설명을 생략한다.

데이터전송 동작지시(제어지령에 의한 제어지시)가 외부로부터 제어버스 (401)와 데이터버스(402)를 통해 스위칭회로(410)에 부여되면, 스위칭회로(410)는 WSM(460)에 제어버스(415)와 데이터버스(416)를 통해, 데이터전송 동작지시의 수신, 데이터가 전송되는 영역 등의 데이터전송에 필요한 정보를 전달한다.

WSM(460)이 메모리(430)로부터 메모리(450)로 데이터 전송동작을 행하도록 제어버스(415)와 데이터버스(416)를 통해 지시되면, 상기 WSM(460)은 메모리(430)로 전송되는 데이터의 독출을 제어버스(461)를 통해 스위칭회로(420)에 지시한다.

스위칭회로(420)는 제어버스(461)에 의해 지정된 메모리(430)로부터의 데이터를 제어버스(421)와 데이터버스(422)를 통해 독출하고, 상기 독출 데이터를 데이터버스(462)를 통해 WSM(460)에 전송한다.

스위칭회로(420)로부터 전송되는 데이터를 수신하는 WSM(460)은, 제어버스 (463)를 사용하여 메모리(450)로의 데이터 기입을 스위칭회로(440)에 지시한다.

기입되는 데이터는 데이터버스(464)를 통해 스위칭회로(440)에 전달된다. 스위칭회로(440)는 제어버스(441)와 데이터버스(442)를 사용하여 제어버스(463)와 데이터버스(464)를 통해 부여된 지시인 메모리(450)로의 기입 동작을 실행한다.

복수의 데이터 조각들이 전송될 때, WSM(460)은 대상으로 되는 모든 데이터에 대하여 상기한 데이터 전송동작을 실행함으로써, 데이터 전송동작을 완료한다.

여기서, WSM(460)에 의해 지정된 메모리(430)로부터의 독출 동작이 메모리(430)에 발해진 외부제어지령과 경합된 경우, 스위칭회로(420)는 제어지령정보의 경합을 판정하고, 판정신호(425)를 사용하여 제어지령정보의 경합을 WSM(460)에 알린다.

데이터 전송동작 중에 반도체 기억장치(490)가 메모리(430)로의 액세스를 허용하도록 지정되면, 메모리(430)에 대한 외부제어정보와 WSM(460)으로부터의 제어정보가 경합될 가능성이 있다. 이러한 경합이 발생되면, 스위칭회로(420)의 동작은 반도체 기억장치(490)의 사양에 따라 변경된다. 외부메모리동작이 데이터 전송동작보다 우선하도록 지정되면, 스위칭회로(420)는 제어버스(421)와 데이터버스(422)를 사용하여 메모리(430)를 제어하여, 예컨대 독출 동작이면 데이터버스(412)를 통해 스위칭회로(410)에 독출 데이터를 전달한다.

반대로, 데이터 전송동작이 외부 제어지령보다 우선한다고 하면, 제어정보에 있어서 경합이 발생될 때, 스위칭회로(420)는 제어버스(421)와 데이터버스(422)를 사용하여 데이터 전송동작(지정된 메모리(430)로의 액세스동작)을 실행하고, 외부 메모리동작의 캔슬을 판정신호(425)를 사용하여 WSM(460)에 전달한다. 이 상황에서는, 외부 액세스가 정상적으로 실행되지 않을 가능성이 있기 때문에, 제어가 정상적으로 완료됐는지 아닌지를 외부로부터 확인하는 수단이 필요하다. 이 경우, 상기 확인동작지시가 외부로부터 제어버스(415)와 데이터버스(416)를 통해 WSM(460)에 부여된다. 상기 WSM(460)은 제어버스(415)와 데이터버스(416)를 사용하여 판정신호(425)의 결과를 나타내는 내용을 스위칭회로(410)에 전달하고, 상기 내용은 데이터버스(402)를 통해 스위칭회로(410)로부터 기억장치(490)의 외부로 출력된다.

이와 달리, 메모리동작의 완료를 외부로부터 확인하는 다른 수단이 다음과 같이 실현되어도 좋다. 상기 판정신호(425)가 WSM(460)에 전달되는 것이 아니라, 대신 판정신호(425)가 스위칭회로(410)에 전달되고, 단지 스위칭회로(410)만이 외부로부터 메모리동작의 완료를 확인하기 위해 사용된다.

메모리(450)에 대한 제어지령은 외부 메모리동작과 WSM(460)으로부터의 데이터 전송동작이 독립하여 실행되도록 지정될 수 있다. 이러한 동작은 메모리(430)의 제어와 마찬가지이기 때문에, 여기서는 그 설명을 생략한다.

상기한 바와 같이, 종래 기술에서는, 데이터 전송동작과 외부 메모리동작이 독립하여 실행될 수 있다. 그러나, 데이터 전송동작이 외부 메모리동작보다 우선될 때, 외부 메모리동작이 일반적인 메모리에 비해 더욱 복잡하게 된다. 외부 메모리동작이 데이터 전송동작보다 우선될 때, 데이터 전송동작에 영향을 주고, 데이터 전송동작의 소요시간이 연장된다. 특히, 외부 메모리동작이 복잡한 경우, 또는 외부 메모리동작에 장시간이 걸리는 경우에는, 외부 메모리동작이 데이터 전송동작과 경합될 확률이 비약적으로 증가된다. 이러한 상황에서는, 데이터 전송동작이 크게영향을 받는다.

기입속도가 빠른 메모리와 기입속도가 느린 메모리 사이에서 데이터를 전송하는 기능을 갖는 종래 반도체 기억장치에서는, 기입속도가 빠른 메모리가 시스템의 워킹 메모리 등에 사용될 수 있다. 또한, 데이터 전송동작 중에, 기입속도가 느린 메모리로 전송되는 다음 데이터가 기입속도가 빠른 메모리의 별도의 영역에 일단 기억되면, 데이터 전송의 퍼포먼스의 향상을 기대할 수 있다.

기입속도가 빠른 메모리로서 대표적인 SRAM 및 DRAM에서는, 독출 및 기입이 거의 동등한 사이클에서 고속으로 실행된다. 상기 독출 및 기입은 특수한 상황을 제외하고는 디바이스의 상태에 관계없이 제어될 수 있다. 또한, 이 경우에는, 독출 또는 기입의 검증이 실행되지 않는다. 독출 또는 기입이 디바이스의 상태의 제약에 의해 실패할 가능성이 있으면, 상기 제어의 성부(success or failure)를 외부로 출력하여, 예컨대 외부의 제어장치가 상기 성부신호를 수신하고 표시하는 것이 필요하다.

이러한 번잡함을 피하기 위해, 기입속도가 빠른 메모리는, 데이터 전송동작이 실행중인지 아닌지에 관계없이 외부 메모리동작보다 종종 우선한다.

그러나, 외부 메모리동작 중에 데이터 전송동작을 중단하는 것은 데이터 전송속도의 저하를 야기할 수 있다. 특히, 외부 메모리동작이 빈번하거나 또는 하나의 제어동작(메모리동작)에 장시간이 걸리는 경우에는, 데이터 전송속도의 저하가 현저하게 된다.

이를 피하기 위해, 듀얼 포트 메모리가 데이터 전송 단부에서의 메모리로서사용될 수 있다. 그러나, 상기 듀얼 포트 메모리는 셀면적의 증가 등을 피할 수 없고, 또한 비용의 상승이나 또는 소자가 차지하는 면적의 증가 등으로 직결된다.

본 발명의 목적은 상기한 문제점들을 해결하는 것이다.

본 발명의 반도체기억장치는, 복수의 메모리소자를 포함하는 제1 및 제2기억부; 및 외부 제어 지령에 따라, 상기 제1 및 제2 기억부 사이에 데이터전송 동작을 가능하게 하는 동시에, 상기 제1 및 제2 기억부의 적어도 하나에 대해 메모리동작을 가능하게 하는 메모리 제어부를 반도체기억장치로서, 상기 제1 및 제2 기억부중 적어도 하나는 복수의 소 기억영역을 포함하고, 상기 메모리 제어부는, 상기 복수의 소 기억영역마다 독립적으로, 동시에 액세스동작이 행해질 수 있다. 이에 의해 상기 목적이 달성된다. 본원에 사용된 액세스 동작은 독출 동작, 기입 동작, 베리파이 동작 등은 물론, 데이터 전송에 있어서 메모리에 대한 기입 및 독출동작을 포함한다.

본 발명의 1 실시예에 있어서, 상기 메모리 제어부는, 다른 소 기억영역이 메모리 동작에 사용되는 동안 하나의 소 기억영역이 데이터전송 동작을 위해 사용되고, 및/또는 다른 소 기억영역이 다른 메모리 동작을 위해 별도로 사용되는 동안 하나의 소 기억영역이 메모리 동작을 위해 사용되도록 복수의 소 기억영역을 제어하며, 이에 의해 데이터 전송 동작과 메모리동작 및/또는 메모리 동작들이 동시에 실행된다.

본 발명의 1 실시예에 있어서, 상기 제1 및 제2 기억부는 서로 다른 메모리소자를 포함하고, 고속 기입부를 갖는 상기 제1 및 제2 기억부중 하나는 복수의 소 기억영역을 포함한다.

본 발명의 1 실시예에 있어서, 상기 메모리 제어부는, 상기 제1 및 제2 기억부중 적어도 하나에 대한 액세스 기간을 액세스동작마다 필요 최소한으로 제한하는 액세스 동작부, 및 상기 액세스 동작부에 의해 제한된 액세스 기간내에 소정의 메모리 데이터를 기억하는 제3 기억부를 갖는다.

본 발명의 다른 관점에 의한 반도체기억장치는, 복수의 메모리소자를 포함하는 제1 및 제2기억부; 및 외부 제어 지령에 따라, 상기 제1 및 제2 기억부 사이에 데이터전송 동작을 가능하게 하는 동시에, 상기 제1 및 제2 기억부의 적어도 하나에 대해 메모리동작을 가능하게 하는 메모리 제어부를 포함하며, 상기 메모리 제어부는, 상기 제1 및 제2 기억부중 적어도 하나에 대한 액세스 기간을 액세스동작마다 필요 최소한으로 제한하는 액세스 동작부를 갖는다. 이에 의해, 상기 목적이 달성된다.

본 발명의 1 실시예에 있어서, 액세스의 완료시 액세스 완료 신호를 생성하기 위한 액세스 완료신호 생성부를 더 포함하고, 상기 액세스 동작은 액세스 완료신호를 받고 액세스 허용 신호에 의해 개시된 액세스 기간을 종료하며, 이에 의해, 상기 목적이 달성된다.

본 발명의 1 실시예에 있어서, 상기 메모리 제어부는, 상기 액세스 동작부에 의해 제한된 액세스 기간내에 소정의 메모리 데이터를 기억하는 제3 기억부를 갖고, 또한 상기 메모리 제어부는, 상기 제1 및 제2 기억부중 적어도 하나로부터 데이터가 독출시 상기 액세스 동작부에 의해 제한된 액세스 기간내에 데이터 독출 동작을 행하고, 그 독출 데이터를 제3 기억부에 기억한다. 따라서, 예컨대, 고속 기입 속도 메모리에 요구되는 독출동작에 의해 독출되는 데이터가 래치되어, 고속 기입 속도 메모리의 동작을 효율적으로 행할 수 있도록 한다.

본 발명의 1 실시예에 있어서, 상기 제1 및 제2 기억부에 포함된 메모리 소자들은 서로 다른 타입들이고, 상기 메모리 제어부는 기입 속도가 빠른 상기 제1 및 제2 기억부중 하나로부터 데이터를 독출한다.

본 발명의 1 실시예에 있어서, 상기 메모리 제어부는, 상기 액세스 동작에 의해 제한된 액세스 기간내에 상기 제1 및 제2 기억부중 적어도 하나에 대해 데이터를 기입한다.

본 발명의 1 실시예에 있어서, 상기 반도체 기억장치는 단일 반도체칩상에 집적된다.

본 발명의 다른 관점에 의하면, 상기 반도체 기억장치를 데이터 전송 동작 및 메모리 동작중 적어도 하나를 행하기 위해 사용하거나, 또는 액세스 기간내에 적어도 두 개의 메모리 동작을 행하는 정보 기기가 제공된다.

본 발명의 다른 관점에 의하면, 반도체 기억장치의 액세스기간 설정방법이 제공된다. 액세스의 완료시, 액세스 완료 신호가 생성되고, 액세스 완료 신호의 수신시, 액세스 허용 신호에 의해 개시되는 액세스가 종료된다.

이하, 본 발명의 작용에 관해 설명한다. 기입속도가 빠른 제1 및 제2기억부중 하나를, 독립적으로 메모리동작 및 데이터전송동작이 실행되는 복수의 소 기억영역으로 구성한다. 본 발명은, 일방의 영역이 데이터전송을 위해 사용되는 동안 다른 영역이 외부 액세스동작과 별도로 행해지는 영역에 대해 메모리 동작을 동시에 가능케 하는 메모리 제어부를 구비한다. 따라서, 외부로부터의 제어 지령에 의한 메모리동작과 별도의 제어 지령에 의한 데이터 전송 동작을 병행하여 동시에 실행하는 것이 가능해진다. 또한, 외부로부터의 별도의 제어 지령에 의한 각 메모리동작을 병행하여 동시에 실행하는 것이 가능하다.

또한, 메모리 제어부가, 실제로 메모리어레이가 활성화하는 기간으로 액세스 기간을 한정함으로써, 메모리동작 및 데이터전송동작, 또는 별도의 메모리동작을, 액세스동작마다 필요한 최소한으로 한정된 액세스기간에 효율적으로 행하는 것이 가능해진다. 따라서, 예컨대, 독출 동작에 따라 기입속도가 빠른 메모리로부터 독출된 데이터를 래치하여 고속 기입 메모리를 효율적으로 동작시킬 수 있다.

또한, 고속 기입 영역이 독립적으로 동작될 수 있는 복수의 영역을 구비하는 부분 및 고속 기입 메모리부에서의 메모리 어레이가 활성화되도록 기간을 한정하기 위한 부분이 필요 최소한으로, 동시에 사용되면, 액세스 동작을 더욱 효율적으로 행할 수 있다.

상기 어느 경우에도, 외부에서의 메모리동작과 데이터 전송동작이 경합하는 확률을 감소시킬 수 있어, 외부에서의 메모리동작을 우선적으로 처리하면서 데이터전송동작의 속도저하를 억제하거나 또는, 데이터전송동작을 우선적으로 처리하면서 외부로부터의 메모리동작이 방해되는 확률을 감소시킬 수 있다.

따라서, 본 발명은 외부 메모리 동작과 데이터 전송 동작간의 경합 가능성을감소시킬 수 있는 반도체 기억장치와, 이 반도체 기억장치를 사용한 정보 기기, 및 이 반도체 기억장치에 대한 액세스 기간을 설정하는 방법을 제공한다.

첨부 도면을 참조한 다음의 상세한 설명으로부터 당업자들에게, 본 발명의 여러 장점은 명백히 이해될 것이다.

도1은 본 발명의 실시예 1에 따른 반도체 기억장치의 주요부의 구성예를 도시하는 블록도이다.

도2는 본 발명의 실시예 2에 따른 반도체 기억장치의 주요부의 구성예를 도시하는 블록도이다.

도3은 도2의 제어회로의 특정 구성예를 도시하는 회로도이다.

도4는 도3의 제어회로의 입력단자와 출력단자에서의 신호파형도이다.

도5는 도3의 제어회로와는 상이한 다른 특정 구성예를 도시하는 회로도이다.

도6은 도5의 제어회로의 입력단자와 출력단자에서의 신호파형도이다.

도7a 및 도7b는 디스에이블신호 CE#와 내부전송신호가 중복되는 경우의 내부활성화신호의 상태를 도시하는 타이밍챠트이다.

도7c는 제1 메모리동작이 행해지는 동안, 제2 메모리동작이 복수회 실행되는 경우의 내부활성화신호의 상태를 나타내는 타이밍챠트이다.

도8은 본 발명의 실시예 3에 따른 반도체 기억장치의 주요부의 구성예를 도시하는 블록도이다.

도9는 본 발명의 반도체 기억장치가 적용된 정보기기의 기본구성을 도시하는 블록도이다.

도10은 종래 반도체 기억장치의 주요부의 구성예를 도시하는 블록도이다.

이하, 첨부 도면을 참조하여 설명되는 실시예에 의해 본 발명을 설명한다.

(실시예 1)

도1은 본 발명의 실시예 1에 따른 반도체 기억장치의 주요부의 구성예를 도시하는 블록도이다. 단, 도1은 본 발명의 반도체 기억장치 중 본 발명을 설명하기 위해 필요한 부분만을 도시한다. 도1에 도시된 반도체 기억장치(190)의 구성은 본 발명의 반도체 기억장치의 구성의 일례이다. 예컨대, 데이터버스의 적어도 일부가 데이터 입력버스와 데이터 출력버스로 분할되어도 좋고, 데이터버스를 통과한 데이터의 내용이 제어 신호로서 이용되어도 좋고, 데이터가 전송동작 중에 라이트 스테이트 머신(이하, WSM이라고 함)의 필요 없이 전송되어도 좋으며, 기타 등등의 다른 구성도 가능하다. 본 발명의 실시예 1은 도1의 구성에 한정되지 않는다. 반도체 기억장치(190)의 구체적인 동작 중에서, 종래 반도체 기억장치(490)에서 설명된 것과 상이한 동작에 관해 주로 설명한다.

도1에서, 본 발명의 반도체 기억장치(190)는 기입속도가 빠른 제1 기억부로서의 메모리 블록(130,131), 기입속도가 느린 제2 기억부로서의 메모리 블록(150), 및 메모리 제어부(스위칭회로(110,120,140), WSM(160) 및 그 사이의 제어버스 및데이터버스)를 포함한다. 메모리 제어부는 외부 액세스동작에 기초하여 메모리 블록(130,131) 중 하나와 메모리 블록(150) 사이에서 데이터 전송동작을 실행할 수 있다. 또한, 메모리 제어부는 메모리 블록(130,131) 중 그 이외의 것에 대하여 독출, 기입 및 소거 동작 등과 같은 메모리동작을 행한다. 여기서, 메모리 제어부는 예컨대 데이터 전송동작(또는 데이터 독출 동작)을 위한 메모리 블록(130) 및 메모리동작(즉, 독출 또는 기입)을 위한 메모리 블록(131)을 사용함으로써 데이터 전송동작과 메모리동작을 동시에 실행할 수 있다.

이하, 본 발명의 반도체 기억장치(190)를 보다 상세하게 설명한다.

스위칭회로(120)가 외부로부터 기입속도가 빠른 메모리(메모리 블록(130, 131))로의 액세스동작을 행하도록 제어버스(111)를 통하여 스위칭회로(110)에 의해 지시되면, 제어버스(111)에 포함되는 어드레스버스의 어드레스 신호에 기초하여, 스위칭회로(120)는 액세스동작에 의해 지정되는 메모리소자가 메모리 블록(130) 또는 메모리 블록(131)에 포함되는지 아닌지를 판정한다. 액세스동작이 메모리 블록(130)에 대한 것이면, 제어버스(121) 및 데이터버스(122)를 사용하여 액세스동작의 내용이 액세스동작에 의해 지정되는 메모리소자에 대해 실행된다. 액세스동작이 메모리 블록(131)에 대한 것이면, 제어버스(123) 및 데이터버스(124)를 사용하여 제어 지령의 내용이 액세스동작에 의해 지정되는 메모리소자에 대해 실행된다.

지정된 액세스동작이 독출 동작(메모리동작)이면, 독출 데이터가 데이터버스 (112)를 통해 스위칭회로(120)로부터 스위칭회로(110)로 전달되어, 스위칭회로 (110)가 데이터버스(102)를 통해 상기 독출 데이터를 외부로 출력한다. 따라서, 기입속도가 빠른 메모리(메모리 블록(130,131))로의 액세스동작이 외부로부터 실행될 수 있다.

다음, 데이터 전송동작 중에, 스위칭회로(120)가 기입속도가 빠른 메모리로의 액세스동작을 행하도록 제어 신호(161)에 의해 지시되면, 제어버스(161)에 포함된 어드레스버스의 어드레스 신호에 기초하여, 스위칭회로(120)는 액세스동작에 의해 지정되는 메모리소자가 메모리 블록(130) 또는 메모리 블록(131)에 포함되는지를 판정한다.

액세스동작이 메모리 블록(130)에 대한 것이면, 제어버스(121) 및 데이터버스(122)를 사용하여, 액세스동작에 의해 지정되는 메모리소자에 대해 상기 지정된 동작이 실행된다. 액세스동작이 메모리 블록(131)에 대한 것이면, 제어버스(123) 및 데이터버스(124)를 사용하여, 액세스동작에 의해 지정되는 메모리소자에 대해 상기 지정된 동작이 실행된다.

지정된 액세스동작이 독출 동작이면, 독출 데이터가 스위칭회로(120)로부터 데이터버스(162)를 통해 WSM(160)으로 전달된다. 따라서, 기입속도가 빠른 메모리로의 액세스동작이 데이터 전송동작 중에 실행될 수 있다.

메모리 블록(130,131)은 독립적으로 동작될 수 있다. 따라서, 상기 메모리 중 임의의 것(예컨대, 메모리 블록(130))이 데이터 전송동작 중에 WSM(160)에 의해 액세스동작을 받는 동안, 그 이외의 메모리(예컨대, 메모리 블록(131))는 제어버스(101) 및 데이터버스(102)를 사용하여 외부 액세스동작을 받을 수 있다.

메모리 블록(130,131) 중 임의의 것에 대한 액세스동작(데이터 전송동작, 독출 동작 등) 사이에 경합이 발생하면, 상기 액세스동작은 종래 반도체 기억장치 (490)에서 메모리(430)로의 액세스동작이 경합할 때와 마찬가지로 동시에 실행될 수 없다. 그러나, 스위칭회로(120)는 제어버스(121) 및 데이터버스(122)(메모리 블록(130)), 또는 제어버스(123) 및 데이터버스(124)(메모리 블록(131))를 사용하여, 높은 우선도(優先度)를 갖는 제어 지령(예컨대, 데이터 전송동작 또는 메모리동작)을 실행하고, 낮은 우선도를 갖는 동작이 정상적으로 완료되지 않을 가능성이 있는 판정 신호(125)를 사용하여 WSM(160)으로 전달한다.

상기한 바와 같이, 실시예 1의 반도체 기억장치(190)에서는, 예컨대 메모리 블록(130)이 데이터 전송동작을 위해 사용되는 동안 메모리 블록(131)에는 외부 액세스동작(메모리동작)이 실시된다. 따라서, 예컨대 데이터 전송동작에 영향을 미치지 않고 기입속도가 빠른 메모리가 워킹 메모리로서 사용될 수 있다. 또한, 데이터 전송동작과 함께 기입속도가 빠른 메모리로 전송되는 다음 데이터를 기입함으로써, 이전 데이터 전송동작이 완료된 직후에 반도체 기억장치가 다음 데이터 전송동작을 쉽게 개시할 수 있다.

상기한 바와 같이, 2개의 메모리 영역(메모리 블록(130,131) 및 메모리 블록(150)) 사이에서 데이터를 전송하는 기능을 갖는 반도체 기억장치에서는, 장치의 범용적인 사용 이외에, 기입속도가 빠른 메모리(메모리 블록(130,131))에 대한 보다 효율적인 액세스동작 및 기입속도가 느린 메모리(메모리 블록(150))에 대한 보다 효율적인 데이터 저장이 실현될 수 있다.

실시예 1에서, 제1 기억부는 복수의 독립적으로 조작 가능한 영역(메모리 블록(130,131))을 포함하는 기입속도가 빠른 메모리이다. 단, 제2 기억부, 즉 기입속도가 느린 메모리(메모리 블록(150))는 유사한 구성을 가져도 좋다. 이러한 구성에 의하면, 데이터 전송동작에 영향을 미치지 않고, 기입속도가 느린 메모리로의 외부 메모리동작, 즉 독출 및 기입 중 적어도 하나가 실행될 수 있다.

실시예 1에서, 기입속도가 빠른 제1 기억부는 2개의 소 메모리 영역, 즉 독립적으로 동작될 수 있는 메모리 블록(130,131)으로 분할되지만, 3개 이상의 메모리 블록으로 분할되어도 좋다.

(실시예 2)

도2는 본 발명의 실시예 2에 따른 반도체 기억장치의 주요부의 구성예를 도시하는 블록도이다. 단, 도2는 본 발명의 반도체 기억장치 중 본 발명을 설명하기 위해 필요한 부분만을 도시한다. 도2에 도시된 반도체 기억장치(290)의 구성은 본 발명의 반도체 기억장치의 일 구성례이다. 본 발명의 실시에 2는 도2의 구성에 한정되지 않는다. 반도체 기억장치(290)의 구체적인 동작 중에서, 종래 반도체 기억장치(490)에서 설명된 것과 상이한 동작에 관해 주로 설명한다.

도2에서, 본 발명의 반도체 기억장치(290)는 기입속도가 빠른 제1 기억부로서의 메모리 블록(230), 기입속도가 느린 제2 기억부로서의 메모리 블록(250), 및 메모리 제어부를 포함한다. 메모리 제어부는 외부 제어 지령에 기초하여 메모리 블록(230)과 메모리 블록(250) 사이에서 데이터 전송동작을 실행할 수 있다. 또한, 메모리 제어부는 메모리 블록(230)에 대해 독출, 기입, 소거 동작 등의 메모리동작을 실행한다.

메모리 제어부는 스위칭회로(210,220,240), WSM(260), 및 그 사이의 제어버스 및 데이터버스를 포함한다. 메모리 제어부는 지연 등의 타이밍을 제어하는 시간설정부로서의 제어회로(270), 스위칭회로(220)와 스위칭회로(210) 사이의 제3 기억부로서의 데이터 래치회로(271), 지연 등의 타이밍을 제어하는 시간설정부로서의 제어회로(272), 및 스위칭회로(220)와 WSM(260) 사이의 제3 기억부로서의 데이터 래치회로(273)를 더 포함한다. 메모리 제어 부가 메모리 블록(230)으로의 액세스동작을 행하도록 지시되었을 때, 액세스동작은 임의의 기간(각 액세스동작마다 필요한 최소치로 제한된 액세스기간)이 경과된 후에 내부적으로 종료된다. 다음 액세스동작이 연속적으로 뒤따르는 경우에도, 본 발명에서는 다음 액세스동작이 실행될 수 있다. 이를 위해, 주변회로를 사용하여, 다음 액세스동작이 의사적으로 이전 액세스동작에 계속되도록 하는 방식으로 반도체 기억장치(290)가 행동할 수 있도록 한다.

이하, 본 발명의 독특한 특징인 제어회로(270 또는 272)의 구체예를 설명한다.

도3은 도2의 제어회로(270 또는 272)의 구체적인 구성예를 도시하는 회로도이다. 도4는 도3의 제어회로의 입력 및 출력 단자에서의 신호 파형을 도시하는 도면이다. 도3 및 도4에 도시된 바와 같이, 제어회로(270 또는 272)는 외부 또는 WSM(260)으로부터의 디스에이블신호 CE#(즉, 메모리가 로우 레벨에서 인에이블됨)의 하강에 동기하여, 소정의 기간동안 하이 레벨로 유지되는 내부활성화신호를 출력한다. 상기 내부활성화신호가 하이 레벨로 유지되는 소정의 기간(지연 시간: 필요한 액세스기간의 최소치)은 회로에 포함되는 트랜지스터의 지연에 의해 결정된다. 따라서, 트랜지스터의 지연은 메모리에 대한 액세스동작의 완료를 위해 충분한 기간(액세스기간은 각 액세스동작마다 필요한 최소치로 제한됨)이 확보될 수 있도록 조정되어야 한다. 단, 외부 디스에이블신호 CE#는 스위칭회로(210)로부터 제어회로(270)로 전송되고, WSM(260)으로부터의 디스에이블신호 CE#는 WSM(260)으로부터 제어회로(272)로 전송된다.

단, 도2의 제어회로(270 또는 272)의 별도의 예를 도5 및 도6을 참조하여 설명한다. 여기서, 액세스기간은 다음과 같이 설정된다. 액세스가 완료되면, 액세스 완료신호가 생성된다. 액세스 완료신호가 수신되면, 액세스 허용신호에 의해 개시되어 있는 액세스기간이 종료된다. 이 경우, 액세스 완료신호 생성부는 메모리 블록(230)(적어도 제1 기억부와 제2 기억부 중 하나) 또는 스위칭회로(220)에 제공되어도 좋다. 메모리 블록(230)의 활성화 상태를 모니터함으로써 액세스 완료신호가 생성되어도 좋다.

도5는 도3의 제어회로의 구성과는 상이한 별도의 구체적인 구성예를 도시하는 회로도이다. 도6은 도5의 제어회로의 입력 및 출력 단자에서의 신호 파형을 도시하는 도면이다. 도5에 도시된 회로를 갖는 제어회로 270 또는 272는 제어회로 270A 또는 272A라고 칭한다. 도5 및 도6에 도시된 바와 같이, 제어회로(270A 또는 272A)는, 외부 또는 WSM(260)으로부터의 액세스 허용신호로서의 디스에이블신호 CE#(즉, 메모리는 로우 레벨에서 인에이블됨)의 하강에 동기하여 상승하고(하이 레벨로 되고), 디스에이블신호 CE#의 하강에 동기하여 상승되어 있는 내부 메모리의 스탠바이 신호의 상승에 동기하여 하강하는 내부활성화신호를 출력한다. 내부 인에이블신호가 하이 레벨로 되면, 내부 메모리로의 액세스가 개시되고, 동시에 스탠바이 신호는 하강된다. 액세스가 완료되면, 스탠바이 신호가 상승된다. 단, 외부 디스에이블신호 CE#는 스위칭회로(210)로부터 제어회로(270)로 전송되고, WSM(260)으로부터의 디스에이블신호 CE#는 WSM(260)으로부터 제어회로(272)로 전송된다. 내부 메모리의 스탠바이 신호는 메모리 블록(230)으로부터 스위칭회로(220)로 전송된 후, 임의의 제어회로(270A,272A)로 전송된다. 상기 스탠바이 신호는 액세스 완료신호로서 사용된다.

도3의 상기 제어회로(270 또는 272)에서는, 액세스가 확실히 완료되는 기간을 확보하기 위해 지연을 사용하는 것이 필요하다. 따라서, 충분한 마진을 확보하기 위해, 액세스 타임에 대하여 충분한 기간(각 액세스동작마다 필요한 최소치로 제한된 액세스기간)을 활성화시킬 필요가 있다. 그러나, 도5의 제어회로(270A 또는 272A)에서는, 내부의 메모리가 활성화되는 기간(각 액세스동작마다 필요한 최소치로 제한된 액세스기간)을 최소치로 더욱 축소시킬 수 있으므로, 이에 의해 데이터 전송의 효율성을 보다 향상시킬 수 있다. 단, 도3의 회로와는 상이하게, 반전되는 회로의 후단측에서 도5에 도시된 지연 회로가 플립플롭(도5의 회로의 우측 단부의 2개의 NOR 게이트 회로)에 대해 필요한 시간을 생성하는 것이 충분하다.

이하, 본 발명의 반도체 기억장치(290)를 보다 상세하게 설명한다.

메모리 블록(230)으로부터의 데이터 독출 동작이 외부로부터 실행될 때, 스위칭회로(210)는 제어버스(201)를 통해 메모리 블록(230)으로부터 데이터의 독출이지시된다.

상기 지정된 데이터 독출 동작이 메모리 블록(230)에 대한 것이면, 스위칭회로(210)는 제어회로(270)에 독출 동작을 행하도록 제어버스(211)를 통해 지시한다.

제어회로(270)는 제어버스(282)를 통해 스위칭회로(220)에 메모리 블록(230)으로부터의 독출 동작을 행하도록 지시하고, 데이터 래치제어신호(281)를 데이터 래치회로(271)에 출력한다.

스위칭회로(220)가 제어회로(270)에 의해 제어버스(282)로부터 독출 동작을 행하도록 지시되면, 스위칭회로(220)는 메모리 블록(230)에 데이터 독출 동작을 행하도록 제어버스(221)를 통해 지시하고, 상기 메모리 블록(230)으로부터의 독출 데이터를 데이터버스(222)를 통해 수신하고, 상기 독출 데이터를 데이터버스(283)를 통해 데이터 래치회로(271)로 전송한다.

데이터 래치회로(271)는 제어회로(270)에 의해 생성되는 데이터 래치 신호(281)를 사용하여 제어된다. 독출 동작이 외부로부터 실행되면, 독출 데이터는 데이터버스(212)를 통해 스위칭회로(210)로 전송된다. 독출 동작의 개시로부터 소정의 기간이 경과된 후, 데이터버스(283)로부터 전달된 데이터가 래치된다. 래치된 데이터는 적어도 외부 독출 동작이 종료될 때까지는 데이터버스(212)를 통해 스위칭회로(210)로 전송된다. 스위칭회로(210)는 상기 수신된 데이터를 데이터버스 (202)를 통해 외부로 출력한다.

상기한 일련의 동작들은 메모리 블록(230)으로부터의 데이터 독출 동작을 가능하게 한다. 이 독출 동작에서, 메모리 블록(230)의 활성화 후에 데이터가 실제로독출되는 기간은 상기 독출의 개시로부터 소정의 기간(각 액세스동작마다 필요한 최소치로 제한된 액세스기간)이다. 이러한 기간이 경과된 후, 메모리 블록(230)으로부터의 독출 동작이 종료되고, 상기 제어버스(221) 및 데이터버스(222)가 해방된다.

단, 메모리 블록(230)이 비활성화된 후, 데이터 래치회로(271)는 독출 데이터를 래치하고, 스위칭회로(210)는 외부 독출이 계속되는 동안 상기 독출 데이터를 수신하고, 외부에 데이터를 출력한다. 따라서, 반도체 기억장치(290)가 독출 동작을 행하도록 외부로부터 지시되는 동안, 외부에서는 항상 데이터 독출이 실행되는 것과 같은 상태로 되어 있다.

이 동작에 의해, 기억장치(290)가 장시간동안 독출 제어 동작을 행하도록 외부로부터 지시되는 경우에도, 독출 속도가 빠른 메모리 블록(230)을 활성화시키는 기간을 실제로 축소시키고 제한시킬 수 있다. 따라서, WSM(260)으로부터의 액세스동작과 데이터 전송동작 사이에 경합이 발생할 확률이 감소될 수 있다.

이하, 독출 동작을 포함하는 메모리동작과 데이터 전송동작 사이의 통상의 경합 가능성, 또는 메모리동작 사이의 통상의 경합 가능성을 감소시키는 본 발명의 효과를 설명한다.

도7a 및 도7b에 도시된 바와 같이, 디스에이블신호 CE#(메모리동작) 및 내부전송신호(데이터 전송동작)가 경합될 때, 또는 도7c에 도시된 바와 같이 메모리동작(외부 조작 및 WSM) 중 하나가 행해지는 동안 그 이외의 메모리동작이 복수회 실행될 때, 디스에이블신호 CE#가 로우 레벨 기간(인에이블신호 CE의 하이 레벨 기간)으로 되더라도, 예컨대 디스에이블신호 CE#에 대한 내부활성화신호 및 내부전송신호(디스에이블신호 CE#와 유사하게, 액세스를 필요로 하는 기간동안 LOW 레벨로 됨)에 대한 내부활성화신호가 메모리 블록(230)을 시계열적으로 연속하여 활성화하기 위해 사용되어, 메모리 블록(230)에 대해 액세스동작을 실행할 수 있다. 이 경우, 종래에는, 디스에이블신호 CE#와 내부전송신호가 경합되는 기간동안 내부활성화신호가 활성화(하이 레벨)될 수 없다. 본 발명에서는, 상기한 바와 같이 디스에이블신호 CE#와 내부전송신호가 경합되는 경우에도, 내부활성화신호가 활성화(하이 레벨)될 수 있으므로, 이에 의해 상기 경합 확률을 감소시킬 수 있다.

이 경우, 외부 디스에이블신호 CE#가 스위칭회로(210)로부터 제어회로(270)로 전송되고, WSM(260)으로부터의 디스에이블신호 CE#는 WSM(260)으로부터 제어회로(272)로 전송된다. 또한, 내부전송신호는 WSM(260)으로부터 제어회로(272)를 통해 스위칭회로(220)로 전송된다. 내부활성화신호는 디스에이블신호 CE#과 내부전송신호 중 임의의 것에 의해 상승되고, 소정의 기간이 경과된 후(또는 메모리 블록(230)으로부터 도6의 스탠바이 신호의 에지에 의해) 내부활성화신호가 하강됨으로써, 액세스기간이 각 액세스동작마다 필요한 최소치로 제한된다. 이하, 도7a 내지 도7c 각각을 구체적으로 설명한다.

도7a에 도시된 바와 같이, 디스에이블신호 CE#이 내부전송신호보다 선행되지만 중복될 때, 내부활성화신호는 디스에이블신호 CE#의 하강(메모리동작)에 동기하여 소정의 기간동안 상승되고, 상기 내부활성화신호는 내부전송신호(데이터 전송동작)의 하강에 동기하여 상승된다. 디스에이블신호 CE#과 내부전송신호 사이의 시간갭인 기간 T1이 내부활성화신호의 소정의 활성화 기간 T2보다 길면, 디스에이블신호 CE#에 대한 내부활성화신호, 및 내부전송신호에 대한 내부활성화신호는 메모리 블록(230)을 시계열적으로 연속하여 활성화시키기 위해 사용될 수 있다. 이 경우, 내부활성화신호의 하이-레벨 기간 T2가 디스에이블신호 CE#과 내부전송신호의 로우 레벨 기간의 약 1/5라고 가정하면, 다른 디스에이블신호 CE# 또는 내부전송신호가 디스에이블신호 CE#과 내부전송신호의 로우-레벨 기간의 나머지 4/5와 중복되거나 경합되는 경우에도, 본 발명은 메모리동작 또는 데이터 전송동작을 실현하기 위해 사용될 수 있다. 따라서, 성공률이 대략 80% 정도로 판단될 수 있다.

도7b에 도시된 바와 같이, 내부전송신호가 디스에이블신호 CE#보다 선행되지만 중복될 때, 내부활성화신호는 내부전송신호의 상승에 동기하여 소정의 기간동안 상승되고, 상기 내부활성화신호는 디스에이블신호 CE#의 하강에 동기하여 소정의 기간동안 상승된다. 이 경우, 내부전송신호와 디스에이블신호 CE# 사이의 갭의 기간이 내부활성화신호의 소정의 활성화 기간보다 길면, 디스에이블신호 CE#에 대한 내부활성화신호 및 내부전송신호에 대한 내부활성화신호가 메모리 블록(230)을 시계열적으로 연속하여 활성화시키기 위해 사용될 수 있다.

도7c에 도시된 바와 같이, 하나의 메모리동작(이 예에서는, 외부 디스에이블신호 CE#)이 행해지고 동시에 그 이외의 메모리동작(이 예에서는, WSM으로부터의 내부전송신호)이 복수회 실행되면, 디스에이블신호 CE#의 하강에 동기하여 제1 내부활성화신호가 소정의 기간동안 상승되고, 그 후의 2회의 내부전송신호의 하강에 동기하여 제2 및 제3 내부활성화신호가 소정의 기간동안 상승된다. 이 경우, 디스에이블신호 CE#을 사용하는 동작이 실행되는 기간동안의 내부전송신호의 동작은, 외부 액세스가 전송동작보다 우선하면, 몇 번의 요구가 수신되더라도 종래 기술에 의해 실행될 수 없다. 본 발명의 상기 실시예에서는, 메모리 블록(230)이 시계열적으로 연속하여 활성화될 수 있다.

다음, 메모리 블록(230)으로의 데이터 기입 동작이 외부로부터 실행되면, 스위칭회로(210)는 메모리 블록(230)에 데이터를 기입하도록 제어버스(201)를 통해 지시되고, 상기 기입된 데이터는 데이터버스(202)를 통해 스위칭회로(210)에 입력된다.

지정된 기입 동작이 메모리 블록(230)에 대한 것이면, 스위칭회로(210)는 기입 동작을 행하도록 제어버스(211)를 통해 제어회로(270)에 지시하여, 기입되는 데이터를 데이터버스(212)를 통해 데이터 래치회로(271)로 전송한다.

제어회로(270)는 스위칭회로(220)에 기입 동작을 행하도록 제어버스(282)를 통해 지시하여, 상기 데이터래치 제어신호(281)는 데이터 래치회로(271)로 출력되고, 상기 데이터버스(212)로부터 데이터 래치회로(271)로 입력된 데이터는 데이터버스(283)를 통해 스위칭회로(220)로 전달된다.

스위칭회로(220)가 기입 동작을 행하도록 제어버스(282)를 통해 제어회로 (270)에 의해 지시되면, 스위칭회로(220)는 제어버스(221) 및 데이터버스(222)를 사용하여, 메모리 블록(230)의 대상으로 되는 메모리소자에 데이터를 기입한다. 일련의 상기 동작들이 메모리 블록(230)에 대한 외부 기입 동작을 구성한다.

이 기입 동작에서, 메모리 블록(230)이 실제로 활성화되고 데이터 동작이 실행되는 기간은 기입 동작의 개시로부터의 소정의 기간(각 액세스동작마다 필요한 최소치로 제한된 액세스기간)에 한정된다. 이러한 기간이 경과된 후, 메모리 블록(230)의 기입 동작은 종료된다. 그 후, 제어버스(211) 또는 데이터버스(212)가 해방된다.

따라서, 내부 기입 동작이 종료된 후, 외부로부터의 다음 데이터의 기입, 메모리 블록(250)으로부터 독출된 전송 데이터의 기입 등과 같은 기입 동작이 개시될 수 있다. WSM(260)을 사용하지 않는 기입 동작 및 메모리 블록(250)으로부터의 독출 동작을 행하는 것이 가능하게 된다.

단, 데이터의 기입 동작은 데이터버스(212) 및 데이터버스(283)가 데이터 독출 동작에 의해 공통화되는 경우에 실행된다. 외부 기입 동작의 경우, 기입되는 데이터가 데이터 래치회로(271)를 경유하지 않고 스위칭회로(210)로부터 직접 스위칭회로(220)로 전달되는 간단한 구성이 사용될 수 있다.

다음, 데이터 전송동작 기간동안의 메모리 블록(230)으로의 액세스동작에 관해 설명한다.

데이터 전송동작은 기입속도가 빠른 메모리(메모리 블록(230))로부터 기입속도가 느린 메모리(메모리 블록(250))로 데이터를 전송할 때 주로 필요하다. 실시예 2에서는, 메모리 블록(230)으로부터 메모리 블록(250)으로 데이터가 전송된다. 우선, 이와 같은 동작을 설명한다.

WSM(260)이 메모리 블록(230)으로부터 메모리 블록(250)으로 데이터 전송동작을 행하도록 제어버스(215) 및 데이터버스(216)를 통해 지시되면, WSM(260)은 메모리 블록(230)으로부터 전송되는 데이터를 독출하도록 제어버스(261)를 통해 제어회로(272)에 지시한다.

제어회로(272)는 메모리 블록(230)으로부터 데이터를 독출하도록 제어버스 (285)를 통해 스위칭회로(220)에 지시하고, 래치제어신호(284)를 데이터 래치회로 (273)에 출력하여, 데이터버스(286)를 통해 스위칭회로(220)로부터 데이터 래치회로(273)에 출력되어 있는 데이터를, 데이터버스(262)를 통해 WSM(260)으로 전달하도록 데이터 래치회로(273)에 지시한다.

스위칭회로(220)가 독출 동작을 행하도록 제어버스(285)를 통해 지시되면, 스위칭회로(220)는 제어버스(221)를 통해 메모리 블록(230)의 대상으로 되는 메모리소자를 액세스하고, 데이터버스(222)로부터 데이터를 수신하여, 데이터버스(286)를 통해 데이터 래치회로(273)로 데이터를 전송한다.

데이터 래치회로(273)는 래치제어신호(284)에 의해 데이터버스(286)로부터 전달된 데이터를 일단 래치하고, 데이터버스(262)를 통해 WSM(260)으로 데이터를 전달한다.

WSM(260)은 데이터버스(262)를 통해 상기 전송된 데이터를 수신하고, 메모리 블록(250)에 상기 데이터를 기입한다. 이 기입 동작은 종래 방식에 의해 실현될 수 있으므로, 그 설명을 생략한다.

독출 지시가 수신되고 나서 소정의 기간이 경과된 후, 제어회로(272)는 데이터 래치제어신호(284)를 사용하여 래치회로(273)에 데이터버스(286)를 통해 전달된 독출 데이터를 래치하고, 제어버스(261)를 통한 독출 제어가 종료될 때까지 상기래치된 데이터를 데이터버스(262)를 통해 WSM(260)으로 출력한다.

또한, 지정된 독출 제어가 계속되는 경우에도, 소정의 기간이 경과되면, 제어회로(272)는 제어버스(285)를 통해 스위칭회로(220)에 지정된 독출 동작을 종료한다.

이후의 WSM(260)으로의 데이터 출력 동작은 데이터버스(262)를 사용하여 데이터 래치회로(273)에 의해 실행된다. 데이터 래치회로(273)에 의해 데이터를 래칭하는 타이밍은 제어회로(272)에 의해 생성되는 래치제어신호(284)를 사용하여 실행된다.

제어회로(272)에 의한 이와 같은 동작에 의하면, WSM(260)은 독출 동작이 지정된 기간동안 계속되는 것처럼 취급될 수 있고, WSM(260)으로부터의 액세스동작에 요구되는 기간이 긴 경우에도, 제어버스(221) 및 데이터버스(222)가 WSM(260)으로부터의 독출 동작에 사용되는 기간(각 액세스동작마다 필요한 최소치로 제한된 액세스기간)은 임의의 레벨 이하로 억제된다.

따라서, WSM(260)으로부터 메모리 블록(230)으로의 액세스동작, 및 메모리 블록(230)으로의 외부 액세스동작이 동시에 발생되는 경우에도, 2가지 동작이 의사적으로 동시에 진행될 가능성이 있으므로, 이에 의해 외부 상황에 의존하지 않는 데이터 전송동작을 실현할 수 있다.

다음, 상기 데이터 전송방향과는 역방향인 경우에 관해 설명한다. 구체적으로, 메모리 블록(250)으로부터 메모리 블록(230)으로의 데이터 전송동작에 관해 설명한다. 이 동작은 메모리 블록(230)으로의 외부 데이터 기입 동작과 상이한 경로가 사용된다는 점만 상이하므로, 그 설명을 생략한다. 메모리 블록(230)에 기입되는 데이터는 데이터 래치회로(273)에 래치되어, 상이한 메리트로 된다.

기입 동작에서, 메모리 블록(230)이 활성화되어 그에 데이터가 실제로 기입되는 기간은 단지 기입의 개시로부터 소정의 기간이다. 이러한 기간이 경과된 후, 메모리 블록(230)으로의 기입 동작은 종료되고, 제어버스(221) 및 데이터버스(222)는 해방된다.

단, 기입되는 데이터는 소정의 기간이 경과하면 데이터 래치회로(271)에 의해 래치되기 때문에, WSM(260)이 데이터 전송동작을 위해 메모리 블록(250)을 활성화시키는 기간이 독출 동작에 필요한 최소치로 단축될 수 있다. 상기 독출 동작 후에는, 제어버스(241)와 데이터버스(242)가 해방되기 때문에, 메모리 블록(250)으로의 외부 액세스동작이 가능하게 된다.

이와 같이, 기입되는 데이터를 래치함으로써, 메모리(250)로의 액세스동작이 효율적으로 된다.

상기한 바와 같이, 실시예 2에 의하면, 두 가지의 메모리영역(메모리 블록 (230,250)) 사이에서 데이터를 전송하는 기능을 갖는 반도체 기억장치(290)에 있어서, 보다 범용적인 사용, 기입속도가 빠른 메모리 블록(230)에 대한 효율적인 액세스동작, 및 기입속도가 느린 메모리 블록(250)에 대한 보다 효율적인 데이터 저장이 실현될 수 있다.

단, 실시예 2에서는, 구체적으로 설명하지 않았지만, 제어회로(270) 및 제어회로(272)가 실제로 메모리 블록(230)으로의 액세스동작을 실행하는 기간은, 상기액세스동작에 필요 충분한 시간이다. 그러나, 정확한 타이밍이 요구되는 것은 아니다. 그러나, 필요 이상으로 상기 기간이 길면 타이밍 마진으로는 될 수 있지만, 본 발명에 의해 얻어지는 메리트가 감소된다. 따라서, 적정한 범위내로 상기 기간을 정할 필요가 있다.

또한, 실시예 2에서는, 본 발명이 기입속도가 빠른 메모리 블록(230)에 적용된 예를 설명하였지만, 실제로 메모리 블록(230)이 액세스되는 기간을 제한하는 구성은 기입속도가 느린 메모리 블록(250)에도 적용될 수 있다.

(실시예 3)

도8은, 본 발명의 실시예 3에 따른 반도체 기억장치의 주요부를 도시하는 블록도이다. 단, 도8은 본 발명의 반도체 기억장치 중, 설명에 필요한 부분만을 도시한다. 도8에 도시된 반도체 기억장치(390)의 구성은 본 발명에 따른 반도체 기억장치의 일례이지만, 실시예 1 및 실시예 2와 마찬가지로, 실시예 3의 구성에 한정되지 않는다. 또한, 반도체 기억장치(390)에 포함된 기입속도가 바른 메모리 블록(330,331)은, 상기 실시예 1에서 설명한 반도체 기억장치(190)와 마찬가지로, 독립적으로 동작될 수 있는 2개의 메모리 영역으로 된다. 또한, 반도체 기억장치(390)에 포함된 기입속도가 빠른 메모리는, 상기 실시예 2에서 설명한 반도체 기억장치(290)와 마찬가지로, 기입속도가 빠른 메모리가 제어시에 실제로 액세스되는 기간이 감소될 수 있도록 구성된다.

실시예 1과 마찬가지로, 메모리 블록(330)이 데이터 전송동작에 사용될 때, 메모리 블록(331)으로의 외부 액세스동작은, 데이터 전송동작과 독립적으로 실행될수 있다. 따라서, 상기 데이터 전송동작은 외부 액세스동작에 의해 영향을 받지 않는다. 또한, 메모리 블록(330)이 데이터 전송동작에 사용될 때, 메모리 블록(330)이 외부로부터도 제어(메모리동작)되면, 상기 실시예 2와 마찬가지로, 양 동작이 의사적으로 동시에 제어될 수 있다. 이 구성에 의하면, 외부 액세스동작(메모리동작)이 데이터 전송동작에 영향을 주기 어렵게 된다.

상기한 바와 같이, 본 실시예 3에 의하면, 두 가지의 메모리영역(메모리 블록(330,331)) 사이에서 데이터를 전송하는 기능을 갖는 반도체 기억장치(390에) 있어서, 더욱 범용적인 사용, 기입속도가 빠른 메모리 블록(330,331)에 대한 보다 효율적인 액세스동작, 및 기입속도가 느린 메모리 블록(350)에 대한 더욱 효율적인 데이터 저장이 실현될 수 있다.

상기한 바와 같이, 본 발명에 의하면, 기억된 데이터를 별도의 어드레스로 전송하는 데이터 전송동작, 및 데이터 전송동작에 사용되는 기억영역을 반도체 기억장치의 외부로부터의 지령을 사용하여 제어하는 메모리동작이 실행되는 반도체 기억장치에 있어서, 데이터 전송동작 및 외부 메모리동작, 또는 메모리동작들이 병행하여 실행되는 경우, 상기 동작들 사이에 경합(디스에이블신호 CE#와 내부전송신호 사이의 경합)이 발생되어도, 상기 동작을 효율적으로 제어할 수 있다.

단, 실시예 3에서는 특별히 설명하지 않았지만, 실시예 1에서 설명한 바와 같이, 기입속도가 느린 메모리 블록(350)은 독립적으로 동작될 수 있는 복수의 영역으로 구성되어도 좋다. 실시예 2에서 설명한 바와 같이, 기입속도가 느린 메모리 블록(350)에 대한 기간도 제한되어도 좋다. 어느 메모리 블록에 어느 정도로 본 발명을 적용할지는, 성능과 회로규모 사이의 트레이드 오프로 되며, 이는 디바이스의 사양 또는 적용에 기초하여 검토되어야 하는 문제이다.

또한, 실시예 3에서는 특별히 설명하지 않았지만, 보다 고속의 동작을 실현하기 위해, 도1, 도2 및 도8에 도시된 반도체 기억장치를 단일 반도체칩상에 집적해도 좋다.

또한, 실시예 1 내지 실시예 3에서는 반도체 기억장치에 관해서 설명하였지만, 본 발명의 반도체 기억장치는 휴대전화기기, 컴퓨터 등과 같은 정보기기에 용이하게 내장될 수 있어, 본 발명의 효과가 얻어질 수 있다. 예컨대, 도9에 도시된 바와 같이, 정보기기(100)가, RAM(예컨대, SRAM, DRAM) 또는 ROM (예컨대, 플래시 메모리) 등의 정보기억부, 조작입력부, 예컨대 초기화면 또는 정보처리결과를 표시하는 액정표시장치 등의 표시부, 및 조작입력부로부터의 제어지령을 수신하여, 소정의 정보처리 프로그램 또는 상기 데이터에 따라, 정보기억부에 대하여 정보 독출/기입 동작(메모리동작) 또는 데이터 전송동작을 행하면서 각종 정보처리를 실행하는 CPU(중앙처리장치)를 포함하는 경우, 본 발명의 반도체 기억장치는 정보기억부(RAM 또는 ROM)로서 용이하게 사용될 수 있다.

예컨대, 본 발명의 반도체 기억장치를 휴대전화기기에 적용한 경우의 효과에 관해 이하 설명한다. 이 경우, 이러한 휴대전화기기는, 플래시 메모리와 SRAM을 탑재한 휴대전화기기에 관해서, 최근에 자주 채용되고 있는 플래시 메모리와 SRAM을 단일 패키지에 포함하는 스택 패키지 메모리(stacked package memory), 또는 일본 공개특허공보 제2000-176182호(여기서 참고로 인용됨)에 기재된 SRAM과 플래시 메모리를 포함하는 메모리를 채용하는 경우의 시스템을 기준으로, 메모리 액세스의 효율이 향상되는 것을 정성적으로(qualitatively) 설명한다.

일본 공개특허공보 제2000-176182호에서는, 예컨대 SRAM으로부터 플래시 메모리로의 데이터 전송기능을 제공함으로써, 데이터 전송동작 중에도 SRAM의 조작이 가능하게 된다.

본 발명은, 일본 공개특허공보 제2000-176182호의 메모리가 실제의 시스템에 사용될 때, 편리성을 향상시킨다.

최근, 휴대전화기기는, 메일 기능, 웹 열람, 자바(미국의 선 마이크로시스템사의 등록상표)의 실행 등의 고도한 기능을 실행한다.

이러한 어플리케이션에서는, 예컨대 메일의 보존, 웹 열람시의 캐칭 (caching), 자바의 다운 로드 등에서, 일시적으로 SRAM에 보존된 데이터를 플래시 메모리에 빈번하게 전송한다.

종래 스택 패키지 메모리의 경우, 이와 같이 SRAM에 저장된 데이터를 플래시 메모리에 보존시킬 때, CPU가 SRAM에 저장된 데이터를 독출하고, 상기 독출된 데이터를 플래시 메모리에 기입한다. 이러한 동작은 모든 데이터가 보존될 때까지 반복된다.

플래시 메모리가 기입되는 동안 SRAM의 액세스는 가능하다. 그러나, 기입동작이 종료될 때, 데이터의 보존을 행하기 위해서는 보존된 데이터를 다시 SRAM으로부터 독출하여 플래시 메모리로 기입하는 동작을 모든 데이터가 플래시 메모리에 기입될 때까지 반복해야 한다. 따라서, 데이터 보존 및 다른 응용의 실행을 동시에 행하기 위해서는, 고도한 태스크 관리가 필요하며, 이는 퍼포먼스의 저하로 된다.

일본 공개특허공보 제2000-176182호에 기재된 SRAM으로부터 플래시 메모리로의 백그라운드 전송이 가능한 메모리를 사용하면, SRAM의 독출과 플래시 메모리의 기입이 하나씩 실행될 필요가 없다. 이 경우, 전송 지령이 메모리에 대해 입력되면, 그 후에는 데이터 전송동작 중이더라도 SRAM의 액세스가 가능하고, SRAM으로부터 플래시 메모리로 데이터전송이 행해진다.

예컨대, SRAM에 일시적으로 다운 로드된 자바 응용이 플래시 메모리에 보존되면서, 상기 자바 응용이 실행되는 상황이 생각된다.

자바 응용의 실행은 워킹 RAM 영역을 필요로 한다. 자바 응용이 저장된 SRAM이 RAM 영역으로서 사용될 가능성이 있어, 빈번히 액세스된다.

데이터 전송동작에 의해, SRAM에 저장된 자바 응용이 플래시 메모리로 전송된다. 동시에, 상기 자바 응용은 그 실행을 위해 SRAM으로부터 독출되어야 한다. 또한, 자바 응용의 실행이 필요하면 워킹 RAM으로의 액세스가 요구된다.

일본 공개특허공보 제2000-176182호의 발명의 메모리에 의하면, 이러한 동시동작이 실현될 수 있지만, 실행을 위해 SRAM을 독출하는 동작이 데이터 전송동작에 영향을 줄 가능성이 있다.

즉, 외부 SRAM의 조작이 우선하기 때문에, 데이터 전송동작에 의한 내부 SRAM의 독출 동작이 방해될 때가 있다.

본 발명에서는, 데이터 전송동작에서의 내부 SRAM의 독출 동작이, 외부 SRAM의 메모리동작과 경합될 때에도, 데이터 전송동작의 소요 시간이 증가될 확률을 감소시키는 것이 가능하다.

즉, 플래시 메모리로의 데이터 보존을 위한 SRAM의 독출 동작이, 다른 응용에 의한 메모리 외부로부터의 SRAM의 조작(메모리동작)과 경합되는 빈도가 감소하면, 상기 응용의 실행에 의해서 데이터 전송동작의 소요 시간이 증가되는 것을 억제할 수 있다.

상기한 자바 응용의 예에서는, 자바 응용의 보존과, 자바 응용 실행을 위한 독출 동작 또는 워킹 RAM의 조작이 경합될 가능성이 있다. 따라서, 데이터 전송동작의 소요 시간이 증가할 가능성이 있다. 그러나, 본 발명에 의해 이러한 상황의 빈도가 감소되어, 자바 응용의 실행에 의해 야기되는 자바 응용의 보존동작의 퍼포먼스의 저하를 완화시킨다.

이러한 특징에 의해, 본 발명을 사용한 메모리에서는, 종래 스택 패키지 메모리 또는 일보 공개특허공보 제2000-176182호에 기재된 메모리와 비교하여, 플래시 메모리에 데이터가 보존되는 어플리케이션을 복수회 실행하거나, 또는 데이터가 플래시 메모리에 보존되는 동안 별도의 어플리케이션을 실행하는 것이 용이하게 된다.

상기한 바와 같이, 본 발명에 의하면, 소 기억영역을 독립적으로 액세스할 수 있는 메모리 제어부가 제공되는 경우, 또는 액세스기간이 기억부의 메모리 어레이를 활성화시키는데 필요한 최소치로 제한되는 메모리 제어부가 제공되는 경우 중 적어도 하나에서, 외부 메모리동작과 데이터 전송동작, 또는 외부 메모리동작들이경합할 확률을 감소시킬 수 있다. 따라서, 예컨대, 외부로부터의 메모리동작을 우선적으로 처리하면서 데이터 전송동작의 속도저하를 억제할 수 있거나, 또는 데이터 전송동작을 우선적으로 처리하면서 외부 메모리동작이 방해될 확률을 감소시킬 수 있다.

본 발명의 범위와 정신을 벗어나지 않고 당업자들에 의해 여러 가지 다른 변경이 용이하게 실시될 수 있을 것이다. 따라서, 첨부된 특허 청구의 범위는 본 명세서에서 기술된 내용으로 제한되는 것이 아니라, 더 넓게 해석되어야 한다.

Claims

복수의 메모리소자를 포함하는 제1 및 제2 기억부; 및

외부로부터의 제어 지령에 따라, 상기 제1 및 제2 기억부 사이의 데이터전송 동작을 가능하게 하는 동시에, 상기 제1 및 제2 기억부의 적어도 하나에 대해 메모리동작을 가능하게 하는 메모리 제어부를 포함하되,

상기 제1 및 제2 기억부중 적어도 하나는 복수의 소 기억영역을 포함하고,

상기 메모리 제어부는, 상기 복수의 소 기억영역마다 독립적으로 또한 동시에 액세스동작이 행해질 수 있도록 하는 반도체 기억장치.
제1항에 있어서, 상기 메모리 제어부는, 다른 소 기억영역이 메모리 동작에 사용되는 동안 하나의 소 기억영역이 데이터전송 동작을 위해 사용되거나, 또는 다른 소 기억영역이 역시 다른 메모리 동작을 위해 독립적으로 사용되는 동안 하나의 소 기억영역이 메모리 동작을 위해 사용되도록 복수의 소 기억영역을 제어하며, 이에 의해 데이터 전송 동작과 메모리동작 및/또는 메모리 동작들을 동시에 실행하는 반도체기억장치.
제2항에 있어서, 상기 제1 및 제2 기억부는 서로 다른 메모리소자를 포함하고, 기입속도가 빠른 상기 제1 및 제2 기억부중 하나는 복수의 소 기억영역을 포함하는 반도체기억장치.
제2항에 있어서, 상기 메모리 제어부는, 상기 제1 및 제2 기억부중 적어도 하나에 대한 액세스 기간을 액세스동작마다 필요 최소한으로 제한하는 액세스 동작부, 및 상기 액세스 동작부에 의해 제한된 액세스 기간내에 소정의 메모리 데이터를 기억하는 제3 기억부를 갖는 반도체기억장치.
제1항에 있어서, 상기 제1 및 제2 기억부는 서로 다른 메모리소자를 포함하고, 기입 속도가 빠른 상기 제1 및 제2 기억부중 하나는 복수의 소 기억영역을 포함하는 반도체기억장치.
제3항에 있어서, 상기 메모리 제어부는, 상기 제1 및 제2 기억부중 적어도 하나에 대한 액세스 기간을 액세스동작마다 필요 최소한으로 제한하는 액세스 동작부, 및 상기 액세스 동작부에 의해 제한된 액세스 기간내에 소정의 메모리 데이터를 기억하는 제3 기억부를 갖는 반도체기억장치.
제1항에 있어서, 상기 메모리 제어부는, 상기 제1 및 제2 기억부중 적어도 하나에 대한 액세스 기간을 액세스동작마다 필요 최소한으로 제한하는 액세스 동작부, 및 상기 액세스 동작부에 의해 제한된 액세스 기간내에 소정의 메모리 데이터를 기억하는 제3 기억부를 갖는 반도체기억장치.
제7항에 있어서, 액세스의 완료시 액세스 완료 신호를 생성하기 위한 액세스완료신호 생성부를 더 포함하고,

상기 액세스 동작은 액세스완료신호를 수신하고 액세스 허용 신호에 의해 개시된 액세스 기간을 종료하는 반도체기억장치.
제7항에 있어서, 상기 메모리 제어부는, 상기 액세스 동작부에 의해 제한된 액세스 기간내에 소정의 메모리 데이터를 기억하는 제3 기억부를 갖고, 또한 상기 메모리 제어부는, 상기 제1 및 제2 기억부중 적어도 하나로부터 데이터가 독출시 상기 액세스 동작부에 의해 제한된 액세스 기간내에 데이터 독출 동작을 행하고, 그 독출 데이터를 제3 기억부에 기억하는 반도체기억장치.
제9항에 있어서, 상기 제1 및 제2 기억부에 포함된 메모리 소자들은 서로 다른 타입들이고,

상기 메모리 제어부는 기입 속도가 빠른 상기 제1 및 제2 기억부중 하나로부터 데이터를 독출하는 반도체 기억장치.
제7항에 있어서, 상기 메모리 제어부는, 상기 액세스 동작에 의해 제한된 액세스 기간내에 상기 제1 및 제2 기억부중 적어도 하나에 대해 데이터를 기입하는 반도체 기억장치.
제1항에 있어서, 상기 반도체 기억장치는 단일 반도체칩상에 집적되는 반도체 기억장치.
복수의 메모리소자를 포함하는 제1 및 제2기억부; 및

외부 제어 지령에 따라, 상기 제1 및 제2 기억부 사이의 데이터 전송 동작을 가능하게 하는 동시에, 상기 제1 및 제2 기억부의 적어도 하나에 대한 메모리동작을 가능하게 하는 메모리 제어부를 포함하되,

상기 메모리 제어부는, 상기 제1 및 제2 기억부중 적어도 하나에 대한 액세스 기간을 액세스동작마다 필요 최소한으로 제한하는 액세스 동작부를 갖는 반도체기억장치.
제13항에 있어서, 액세스의 완료시 액세스 완료 신호를 생성하기 위한 액세스완료신호 생성부를 더 포함하고,

상기 액세스 동작은 액세스완료신호를 수신하고 액세스 허용 신호에 의해 개시된 액세스 기간을 종료하는 반도체기억장치.
제13항에 있어서, 상기 메모리 제어부는, 상기 액세스 동작부에 의해 제한된 액세스 기간내에 소정의 메모리 데이터를 기억하는 제3 기억부를 갖고, 또한 상기 메모리 제어부는, 상기 제1 및 제2 기억부중 적어도 하나로부터 데이터가 독출시 상기 액세스 동작부에 의해 제한된 액세스 기간내에 데이터 독출 동작을 행하고,그 독출 데이터를 제3 기억부에 기억하는 반도체기억장치.
제15항에 있어서, 상기 제1 및 제2 기억부에 포함된 메모리 소자들은 서로 다른 타입들이고,

상기 메모리 제어부는 기입 속도가 빠른 상기 제1 및 제2 기억부중 하나로부터 데이터를 독출하는 반도체 기억장치.
제13항에 있어서, 상기 메모리 제어부는, 상기 액세스 동작에 의해 제한된 액세스 기간내에 상기 제1 및 제2 기억부중 적어도 하나에 대해 데이터를 기입하는 반도체 기억장치.
제13항에 있어서, 상기 반도체 기억장치는 단일 반도체칩상에 집적되는 반도체 기억장치.
데이터 전송 동작 및 메모리 동작중 적어도 하나를 실행하거나, 또는 액세스 기간내에 적어도 두 메모리 동작을 실행하도록 제1항에 따른 반도체 기억장치를 사용하는 정보 기기.
제1항에 따른 반도체 기억장치의 엑세스 기간 설정 방법에 있어서,

액세스의 완료시, 액세스 완료 신호가 생성되는 단계, 및

액세스 완료 신호의 수신시, 액세스 허용 신호에 의해 개시되는 액세스 기간이 종료되는 단계를 포함하는 반도체 기억장치의 액세스 기간 설정방법.