JP2000298614A

JP2000298614A - メモリインタフェースおよびデータ処理装置

Info

Publication number: JP2000298614A
Application number: JP11108430A
Authority: JP
Inventors: Tomoji Miyazawa; 智司宮澤; Satoshi Takagi; 聡高木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-04-15
Filing date: 1999-04-15
Publication date: 2000-10-24

Abstract

(57)【要約】【課題】メモリと信号処理ブロック間の転送効率を向
上させ、また、動作速度の遅いメモリを信号処理ブロッ
ク内部で使用することを可能とする。【解決手段】調停ブロックは、内部ブロックに対し
て、アクセスできる期間とそうでない期間とを示すビジ
ー信号を出力する。図４Ｃに示すように、内部ブロック
は、メモリへバーストをライトする時に、アドレスとデ
ータの先頭を示すバーストスタート信号をビジー信号が
ローレベル（アクセス可能を示す）になる前にハイレベ
ルとする。調停ブロックは、自分が出力したビジー信号
がローレベルの期間で、内部ブロックから受け取るバー
ストスタート信号がハイレベルであれば、バーストスタ
ート信号が到来したものとして処理を行う。バーストス
タート信号を２クロック早く処理することによって、転
送されるデータ上に空きが発生することを防止すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば記録媒体
に圧縮された画像データを記録し、記録媒体から画像デ
ータを再生するのに適用されるメモリインタフェースお
よびデータ処理装置に関する。

【０００２】

【従来の技術】ディジタルＶＴＲ(VIdeo Tape Recorde
r) に代表されるように、ディジタル画像信号を記録媒
体に記録し、また、記録媒体から再生するようなデータ
記録再生装置が知られている。ディジタル画像記録機器
における記録処理部は、入力処理部とメイン処理部と出
力処理部とに大きく分けることができる。入力処理部
は、ビデオおよびオーディオのディジタルデータを所定
長のパケットに格納する。メイン処理部は、パケット単
位にデータの内容を示す情報、エラー訂正符号の符号化
を行う。出力処理部は、パケット化されたデータ、エラ
ー訂正符号のパリティ等に対して、同期パターン、ＩＤ
を付加してシンクブロックを構成し、シンクブロックを
データの種別に応じてグループ化し、その単位でシリア
ルデータに変換する。出力処理部に対して、記録媒体と
してのテープに記録するための回転ヘッドが接続され
る。

【０００３】ディジタルデータをパケットに格納する処
理や、エラー訂正符号化の処理等では、メインメモリを
介してデータが処理される。メインメモリとしては、大
量のオーディオデータ、ビデオデータを格納する必要が
あるために大容量メモリが使用される。現在の技術で
は、記録処理部を集積回路の構成としても、メインメモ
リは、大容量のため、同一半導体基板に集積することは
難しく、また、コストが上昇する。そこで、メインメモ
リとしては、記録処理部から独立した単独のデバイス
（素子）を用いることとなる。なるべく低いコストでメ
インメモリを構成しようとすると、ＤＲＡＭ(Dynamic R
andom Access Memory)、ＥＤＯ(Extended data out) −
ＲＡＭ、ＳＤＲＡＭ(Synchronous Dynamic Random Acce
ss Memory)といったＤＲＡＭ系のデバイスを用いること
が現実的である。さらに、速度を考慮すると、ＳＤＲＡ
Ｍを選択することが妥当である。

【０００４】ＳＤＲＡＭなどのＤＲＡＭ系デバイスを使
用する場合、いくつかの技術的に難しい点がある。すな
わち、アドレス空間がバンク、カラム、ロウと分かれて
おり、ＳＲＡＭ(Static Random Access Memory) のよう
な線形な空間ではない。カラムとロウは、Ｘ軸とＹ軸の
ような関係にあって、両者を指定することによってデー
タをアクセスできる。先ず、ロウアドレスを与え、次に
カラムアドレスを与えるようになされる。カラムアドレ
スの変化に対して出力は瞬時に追随することができる。
しかも、ロウアドレスを決定しておけば、複数ワード例
えば８ワードをまとめて出力として得ることが可能であ
る（バースト出力）。一方、ロウアドレスの変化に対し
ては一定の遅延（コマンド遅れ時間）の後に出力が変化
することになる。これは、ロウアドレスを頻繁に切り換
える状況では、効率が悪くデータ出力が遅くなることを
意味する。

【０００５】また、ＳＤＲＡＭの場合には、カラムとロ
ウで構成されるＲＡＭが複数存在し、そのようなＲＡＭ
がバンクと呼ばれる。長いワードにわたって連続的にデ
ータを得ようとする場合、アドレス制御としては、カラ
ムアドレスのみではデータを格納しきれないために、一
つのロウを次々と切り替える必要がある。しかしなが
ら、この方法では、上述したようにコマンドの遅れ時間
が生じ、アドレス効率が悪い。そのような場合には、別
のバンクに切り替え、そのバンクでロウアドレスを指定
することによってコマンドの遅れ時間をなくすことがで
きる。

【０００６】図２０は、ＳＤＲＡＭをアクセスする処理
例えば８ワードを書込む時の処理を概略的に示す。図２
０Ａは、クロックｃｋｍを示し、図２０Ｂは、バンク切
り替えを伴う場合の処理を示す。まず、バンクＡに対し
てコマンドＡＣＴによってロウアドレスを与えると、バ
ンクＡでは、ＡＣＴより遅れたコマンドＷＴによってバ
ースト単位例えば８ワードの書込みを開始する。遅れ時
間を考慮して、バンクＡに対する書込みが終了する前
に、コマンドＡＣＴをバンクＢに対して与える。それに
よって、バンクＡのバースト単位の書込みが終了したら
連続してバンクＢに対して、バースト単位の８ワードを
書込むことができる。この方法によると、ロウアドレス
を変更するためのプリチャージ等による待ち時間の影響
を受けないようにできる。

【０００７】一方、バンク切り替えを採用しない場合に
は、同一のバンク例えばバンクＡのみに対してバースト
単位が書込まれる。図２０Ｃに示すように、この場合で
は、バースト単位の書込みが終了してから所定時間後に
コマンドＡＣＴによってロウアドレスを与えるので、次
のバースト単位が書かれるまでの遅れが発生する。

【０００８】また、メインメモリは、ビデオデータ、オ
ーディオデータのような複数のデータをそれぞれ処理す
る複数のデータ処理回路によって共有される。複数のデ
ータ処理回路からメインメモリに対するアクセス要求が
衝突する場合もあるので、調停用回路を複数のデータ処
理回路とメインメモリとの間に設けられる。調停ブロッ
クは、内部ブロックからライト要求を受け取った場合、
ＳＤＲＡＭに対してバスの空きを生じないように、ライ
トデータを供給する必要がある。また、調停ブロックが
他のブロックからのアクセス要求を処理できない場合に
は、その状態を内部ブロックに対して教える必要があ
る。そのための信号として、ビジー信号が使用される。
ビジー信号が例えばハイレベルであったら、ＳＤＲＡＭ
に対してアクセスできない期間と定義する。

【０００９】図２１は、内部ブロック３０１および３０
２と、メインメモリとしてのＳＤＲＡＭ３０４との間に
調停ブロック３０３を設けた概略的構成を示す。調停ブ
ロック３０３は、アクセス（すなわち、ライトまたはリ
ード）できるかどうかを指示するビジー信号を内部ブロ
ック３０１および３０２に対して与える。図２１では、
一例として内部ブロック３０１がＳＤＲＡＭ３０４に対
して書き込み動作を行い、内部ブロック３０２がＳＤＲ
ＡＭ３０４に対してリード動作を行う。調停ブロック３
０３とＳＤＲＡＭ３０４との間は、データバスとコント
ロールバスとが設けられている。

【００１０】図２２および図２３は、問題点の説明のた
めに使用する概略的ブロック図である。図２２は、内部
ブロック３０１がＳＤＲＡＭ３０４に対してデータを書
き込む時の構成のみを示す。図２３は、内部ブロック３
０１または３０２が内部にＲＡＭ３０５を有する場合の
構成を示し、ＲＡＭ３０５から読み出されたデータがフ
リップフロップ３０６を介して調停ブロック３０３へ供
給される。

【００１１】ビジー信号がアクセスできる期間を示して
いる状態では、内部ブロック３０１は、アクセス開始信
号である、バーストスタート信号を発生する。バースト
スタート信号によって、ライトアドレスの開始位置およ
びライトデータの先頭位置が指示される。アドレスに続
いてライトデータが内部ブロック３０１から調停ブロッ
ク３０３へ供給される。

【００１２】内部ブロック３０２は、ビジー信号がアク
セスできることを示している状態では、データをＳＤＲ
ＡＭ３０４から読み出すために、バーストスタートおよ
びリードアドレスを調停ブロック３０３に対して与え、
調停ブロック３０３からリードデータを受け取る。この
場合、リードデータの有効な期間を示すイネーブルが調
停ブロック３０３から発生する。一例として、ビジー信
号、バーストスタート信号、イネーブルは、それぞれ１
ビットであり、アドレスバスが２１ビット幅であり、デ
ータバスが３２ビット幅である。

【００１３】図２１の構成のタイミングチャートを図２
４に示す。図２４Ａに、タイミング基準としてのクロッ
ク信号と、バーストスタート信号およびアドレスが示さ
れている。ビジー信号がローレベルであることを内部ブ
ロック３０１が認識し、バーストスタート信号、アドレ
スおよびデータを調停ブロック３０３に対して送る。バ
ーストスタート信号によって、バーストのスタート、す
なわち、アドレスとデータの位置が示される。アドレス
は、２１ビット幅であり、その上位の２ビットによって
４個のバンクの内の一つのバンクが指定される。

【００１４】図２４Ｂは、ライト動作時の内部ブロック
３０１と調停ブロック３０３間のインタフェースを説明
するものである。ライト動作時には、内部ブロック３０
１から調停ブロック３０３へライトデータが供給され
る。Ｄ０からＤ７の８ワードが１バーストであり、１バ
ーストのライトが終了すると、再びバーストスタート信
号およびアドレスが内部ブロック３０１から調停ブロッ
ク３０３へ送られ、バンク切り替えがなされ、別のバン
クに対して次のバーストの８ワードがライトされる。ラ
イト動作時にハイレベルとなるビジー信号が内部ブロッ
ク３０１に対して供給される。ビジー信号がローレベル
になると、次のバーストスタート信号およびアドレスが
調停ブロック３０３へ供給される。そして、調停ブロッ
ク３０３とＳＤＲＡＭ３０４間のＳＤＲＡＭバス上に
は、調停ブロック３０３の構成に応じたクロック数の時
間の遅延後にライトデータが発生する。

【００１５】図２４Ｃは、リード動作時の内部ブロック
３０２と調停ブロック３０３間のインタフェースを説明
するものである。図２４Ａに示すバーストスタート信号
およびアドレスを内部ブロック３０２から調停ブロック
３０３に対して与えることによって、リード動作がなさ
れる。図２４Ｃは、ＳＤＲＡＭ３０４から読み出され、
ＳＤＲＡＭバス上に発生したリードデータと、調停ブロ
ック３０３から内部ブロック３０２に対するビジー信号
と、リードデータ（２個のバースト）と、有効なリード
データと同期したイネーブル信号を示している。内部ブ
ロック３０２は、イネーブル信号がハイレベルの期間に
リードデータが存在することを認識できる。

【００１６】なお、図２４は、ライト動作、リード動作
共に、他の内部ブロックの処理がされていない状態、す
なわち、最高速度の動作を示している。若し、他の内部
ブロックの処理がされていると、ビジー信号の長さは、
図２４に示すものより長くなる。

【００１７】

【発明が解決しようとする課題】図２１および図２２の
構成において、内部ブロック３０１がＳＤＲＡＭ３０４
に対してデータをライトするライト動作時に、ビジー信
号がローレベルに立ち下がったことを認識して、ライト
動作を開始すると、処理に余計な時間がかかり、ＳＤＲ
ＡＭ３０４に対して効率の良いアクセスができない問題
があった。図２５を参照して、この問題点を説明する。

【００１８】図２５Ａは、クロックおよびビジー信号を
示す。このようなビジー信号を内部ブロック３０１が調
停ブロック３０３から受け取った時に、図２５Ｂに示す
タイミングでもって、バーストスタート信号、アドレス
およびライトデータを内部ブロック３０１が調停ブロッ
ク３０３へ供給することが望ましい。しかしながら、内
部ブロック３０１と調停ブロック３０３間の内部配線遅
延が大規模ＡＳＩＣ(Application Specific Integrated
Circuit) では大きくなる。そのため、内部ブロック３
０１と調停ブロック３０３間でビジー信号、バーストス
タート信号を伝送する時に、タイミングの安定化のため
に、これらの信号を出力する側とこれらの信号を入力す
る側のそれぞれにフリップフロップが設けられる。

【００１９】従って、図２５Ｃに示すように、図２５Ａ
に示すビジー信号が調停ブロック３０３から発生する時
に、内部ブロック３０１がフリップフロップによりビジ
ー信号を受け取るために、１クロックの遅延が発生す
る。フリップフロップに取り込まれたビジー信号がロー
レベルであることを認識してバーストスタート信号が生
成される。生成したバーストスタート信号を調停ブロッ
ク３０３へ伝送するために、フリップフロップを介在さ
せるので、フリップフロップ出力としてのバーストスタ
ート信号は、１クロック遅れる。

【００２０】従って、望ましい制御タイミング（図２５
Ｂに示される）に対して、実際には、図２５Ｃに示すよ
うに、内部ブロック３０１から発生するバーストスター
ト信号およびアドレスが２クロックの遅れを持つことに
なる。その結果、内部ブロック３０１と調停ブロック３
０３との間で伝送されるデータは、バンクＡのデータと
次のバンクＢのデータの間で２クロックの空きが発生す
る。

【００２１】他の問題点として、図２３に示すように、
ＳＤＲＡＭ３０４に対してライトを行いたい内部ブロッ
クのデータがその内部のＲＡＭ３０５に蓄えられてお
り、そこから読み出してＳＤＲＡＭ３０４へ出力する場
合は、フリップフロップなどの回路に比してＲＡＭ３０
５のアクセス速度が遅いために、クロックでの連続読み
出しができない可能性がある。

【００２２】内部ＲＡＭ３０５は、同期型ＲＡＭであ
る。大規模ＡＳＩＣでは、ＲＡＭの動作速度を向上させ
るために、クロック同期型ＲＡＭが採用されている。内
部ＲＡＭ３０５に対して与えられたアドレスからデータ
が読み出され、読み出されたデータがフリップフロップ
３０６を介して調停ブロック３０３へ出力される。

【００２３】図２６Ａがクロックを示し、図２６Ｂがア
ドレスを示す。図２６Ｃに示すように、内部ＲＡＭ３０
５のアクセスタイムが短い場合では、アドレスＡ０，Ａ
１，Ａ２，・・・に対応して、リードデータＤ０，Ｄ
１，Ｄ２，・・・が内部ＲＡＭ３０５から発生する。ア
クセスタイムは、クロックのタイミングからデータが出
力されるまでの時間である。このリードデータがフリッ
プフロップ３０６によってサンプリングされ、調停ブロ
ック３０３に対しては、図２６Ｄに示すように、クロッ
クと同期してライトデータが伝送される。図２６Ｃにお
いて、斜線で示すデータは、無効データを表している。

【００２４】しかしながら、内部ＲＡＭ３０５のアクセ
スタイムが長いと、図２６Ｅに示すように、有効なデー
タを内部ＲＡＭ３０５から読み出すことができなくな
る。従って、内部ＲＡＭ３０５のアクセスタイムによっ
て、クロックの周波数を高くすることが制約されてい
た。このようにクロックの周波数を高くできないため
に、調停ブロック３０３に対するデータの転送クロック
の周波数も高くできず、転送効率の低下が生じる問題が
あった。

【００２５】従って、この発明の一つの目的は、フリッ
プフロップを介して入出力することによる遅れによって
生じるデータ転送効率の低下を防止することができるメ
モリインタフェースおよびデータ処理装置を提供するこ
とにある。

【００２６】この発明の他の目的は、内部ＲＡＭのアク
セスタイムが長いことによって生じるデータ転送効率の
低下を防止することができるメモリインタフェースおよ
びデータ処理装置を提供することにある。

【００２７】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、信号処理ブロックからメモ
リに対するアクセスが調停ブロックを介してなされるメ
モリインタフェースにおいて、メモリに対してライト動
作する時に、メモリに対してアクセスできる期間とでき
ない期間とを指示するビジー信号を調停ブロックが信号
処理ブロックに対して与え、信号処理ブロックは、アド
レスおよびデータの開始を示すスタート信号をビジー信
号がアクセスできる期間を示す前に先行して発生し、調
停ブロックは、ビジー信号がアクセスできる期間になっ
た時に、スタート信号が到来したものとして、スタート
信号に応答した処理を行うことを特徴とするメモリイン
タフェースである。請求項２の発明は、請求項１に示さ
れるメモリインタフェースを備えるデータ処理装置であ
る。

【００２８】請求項３の発明は、信号処理ブロックから
メモリに対するアクセスが調停ブロックを介してなされ
るメモリインタフェースにおいて、メモリに対してライ
ト動作する時に、メモリに対してアクセスできる期間と
できない期間とを指示するビジー信号を調停ブロックが
信号処理ブロックに対して与え、信号処理ブロックは、
内部のメモリから第１のクロックと同期してデータをリ
ードし、リードしたデータを、第１のクロックの整数倍
の周波数の第２のクロックと同期して調停ブロックに対
して供給することを特徴とするメモリインタフェースで
ある。請求項４の発明は、請求項３に示されるメモリイ
ンタフェースを備えるデータ処理装置である。

【００２９】請求項１および２の発明では、ライトデー
タおよびアドレスの位置を示すスタート信号をビジー信
号がローレベル（アクセスできる期間）となる以前に先
行して発生させ、調停ブロックは、自分が出力したビジ
ー信号をローレベルに下げた時に、スタート信号がハイ
レベルであれば、スタート信号が到来したものとして処
理する。従って、ビジー信号の入力、出力のために、フ
リップフロップを介在させることによるデータの空きの
発生を防止できる。

【００３０】請求項３および４の発明では、内部のＲＡ
Ｍのアクセスタイムが長い場合には、ＲＡＭのリードを
第１のクロックclock2で行い、リードデータをフリップ
フロップによってサンプリングすることで、第１のクロ
ックの例えば２倍の周波数の第２のクロックclock1と同
期して調停ブロックへ転送できる。それによって、アク
セスタイムの長いＲＡＭを使用できる。言い換えると、
ＲＡＭの動作速度より高速のクロックをインタフェース
用に使用できる。

【００３１】

【発明の実施の形態】以下、この発明によるブロック間
インタフェースを採用したディジタルＶＴＲについて説
明する。ディジタルＶＴＲの説明に先立って、この発明
の特徴とするブロック間インタフェースについて、図１
から図５を参照して説明する。図１、図２および図３
は、ブロック間インタフェースを説明するのに使用する
ブロック図である。

【００３２】図１および図２において、３１１は、内部
ブロックであり、３１４は、内部ブロック３１１がアク
セスするメインメモリとしてのＳＤＲＡＭである。ＳＤ
ＲＡＭ３１４は、ビデオデータ、オーディオデータのよ
うな複数のデータをそれぞれ処理する複数の内部ブロッ
クによって共有される。内部ブロック３１１は、そのう
ちの一つのブロックである。複数の内部ブロックからＳ
ＤＲＡＭ３１４に対するアクセス要求が衝突する場合も
あるので、調停ブロック３１３を複数の内部ブロック
と、ＳＤＲＡＭ３１４との間に設ける。内部ブロック３
１１は、複数の内部ブロックの内の一つである。調停ブ
ロック３１３とＳＤＲＡＭ３１４との間は、データバス
とコントロールバスとが設けられている。

【００３３】ＳＤＲＡＭ３１４に対する効率の良いアク
セスを行うために、調停ブロック３１３は、内部ブロッ
ク３１１からライト要求を受け取った場合、ＳＤＲＡＭ
に対してバス上を転送されるデータ中に空きを生じない
ように、ライトデータを供給する必要がある。また、調
停ブロック３１３が他の内部ブロックからのアクセス要
求を処理できない場合には、その状態を内部ブロック３
１１に対して教える必要がある。そのための信号とし
て、ビジー信号が使用される。ビジー信号が例えばハイ
レベルであったら、ＳＤＲＡＭに対してアクセスできな
い期間と定義する。

【００３４】内部ブロック３１１は、アクセス開始信号
である、バーストスタート信号を発生する。バーストス
タート信号によって、ライトアドレスの開始位置および
ライトデータの先頭位置が指示される。アドレスに続い
てライトデータが内部ブロック３１１から調停ブロック
３１３へ供給される。一例として、ビジー信号、バース
トスタート信号は、それぞれ１ビットであり、アドレス
バスが２１ビット幅であり、データバスが３２ビット幅
である。

【００３５】図１は、内部ブロック３１１がＳＤＲＡＭ
３１４に対してデータをライトする時の構成を示す。図
１を参照して、この発明によるブロック間インタフェー
スの第１の例について説明する。図２は、内部ブロック
３１１が内部にＲＡＭ３１５を有する場合の構成を示
し、ＲＡＭ３１５から読み出されたデータがフリップフ
ロップ３１６を介して調停ブロック３１３へ供給され
る。図３は、図２に示すように、内部ブロックを構成し
た場合のブロック間インタフェースを示す。図２および
図３を参照して、この発明によるブロック間インタフェ
ースの第２の例について説明する。

【００３６】図１の構成に適用される、この発明のブロ
ック間インタフェースの第１の例について、図４のタイ
ミングチャートを参照して説明する。図４Ａに、タイミ
ング基準としてのクロック信号と、バーストスタート信
号およびアドレスが示されている。内部ブロック３１１
がバーストスタート信号、アドレスおよびデータを調停
ブロック３１３に対して送る。バーストスタート信号に
よって、バーストのスタート、すなわち、アドレスとデ
ータの位置が示される。アドレスは、２１ビット幅であ
り、その上位の２ビットによって４個のバンクの内の一
つのバンクが指定される。

【００３７】図４Ｂは、ライト動作時の内部ブロック３
１１と調停ブロック３１３間のインタフェースを説明す
るものである。ライト動作時には、内部ブロック３１１
から調停ブロック３１３へライトデータが供給される。
Ｄ０からＤ７の８ワードが１バーストであり、１バース
トのライトが終了すると、再びバーストスタート信号お
よびアドレスが内部ブロック３１１から調停ブロック３
１３へ送られ、バンク切り替えがなされ、別のバンクに
対して次のバーストの８ワードがライトされる。ライト
動作時にハイレベルとなり、その期間は、アクセスでき
ないことを示すビジー信号が内部ブロック３１１に対し
て供給される。ビジー信号がローレベルになると、次の
バーストスタート信号およびアドレスが調停ブロック３
１３へ供給される。そして、調停ブロック３１３とＳＤ
ＲＡＭ３１４間のＳＤＲＡＭバス上には、調停ブロック
３１３の構成に応じたクロック数の時間の遅延後にライ
トデータが発生する。

【００３８】図４Ｂは、図２４Ｂと同様に、望ましい制
御のタイミングチャートである。しかしながら、上述し
たように、内部ブロック３１１と調停ブロック３１３間
でビジー信号、バーストスタート信号を伝送する時に、
タイミングの安定化のために、これらの信号を出力する
側とこれらの信号を入力する側のそれぞれにフリップフ
ロップが設けられ、そのために、内部ブロック３１１か
ら発生するバーストスタート信号およびアドレスが２ク
ロックの遅れを持つことになり、その結果、内部ブロッ
ク３１１と調停ブロック３１３との間で伝送されるデー
タは、バンクＡのデータと次のバンクＢのデータの間で
２クロックの空きが発生する。

【００３９】なお、図４は、他の内部ブロックの処理が
されていない状態、すなわち、最高速度の動作を示して
いる。若し、他の内部ブロックの処理がされていると、
ビジー信号の長さは、図４に示すものより長くなる。

【００４０】この発明によるブロック間インタフェース
の第１の例では、ビジー信号をローに下げてからアクセ
スするのではなく、調停ブロック３１３に対して内部ブ
ロック３１１がデータを出力することが予定れている場
合には、ビジー信号がハイレベルの区間において、予め
バーストスタート信号をハイレベルにすると共に、アド
レスも出力しておく。そして、内部ブロック３１１は、
ビジー信号が下がったらバーストスタート信号を下げ、
調停ブロック３１３は、自分が出力しているビジー信号
を下げた時に、バーストスタート信号がハイレベルであ
れば、バーストスタート信号が到来したものと判断し
て、処理を行う。

【００４１】図４Ｃは、このような第１の例のタイミン
グを示す。図４Ａ中のビジー信号が調停ブロック３１３
から内部ブロック３１１に与えられ、内部ブロック３１
１がフリップフロップでこのビジー信号を受けることに
よって、図４Ｃに示すように、１クロック遅れてビジー
信号が内部ブロック３１１に取り込まれる。

【００４２】内部ブロック３１１は、図４Ｃにおいて、
３２０で示すように、ビジー信号がハイレベルの区間に
おいて、バーストスタート信号を予めハイレベルにする
と共に、アドレスも出力しておき、ビジー信号がローレ
ベルに下がると、バーストスタート信号もローレベルに
下げる。バーストスタート信号がローレベルに下がる
と、バーストの先頭のワードＤ０を出力する。

【００４３】このバーストスタート信号が３２１で示す
ように、フリップフロップを介することによって、１ク
ロック分遅れて、調停ブロック３１３に対して出力され
る。調停ブロック３１３は、図４Ａにおいて３２２で示
すように、自分が出力したビジー信号がローレベルで、
且つ３２３で示すように、受け取ったバーストスタート
信号がハイレベルであったなら、受け取ったバーストス
タート信号がバーストスタート信号であると認識する。
３２２および３２３は、クロックで規定される同一タイ
ミングである。この次のクロックのタイミングにおい
て、バーストスタート信号がハイレベルであっても、そ
れを無視する。

【００４４】このように制御することによって、図２５
のタイミングチャートで示される方法に比較して、バー
ストスタート信号が２クロック分早く処理されるため、
内部ブロック３１１から調停ブロック３１３へ送られる
データに空きが生じることを防止できる。なお、一番最
初のデータに関しても、予めバーストスタート信号をハ
イレベルにしておくことができる。

【００４５】次にこの発明によるブロック間インタフェ
ースの第２の例について説明する。図２に示す構成のよ
うに、ＳＤＲＡＭ３１４に対してライトを行いたい内部
ブロックのデータがその内部のＲＡＭ３１５に蓄えられ
ており、そこから読み出してＳＤＲＡＭ３１４へ出力す
る場合などは、フリップフロップなどの回路に比してＲ
ＡＭ３１５のアクセス速度が遅いために、クロックでの
連続読み出しができない可能性がある。内部ＲＡＭ３１
５は、同期型ＲＡＭである。大規模ＡＳＩＣでは、ＲＡ
Ｍの動作速度を向上させるために、クロック同期型ＲＡ
Ｍが採用されている。内部ＲＡＭ３１５に対して与えら
れたアドレスからデータが読み出され、読み出されたデ
ータがフリップフロップ３１６を介して調停ブロック３
１３へ出力される。

【００４６】図２６Ｅを参照して説明したように、内部
ＲＡＭ３１５のアクセスタイムが長いと、有効なデータ
を内部ＲＡＭ３１５から読み出すことができなくなる。
従って、内部ＲＡＭ３１５のアクセスタイムによって、
クロックの周波数を高くすることが制約されていた。こ
のようにクロックの周波数を高くできないために、調停
ブロック３１３に対するデータの転送クロックの周波数
も高くできず、転送効率の低下が生じる問題があった。

【００４７】第２の例は、このような問題を解決するも
のである。図２に示すように、内部ＲＡＭ３１５がその
アクセスタイムが長いものであるときには、フリップフ
ロップ３１６に対するクロックclock1の周波数の１／２
の周波数のクロックclock2を内部ＲＡＭ３１５に対して
供給し、このclock2と同期して内部ＲＡＭ３１５からデ
ータをリードする。また、図３に示すように、内部ブロ
ック３１１と調停ブロック３１３間のインタフェース上
にバーストタイプ信号を新たに設ける。バーストタイプ
信号のハイレベルは、２クロック毎にデータをインタフ
ェースすることを示す。バーストタイプ信号のハイレベ
ル／ローレベルは、バーストスタート信号がハイレベル
の時の値により決定される。

【００４８】図５は、ブロック間インタフェースの第２
の例の動作を示すタイミングチャートである。図５Ａが
クロックclock2を示し、図５Ｂがクロックclock2と同期
して変化するアドレスを示す。図５Ｃに示すように、内
部ＲＡＭ３１５のアクセスタイムが長いので、アドレス
Ａ０，Ａ１，Ａ２，・・・に対応して、リードデータＤ
０，Ｄ１，Ｄ２，・・・がクロックclock2の１周期の後
半の期間に発生する。このリードデータがフリップフロ
ップ３１６において、図５Ｄに示すクロックclock1によ
ってサンプリングされる。従って、フリップフロップ３
１６からは、図５Ｈに示すように、clock1の２クロック
に１回の割合で出力されるデータがライトデータとして
供給される。フリップフロップ３１６によって、clock1
の１周期分の遅れが発生する。フリップフロップ３１６
の出力がライトデータとして調停ブロック３１３に供給
される。

【００４９】また、図４Ｆに示すバーストスタート信号
と同一のタイミングでもって、図４Ｅに示すように、バ
ーストタイプ信号がハイレベルとされ、ライトアドレス
が図４Ｇに示すように発生する。バーストスタート信号
がハイレベルの時のバーストタイプ信号がハイレベルで
あるので、調停ブロック３１３は、内部ブロック３１１
からのデータが２クロックに１回の割合で有効であるこ
とを識別できる。

【００５０】バーストタイプ信号を内部ブロック３１１
と調停ブロック３１３間でインタフェースするので、内
部ＲＡＭ３１１のアクセスタイムに対応して動的に内部
ブロック３１１から調停ブロック３１３に供給されるデ
ータが１クロック毎のものか、２クロック毎のものかを
設定できる。若し、内部ＲＡＭ３１５のアクセスタイム
が常に遅い場合には、バーストスタート信号を調停ブロ
ック３１３に対して供給する必要がない。なお、調停ブ
ロック３１３は、高速処理を可能とするために、ＲＡＭ
ではなく、フリップフロップのバッファを有するので、
フリップフロップを介してＳＤＲＡＭ３１４に対して連
続的にデータを出力することができる。

【００５１】調停ブロック３１３に対して複数の内部ブ
ロックが接続されているので、その中の一つの内部ブロ
ックが持つ内部ＲＡＭ３１５のアクセスタイムが長い
と、クロック周波数を高くすることができず、内部ＲＡ
Ｍを持たない、またはアクセスタイムが短い内部ＲＡＭ
を有する他の内部ブロックから調停ブロック３１３への
データの転送クロックの周波数も高くできず、転送効率
の低下が生じる問題があった。しかしながら、この発明
のブロック間インタフェースの第２の例によれば、内部
ブロックと調停ブロック間のデータの転送クロックとし
て、周波数が高いclock1を使用することができ、このよ
うな問題が発生しない。

【００５２】上述した説明では、バーストタイプ信号の
ハイレベルを２クロックに１度の転送としていたが、３
クロック、４クロック等に１度の転送としても実現可能
である。また、内部ＲＡＭに対して、クロックclock1を
１／２分周したclock2を与えているが、イネーブル制御
可能なＲＡＭであれば、インタフェース用のクロックcl
ock1と同一のクロックを与えても、イネーブル信号を制
御することによって、同様の制御が可能である。さら
に、アドレスのビット数、データのビット数は、上述し
た値に限定されるものではない。

【００５３】上述したこの発明によるブロック間インタ
フェースを採用したディジタルＶＴＲについて以下に説
明する。このディジタルＶＴＲは、放送局の環境で使用
して好適なもので、互いに異なる複数のフォーマットの
ビデオ信号の記録・再生を可能とするものである。例え
ば、ＮＴＳＣ方式に基づいたインターレス走査で有効ラ
イン数が４８０本の信号（４８０ｉ信号）およびＰＡＬ
方式に基づいたインターレス走査で有効ライン数が５７
６本の信号（５７６ｉ信号）の両者を殆どハードウエア
を変更せずに記録・再生することが可能とされる。さら
に、インターレス走査でライン数が１０８０本の信号
（１０８０ｉ信号）、プログレッシブ走査（ノンインタ
ーレス）でライン数がそれぞれ４８０本、７２０本、１
０８０本の信号（４８０ｐ信号、７２０ｐ信号、１０８
０ｐ信号）などの記録・再生も行うようにできる。

【００５４】また、ディジタルＶＴＲでは、ビデオ信号
およびオーディオ信号は、ＭＰＥＧ２方式に基づき圧縮
符号化される。周知のように、ＭＰＥＧ２は、動き補償
予測符号化と、ＤＣＴによる圧縮符号化とを組み合わせ
たものである。ＭＰＥＧ２のデータ構造は、階層構造を
なしており、下位から、ブロック層、マクロブロック
層、スライス層、ピクチャ層、ＧＯＰ(Group Of Pictur
e)層およびシーケンス層となっている。

【００５５】ブロック層は、ＤＣＴを行う単位であるＤ
ＣＴブロックからなる。マクロブロック層は、複数のＤ
ＣＴブロックで構成される。スライス層は、ヘッダ部
と、行間をまたがらない任意個のマクロブロックより構
成される。ピクチャ層は、ヘッダ部と、複数のスライス
とから構成される。ピクチャは、１画面に対応する。Ｇ
ＯＰ(Group Of Picture)層は、ヘッダ部と、フレーム内
符号化に基づくピクチャであるＩピクチャと、予測符号
化に基づくピクチャであるＰおよびＢピクチャとから構
成される。

【００５６】Ｉピクチャ(Intra-coded picture：イント
ラ符号化画像) は、符号化されるときその画像１枚の中
だけで閉じた情報を使用するものである。従って、復号
時には、Ｉピクチャ自身の情報のみで復号できる。Ｐピ
クチャ(Predictive-coded picture ：順方向予測符号化
画像）は、予測画像（差分をとる基準となる画像）とし
て、時間的に前の既に復号されたＩピクチャまたはＰピ
クチャを使用するものである。動き補償された予測画像
との差を符号化するか、差分を取らずに符号化するか、
効率の良い方をマクロブロック単位で選択する。Ｂピク
チャ(Bidirectionally predictive-coded picture ：両
方向予測符号化画像）は、予測画像（差分をとる基準と
なる画像）として、時間的に前の既に復号されたＩピク
チャまたはＰピクチャ、時間的に後ろの既に復号された
ＩピクチャまたはＰピクチャ、並びにこの両方から作ら
れた補間画像の３種類を使用する。この３種類のそれぞ
れの動き補償後の差分の符号化と、イントラ符号化の中
で、最も効率の良いものをマクロブロック単位で選択す
る。

【００５７】従って、マクロブロックタイプとしては、
フレーム内符号化(Intra) マクロブロックと、過去から
未来を予測する順方向(Foward)フレーム間予測マクロブ
ロックと、未来から過去を予測する逆方向(Backward)フ
レーム間予測マクロブロックと、前後両方向から予測す
る両方向マクロブロックとがある。Ｉピクチャ内の全て
のマクロブロックは、フレーム内符号化マクロブロック
である。また、Ｐピクチャ内には、フレーム内符号化マ
クロブロックと順方向フレーム間予測マクロブロックと
が含まれる。Ｂピクチャ内には、上述した４種類の全て
のタイプのマクロブロックが含まれる。

【００５８】ＧＯＰには、最低１枚のＩピクチャが含ま
れ、ＰおよびＢピクチャは、存在しなくても許容され
る。最上層のシーケンス層は、ヘッダ部と複数のＧＯＰ
とから構成される。

【００５９】ＭＰＥＧのフォーマットにおいては、スラ
イスが１つの可変長符号系列である。可変長符号系列と
は、可変長符号を復号化しなければデータの境界を検出
できない系列である。

【００６０】また、シーケンス層、ＧＯＰ層、ピクチャ
層、スライス層およびマクロブロック層の先頭には、そ
れぞれ、バイト単位に整列された所定のビットパターン
を有する識別コード（スタートコードと称される）が配
される。なお、上述した各層のヘッダ部は、ヘッダ、拡
張データまたはユーザデータをまとめて記述したもので
ある。シーケンス層のヘッダには、画像（ピクチャ）の
サイズ（縦横の画素数）等が記述される。ＧＯＰ層のヘ
ッダには、タイムコードおよびＧＯＰを構成するピクチ
ャ数等が記述される。

【００６１】スライス層に含まれるマクロブロックは、
複数のＤＣＴブロックの集合であり、ＤＣＴブロックの
符号化系列は、量子化されたＤＣＴ係数の系列を０係数
の連続回数（ラン）とその直後の非０系列（レベル）を
１つの単位として可変長符号化したものである。マクロ
ブロックならびにマクロブロック内のＤＣＴブロックに
は、バイト単位に整列した識別コードが付加されない。

【００６２】マクロブロックは、画面（ピクチャ）を１
６画素×１６ラインの格子状に分割したものである。ス
ライスは、例えばこのマクロブロックを水平方向に連結
してなる。連続するスライスの前のスライスの最後のマ
クロブロックと、次のスライスの先頭のマクロブロック
とは連続しており、スライス間でのマクロブロックのオ
ーバーラップを形成することは、許されていない。ま
た、画面のサイズが決まると、１画面当たりのマクロブ
ロック数は、一意に決まる。

【００６３】一方、復号および符号化による信号の劣化
を避けるためには、符号化データ上で編集することが望
ましい。このとき、ＰピクチャおよびＢピクチャは、そ
の復号に、時間的に前のピクチャあるいは前後のピクチ
ャを必要とする。そのため、編集単位を１フレーム単位
とすることができない。この点を考慮して、１つのＧＯ
Ｐが１枚のＩピクチャからなるようにしている。

【００６４】また、例えば１フレーム分の記録データが
記録される記録領域が所定のものとされる。ＭＰＥＧ２
では、可変長符号化を用いているので、１フレーム期間
に発生するデータを所定の記録領域に記録できるよう
に、１フレーム分の発生データ量が制御される。さら
に、磁気テープへの記録に適するように、１スライスを
１マクロブロックから構成すると共に、１マクロブロッ
クを、所定長の固定枠に当てはめる。

【００６５】図６は、ディジタルＶＴＲの記録側の構成
の一例を示す。記録時には、所定のインタフェース例え
ばＳＤＩ(Serial Data Interface) の受信部を介してデ
ィジタルビデオ信号が端子１０１から入力される。ＳＤ
Ｉは、（４：２：２）コンポーネントビデオ信号とディ
ジタルオーディオ信号と付加的データとを伝送するため
に、ＳＭＰＴＥによって規定されたインターフェイスで
ある。入力ビデオ信号は、ビデオエンコーダ１０２にお
いてＤＣＴ(Discrete Cosine Transform) の処理を受
け、係数データに変換され、係数データが可変長符号化
される。ビデオエンコーダ１０２からの可変長符号化
（ＶＬＣ）データは、ＭＰＥＧ２に準拠したエレメンタ
リストリームである。この出力は、セレクタ１０３の一
方の入力端に供給される。

【００６６】一方、入力端子１０４を通じて、ＡＮＳＩ
／ＳＭＰＴＥ３０５Ｍによって規定されたインターフ
ェイスである、ＳＤＴＩ(Serial Data Transport Inter
face) のフォーマットのデータが入力される。この信号
は、ＳＤＴＩ受信部１０５で同期検出される。そして、
バッファに一旦溜め込まれ、エレメンタリストリームが
抜き出される。抜き出されたエレメンタリストリーム
は、セレクタ１０３の他方の入力端に供給される。

【００６７】セレクタ１０３で選択され出力されたエレ
メンタリストリームは、ストリームコンバータ１０６に
供給される。ストリームコンバータ１０６では、ＭＰＥ
Ｇ２の規定に基づきＤＣＴブロック毎に並べられていた
ＤＣＴ係数を、１マクロブロックを構成する複数のＤＣ
Ｔブロックを通して、周波数成分毎にまとめ、まとめた
周波数成分を並べ替える。並べ替えられた変換エレメン
タリストリームは、パッキングおよびシャフリング部１
０７に供給される。

【００６８】エレメンタリストリームのビデオデータ
は、可変長符号化されているため、各マクロブロックの
データの長さが不揃いである。パッキングおよびシャフ
リング部１０７では、マクロブロックが固定枠に詰め込
まれる。このとき、固定枠からはみ出たオーバーフロー
部分は、固定枠のサイズに対して空いている領域に順に
詰め込まれる。また、タイムコード等のシステムデータ
が入力端子１０８からパッキングおよびシャフリング部
１０７に供給され、ピクチャデータと同様にシステムデ
ータが記録処理を受ける。また、走査順に発生する１フ
レームのマクロブロックを並び替え、テープ上のマクロ
ブロックの記録位置を分散させるシャフリングが行われ
る。シャフリングによって、変速再生時に断片的にデー
タが再生される時でも、画像の更新率を向上させること
ができる。

【００６９】パッキングおよびシャフリング部１０７か
らのビデオデータおよびシステムデータ（以下、特に必
要な場合を除き、システムデータを含む場合も単にビデ
オデータと言う。）が外符号エンコーダ１０９に供給さ
れる。ビデオデータおよびオーディオデータに対するエ
ラー訂正符号としては、積符号が使用される。積符号
は、ビデオデータまたはオーディオデータの２次元配列
の縦方向に外符号の符号化を行い、その横方向に内符号
の符号化を行い、データシンボルを２重に符号化するも
のである。外符号および内符号としては、リードソロモ
ンコード(Reed-Solomon code) を使用できる。

【００７０】外符号エンコーダ１０９の出力がシャフリ
ング部１１０に供給され、複数のＥＣＣブロックにわた
ってシンクブロック単位で順番を入れ替える、シャフリ
ングがなされる。シンクブロック単位のシャフリングに
よって特定のＥＣＣブロックにエラーが集中することが
防止される。シャフリング部１１０でなされるシャフリ
ングをインターリーブと称することもある。シャフリン
グ部１１０の出力が混合部１１１に供給され、オーディ
オデータと混合される。なお、混合部１１１は、後述の
ように、メインメモリにより構成される。

【００７１】１１２で示す入力端子からオーディオデー
タが供給される。本例のディジタルＶＴＲでは、非圧縮
のディジタルオーディオ信号が扱われる。ディジタルオ
ーディオ信号は、入力側のＳＤＩ受信部（図示しない）
またはＳＤＴＩ受信部１０５で分離されたもの、または
オーディオインタフェースを介して入力されたものであ
る。入力ディジタルオーディオ信号が遅延部１１３を介
してＡＵＸ付加部１１４に供給される。遅延部１１３
は、オーディオ信号とビデオ信号と時間合わせ用のもの
である。入力端子１１５から供給されるオーディオＡＵ
Ｘは、補助的データであり、オーディオデータのサンプ
リング周波数等のオーディオデータに関連する情報を有
するデータである。オーディオＡＵＸは、ＡＵＸ付加部
１１４にてオーディオデータに付加され、オーディオデ
ータと同等に扱われる。

【００７２】ＡＵＸ付加部１１４からのオーディオデー
タおよびＡＵＸ（以下、特に必要な場合を除き、ＡＵＸ
を含む場合も単にオーディオデータと言う。）が外符号
エンコーダ１１６に供給される。外符号エンコーダ１１
６は、オーディオデータに対して外符号の符号化を行
う。外符号エンコーダ１１６の出力がシャフリング部１
１７に供給され、シャフリング処理を受ける。オーディ
オシャフリングとして、シンクブロック単位のシャフリ
ングと、チャンネル単位のシャフリングとがなされる。

【００７３】シャフリング部１１７の出力が混合部１１
１に供給され、ビデオデータとオーディオデータが１チ
ャンネルのデータとされる。混合部１１１の出力がＩＤ
付加部１１８が供給され、ＩＤ付加部１１８にて、シン
クブロック番号を示す情報等を有するＩＤが付加され
る。ＩＤ付加部１１８の出力が内符号エンコーダ１１９
に供給され、内符号の符号化がなされる。さらに、内符
号エンコーダ１１９の出力が同期付加部１２０に供給さ
れ、シンクブロック毎の同期信号が付加される。同期信
号が付加されることによってシンクブロックが連続する
記録データが構成される。この記録データが記録アンプ
１２１を介して回転ヘッド１２２に供給され、磁気テー
プ１２３上に記録される。回転ヘッド１２２は、実際に
は、隣接するトラックを形成するヘッドのアジマスが互
いに異なる複数の磁気ヘッドが回転ドラムに取り付けら
れたものである。

【００７４】記録データに対して必要に応じてスクラン
ブル処理を行っても良い。また、記録時にディジタル変
調を行っても良く、さらに、パーシャル・レスポンスク
ラス４とビタビ符号を使用しても良い。

【００７５】図７は、ディジタルＶＴＲの再生側の構成
の一例を示す。磁気テープ１２３から回転ヘッド１２２
で再生された再生信号が再生アンプ１３１を介して同期
検出部１３２に供給される。再生信号に対して、等化や
波形整形などがなされる。また、ディジタル変調の復
調、ビタビ復号等が必要に応じてなされる。同期検出部
１３２は、シンクブロックの先頭に付加されている同期
信号を検出する。同期検出によって、シンクブロックが
切り出される。

【００７６】同期検出ブロック１３２の出力が内符号エ
ンコーダ１３３に供給され、内符号のエラー訂正がなさ
れる。内符号エンコーダ１３３の出力がＩＤ補間部１３
４に供給され、内符号によりエラーとされたシンクブロ
ックのＩＤ例えばシンクブロック番号が補間される。Ｉ
Ｄ補間部１３４の出力が分離部１３５に供給され、ビデ
オデータとオーディオデータとが分離される。上述した
ように、ビデオデータは、ＭＰＥＧのイントラ符号化で
発生したＤＣＴ係数データおよびシステムデータを意味
し、オーディオデータは、ＰＣＭ(Pulse Code Modulati
on) データおよびＡＵＸを意味する。

【００７７】分離部１３５からのビデオデータがデシャ
フリング部１３６において、シャフリングと逆の処理が
なされる。デシャフリング部１３６は、記録側のシャフ
リング部１１０でなされたシンクブロック単位のシャフ
リングを元に戻す処理を行う。デシャフリング部１３６
の出力が外符号デコーダ１３７に供給され、外符号によ
るエラー訂正がなされる。訂正できないエラーが発生し
た場合には、エラーの有無を示すエラーフラグがエラー
有りを示すものとされる。

【００７８】外符号デコーダ１３７の出力がデシャフリ
ングおよびデパッキング部１３８に供給される。デシャ
フリングおよびデパッキング部１３８は、記録側のパッ
キングおよびシャフリング部１０７でなされたマクロブ
ロック単位のシャフリングを元に戻す処理を行う。ま
た、デシャフリングおよびデパッキング部１３８では、
記録時に施されたパッキングを分解する。すなわち、マ
クロブロック単位にデータの長さを戻して、元の可変長
符号（不等長データ）を復元する。さらに、デシャフリ
ングおよびデパッキング部１３８において、システムデ
ータが分離され、出力端子１３９に取り出される。

【００７９】デシャフリングおよびデパッキング部１３
８の出力が補間部１４０に供給され、エラーフラグが立
っている（すなわち、エラーのある）データが修整され
る。すなわち、変換前に、マクロブロックデータの途中
にエラーがあるとされた場合には、エラー箇所以降の周
波数成分のＤＣＴ係数が復元できない。そこで、例えば
エラー箇所のデータをブロック終端符号（ＥＯＢ）に置
き替え、それ以降の周波数成分のＤＣＴ係数をゼロとす
る。同様に、高速再生時にも、シンクブロック長に対応
する長さまでのＤＣＴ係数のみを復元し、それ以降の係
数は、ゼロデータに置き替えられる。さらに、補間部１
４０では、ビデオデータの先頭に付加されているヘッダ
がエラーの場合に、ヘッダ（シーケンスヘッダ、ＧＯＰ
ヘッダ、ピクチャヘッダ、ユーザデータ等）を回復する
処理もなされる。

【００８０】ＤＣＴブロックに跨がって、ＤＣＴ係数が
ＤＣ成分および低域成分から高域成分へと並べられてい
るため、このように、ある箇所以降からＤＣＴ係数を無
視しても、マクロブロックを構成するＤＣＴブロックの
それぞれに対して、満遍なくＤＣならびに低域成分から
のＤＣＴ係数を行き渡らせることができる。

【００８１】補間部１４０の出力がストリームコンバー
タ１４１に供給される。ストリームコンバータ１４１で
は、記録側のストリームコンバータ１０６と逆の処理が
なされる。すなわち、ＤＣＴブロックに跨がって周波数
成分毎に並べられていたＤＣＴ係数を、ＤＣＴブロック
毎に並び替える。これにより、再生信号がＭＰＥＧ２に
準拠したエレメンタリストリームに変換される。

【００８２】また、ストリームコンバータ１４１の入出
力は、記録側と同様に、マクロブロックの最大長に応じ
て、十分な転送レート（バンド幅）を確保しておく。マ
クロブロックの長さを制限しない場合には、画素レート
の３倍のバンド幅を確保するのが好ましい。

【００８３】ストリームコンバータ１４１の出力がビデ
オデコーダ１４２に供給される。ビデオデコーダ１４２
は、エレメンタリストリームを復号し、ビデオデータを
出力する。すなわち、ビデオデコーダ１４２は、逆量子
化処理と、逆ＤＣＴ処理とがなされる。復号ビデオデー
タが出力端子１４３に取り出される。外部とのインタフ
ェースには、例えばＳＤＩが使用される。また、ストリ
ームコンバータ１４１からのエレメンタリストリームが
ＳＤＴＩ送信部１４４に供給される。ＳＤＴＩ送信部１
４４には、経路の図示を省略しているが、システムデー
タ、再生オーディオデータ、ＡＵＸも供給され、ＳＤＴ
Ｉフォーマットのデータ構造を有するストリームへ変換
される。ＳＤＴＩ送信部１４４からのストリームが出力
端子１４５を通じて外部に出力される。

【００８４】分離部１３５で分離されたオーディオデー
タがデシャフリング部１５１に供給される。デシャフリ
ング部１５１は、記録側のシャフリング部１１７でなさ
れたシャフリングと逆の処理を行う。デシャフリング部
１１７の出力が外符号デコーダ１５２に供給され、外符
号によるエラー訂正がなされる。外符号デコーダ１５２
からは、エラー訂正されたオーディオデータが出力され
る。訂正できないエラーがあるデータに関しては、エラ
ーフラグがセットされる。

【００８５】外符号デコーダ１５２の出力がＡＵＸ分離
部１５３に供給され、オーディオＡＵＸが分離される。
分離されたオーディオＡＵＸが出力端子１５４に取り出
される。また、オーディオデータが補間部１５５に供給
される。補間部１５５では、エラーの有るサンプルが補
間される。補間方法としては、時間的に前後の正しいデ
ータの平均値で補間する平均値補間、前の正しいサンプ
ルの値をホールドする前値ホールド等を使用できる。補
間部１５５の出力が出力部１５６に供給される。出力部
１５６は、エラーであり、補間できないオーディオ信号
の出力を禁止するミュート処理、並びにビデオ信号との
時間合わせのための遅延量調整処理がなされる。出力部
１５６から出力端子１５７に再生オーディオ信号が取り
出される。

【００８６】なお、図６および図７では省略されている
が、入力データと同期したタイミング信号を発生するタ
イミング発生部、記録再生装置の全体の動作を制御する
システムコントローラ（マイクロコンピュータ）等が備
えられている。

【００８７】ディジタルＶＴＲでは、磁気テープへの信
号の記録は、回転する回転ヘッド上に設けられた磁気ヘ
ッドにより、斜めのトラックを形成する、ヘリカルスキ
ャン方式によって行われる。磁気ヘッドは、回転ドラム
上の、互いに対向する位置に、それぞれ複数個が設けら
れる。すなわち、磁気テープが回転ヘッドに１８０°程
度の巻き付け角で以て巻き付けられている場合、回転ヘ
ッドの１８０°の回転により、同時に複数本のトラック
を形成することができる。また、磁気ヘッドは、互いに
アジマスの異なる２個で一組とされる。複数個の磁気ヘ
ッドは、隣接するトラックのアジマスが互いに異なるよ
うに配置される。

【００８８】図８は、上述した回転ヘッドにより磁気テ
ープ上に形成されるトラックフォーマットの一例を示
す。これは、１フレーム当たりのビデオおよびオーディ
オデータが８トラックで記録される例である。例えばフ
レーム周波数が２９．９７Ｈｚ、レートが５０Ｍｂｐ
ｓ、有効ライン数が４８０本で有効水平画素数が７２０
画素のインターレス信号（４８０ｉ信号）およびオーデ
ィオ信号が記録される。また、フレーム周波数が２５Ｈ
ｚ、レートが５０Ｍｂｐｓ、有効ライン数が５７６本で
有効水平画素数が７２０画素のインターレス信号（５７
６ｉ信号）およびオーディオ信号も、図８と同一のテー
プフォーマットによって記録できる。

【００８９】互いに異なるアジマスの２トラックによっ
て１セグメントが構成される。すなわち、８トラック
は、４セグメントからなる。セグメントを構成する１組
のトラックに対して、アジマスと対応するトラック番号

〔０〕とトラック番号〔１〕が付される。図８に示され
る例では、前半の８トラックと、後半の８トラックとの
間で、トラック番号が入れ替えられると共に、フレーム
毎に互いに異なるトラックシーケンスが付される。これ
により、アジマスが異なる１組の磁気ヘッドのうち一方
が、例えば目詰まりなどにより読み取り不能状態に陥っ
ても、前フレームのデータを利用してエラーの影響を小
とできる。

【００９０】トラックのそれぞれにおいて、両端側にビ
デオデータが記録されるビデオセクタが配され、ビデオ
セクタに挟まれて、オーディオデータが記録されるオー
ディオセクタが配される。なお、この図８および後述す
る図９は、テープ上のオーディオセクタの配置を示すも
のである。

【００９１】図８のトラックフォーマットでは、８チャ
ンネルのオーディオデータを扱うことができるようにさ
れている。Ａ１〜Ａ８は、それぞれオーディオデータの
１〜８ｃｈのセクタを示す。オーディオデータは、セグ
メント単位で配列を変えられて記録される。オーディオ
データは、１フィールド期間で発生するオーディオサン
プル（例えばフィールド周波数が２９．９７Hzで、サン
プリング周波数が４８ｋHzの場合には、８００サンプル
または８０１サンプル）が偶数番目のサンプルと奇数番
目のサンプルとにわけられ、各サンプル群とＡＵＸによ
って積符号の１ＥＣＣブロックが構成される。

【００９２】図８では、１フィールド分のオーディオデ
ータが４トラックに記録されるので、オーディオデータ
の１チャンネル当たりの２個のＥＣＣブロックが４トラ
ックに記録される。２個のＥＣＣブロックのデータ（外
符号パリティを含む）が４個のセクタに分割され、図８
に示すように、４トラックに分散されて記録される。２
個のＥＣＣブロックに含まれる複数のシンクブロックが
シャフリングされる。例えばＡ１の参照番号が付された
４セクタによって、チャンネル１の２ＥＣＣブロックが
構成される。

【００９３】また、ビデオデータは、この例では、１ト
ラックに対して４ＥＣＣブロック分のデータがシャフリ
ング（インターリーブ）され、ＵｐｐｅｒＳｉｄｅお
よびＬｏｗｅｒＳｉｄｅで各セクタに分割され記録さ
れる。ＬｏｗｅｒＳｉｄｅのビデオセクタには、所定
位置にシステム領域が設けられる。

【００９４】なお、図８において、ＳＡＴ１（Ｔｒ）お
よびＳＡＴ２（Ｔｍ）は、サーボロック用の信号が記録
されるエリアである。また、各記録エリアの間には、所
定の大きさのギャップ（Ｖｇ１，Ｓｇ１，Ａｇ，Ｓｇ
２，Ｓｇ３およびＶｇ２）が設けられる。

【００９５】図８は、１フレーム当たりのデータを８ト
ラックで記録する例であるが、記録再生するデータのフ
ォーマットによっては、１フレーム当たりのデータを４
トラック、６トラックなどでの記録することができる。
図９Ａは、１フレームが６トラックのフォーマットであ
る。この例では、トラックシーケンスが

〔０〕のみとさ
れる。

【００９６】図９Ｂに示すように、テープ上に記録され
るデータは、シンクブロックと称される等間隔に区切ら
れた複数のブロックからなる。図９Ｃは、シンクブロッ
クの構成を概略的に示す。詳細は後述するが、シンクブ
ロックは、同期検出するためのＳＹＮＣパターン、シン
クブロックのそれぞれを識別するためのＩＤ、後続する
データの内容を示すＤＩＤ、データパケットおよびエラ
ー訂正用の内符号パリティから構成される。データは、
シンクブロック単位でパケットとして扱われる。すなわ
ち、記録あるいは再生されるデータ単位の最小のものが
１シンクブロックである。シンクブロックが多数並べら
れて（図９Ｂ）、例えばビデオセクタが形成される（図
９Ａ）。

【００９７】図１０は、記録／再生の最小単位である、
ビデオデータのシンクブロックのデータ構成をより具体
的に示す。ディジタルＶＴＲにおいては、記録するビデ
オデータのフォーマットに適応して１シンクブロックに
対して１個乃至は２個のマクロブロックのデータ（ＶＬ
Ｃデータ）が格納されると共に、１シンクブロックのサ
イズが扱うビデオ信号のフォーマットに応じて長さが変
更される。図１０Ａに示されるように、１シンクブロッ
クは、先頭から、２バイトのＳＹＮＣパターン、２バイ
トのＩＤ、１バイトのＤＩＤ、例えば１１２バイト〜２
０６バイトの間で可変に規定されるデータ領域および１
２バイトのパリティ（内符号パリティ）からなる。な
お、データ領域は、ペイロードとも称される。

【００９８】先頭の２バイトのＳＹＮＣパターンは、同
期検出用であり、所定のビットパターンを有する。固有
のパターンに対して一致するＳＹＮＣパターンを検出す
ることで、同期検出が行われる。

【００９９】図１１Ａは、ＩＤ０およびＩＤ１のビット
アサインの一例を示す。ＩＤは、シンクブロックが固有
に持っている重要な情報を持っており、各２バイト（Ｉ
Ｄ０およびＩＤ１）が割り当てられている。ＩＤ０は、
１トラック中のシンクブロックのそれぞれを識別するた
めの識別情報（ＳＹＮＣＩＤ）が格納される。ＳＹＮ
ＣＩＤは、例えば各セクタ内のシンクブロックに対し
て付された通し番号である。ＳＹＮＣＩＤは、８ビッ
トで表現される。ビデオのシンクブロックとオーディオ
のシンクブロックとでそれぞれ別個にＳＹＮＣＩＤが
付される。

【０１００】ＩＤ１は、シンクブロックのトラックに関
する情報が格納される。ＭＳＢ側をビット７、ＬＳＢ側
をビット０とした場合、このシンクブロックに関して、
ビット７でトラックの上側（Ｕｐｐｅｒ）か下側（Ｌｏ
ｗｅｒ）かが示され、ビット５〜ビット２で、トラック
のセグメントが示される。また、ビット１は、トラック
のアジマスに対応するトラック番号が示され、ビット０
は、このシンクブロックがビデオデータおよびオーディ
オデータを区別するビットである。

【０１０１】図１１Ｂは、ビデオの場合のＤＩＤのビッ
トアサインの一例を示す。ＤＩＤは、ペイロードに関す
る情報が格納される。上述したＩＤ１のビット０の値に
基づき、ビデオおよびオーディオで、ＤＩＤの内容が異
なる。ビット７〜ビット４は、未定義（Ｒｅｓｅｒｖｅ
ｄ）とされている。ビット３および２は、ペイロードの
モードであり、例えばペイロードのタイプが示される。
ビット３および２は、補助的なものである。ビット１で
ペイロードに１個あるいは２個のマクロブロックが格納
されることが示される。ビット０でペイロードに格納さ
れるビデオデータが外符号パリティであるかどうかが示
される。

【０１０２】図１１Ｃは、オーディオの場合のＤＩＤの
ビットアサインの一例を示す。ビット７〜ビット４は、
Ｒｅｓｅｒｖｅｄとされている。ビット３でペイロード
に格納されているデータがオーディオデータであるか、
一般的なデータであるかどうかが示される。ペイロード
に対して、圧縮符号化されたオーディオデータが格納さ
れている場合には、ビット３がデータを示す値とされ
る。ビット２〜ビット０は、ＮＴＳＣ方式における、５
フィールドシーケンスの情報が格納される。すなわち、
ＮＴＳＣ方式においては、ビデオ信号の１フィールドに
対してオーディオ信号は、サンプリング周波数が４８ｋ
Ｈｚの場合、８００サンプルおよび８０１サンプルの何
れかであり、このシーケンスが５フィールド毎に揃う。
ビット２〜ビット０によって、シーケンスの何処に位置
するかが示される。

【０１０３】図１０に戻って説明すると、図１０Ｂ〜図
１０Ｅは、上述のペイロードの例を示す。図１０Ｂおよ
び図１０Ｃは、ペイロードに対して、１および２マクロ
ブロックのビデオデータ（不等長データ）が格納される
場合の例をそれぞれ示す。図１０Ｂに示される、１マク
ロブロックが格納される例では、先頭の３バイトに、そ
のマクロブロックに対応する不等長データの長さを示す
データ長標識ＬＴが配される。なお、データ長標識ＬＴ
には、自分自身の長さを含んでも良いし、含まなくても
良い。また、図１０Ｃに示される、２マクロブロックが
格納される例では、先頭に第１のマクロブロックのデー
タ長標識ＬＴが配され、続けて第１のマクロブロックが
配される。そして、第１のマクロブロックに続けて第２
のマクロブロックの長さを示すデータ長標識ＬＴが配さ
れ、続けて第２のマクロブロックが配される。データ長
標識ＬＴは、デパッキングのために必要な情報である。

【０１０４】図１０Ｄは、ペイロードに対して、ビデオ
ＡＵＸ（補助的）データが格納される場合の例を示す。
先頭のデータ長標識ＬＴには、ビデオＡＵＸデータの長
さが記される。このデータ長標識ＬＴに続けて、５バイ
トのシステム情報、１２バイトのＰＩＣＴ情報、および
９２バイトのユーザ情報が格納される。ペイロードの長
さに対して余った部分は、Ｒｅｓｅｒｖｅｄとされる。

【０１０５】図１０Ｅは、ペイロードに対してオーディ
オデータが格納される場合の例を示す。オーディオデー
タは、ペイロードの全長にわたって詰め込むことができ
る。オーディオ信号は、圧縮処理などが施されない、例
えばＰＣＭ形式で扱われる。これに限らず、所定の方式
で圧縮符号化されたオーディオデータを扱うようにもで
きる。

【０１０６】本例のディジタルＶＴＲにおいては、各シ
ンクブロックのデータの格納領域であるペイロードの長
さは、ビデオシンクブロックとオーディオシンクブロッ
クとでそれぞれ最適に設定されているため、互いに等し
い長さではない。また、ビデオデータを記録するシンク
ブロックの長さと、オーディオデータを記録するシンク
ブロックの長さとを、信号フォーマットに応じてそれぞ
れ最適な長さに設定される。これにより、複数の異なる
信号フォーマットを統一的に扱うことができる。

【０１０７】図１２Ａは、ＭＰＥＧエンコーダのＤＣＴ
回路から出力されるビデオデータ中のＤＣＴ係数の順序
を示す。ＤＣＴブロックにおいて左上のＤＣ成分から開
始して、水平ならびに垂直空間周波数が高くなる方向
に、ＤＣＴ係数がジグザグスキャンで出力される。その
結果、図１２Ｂに一例が示されるように、全部で６４個
（８画素×８ライン）のＤＣＴ係数が周波数成分順に並
べられて得られる。

【０１０８】このＤＣＴ係数がＭＰＥＧエンコーダのＶ
ＬＣ部によって可変長符号化される。すなわち、最初の
係数は、ＤＣ成分として固定的であり、次の成分（ＡＣ
成分）からは、ゼロのランとそれに続くレベルに対応し
てコードが割り当てられる。従って、ＡＣ成分の係数デ
ータに対する可変長符号化出力は、周波数成分の低い
（低次の）係数から高い（高次の）係数へと、ＡＣ₁，
ＡＣ₂，ＡＣ₃，・・・と並べられたものである。可変
長符号化されたＤＣＴ係数をエレメンタリストリームが
含んでいる。

【０１０９】ストリームコンバータ１０６では、供給さ
れた信号のＤＣＴ係数の並べ替えが行われる。すなわ
ち、それぞれのマクロブロック内で、ジグザグスキャン
によってＤＣＴブロック毎に周波数成分順に並べられた
ＤＣＴ係数がマクロブロックを構成する各ＤＣＴブロッ
クにわたって周波数成分順に並べ替えられる。

【０１１０】図１３は、このストリームコンバータ１０
６におけるＤＣＴ係数の並べ替えを概略的に示す。
（４：２：２）コンポーネント信号の場合に、１マクロ
ブロックは、輝度信号Ｙによる４個のＤＣＴブロック
（Ｙ₁，Ｙ₂，Ｙ₃およびＹ₄）と、色度信号Ｃｂ，Ｃ
ｒのそれぞれによる２個ずつのＤＣＴブロック（Ｃ
ｂ₁，Ｃｂ₂，Ｃｒ₁およびＣｒ₂）からなる。

【０１１１】上述したように、ビデオエンコーダ１０２
では、ＭＰＥＧ２の規定に従いジグザグスキャンが行わ
れ、図１３Ａに示されるように、各ＤＣＴブロック毎
に、ＤＣＴ係数がＤＣ成分および低域成分から高域成分
に、周波数成分の順に並べられる。一つのＤＣＴブロッ
クのスキャンが終了したら、次のＤＣＴブロックのスキ
ャンが行われ、同様に、ＤＣＴ係数が並べられる。

【０１１２】すなわち、マクロブロック内で、ＤＣＴブ
ロックＹ₁，Ｙ₂，Ｙ₃およびＹ₄、ＤＣＴブロックＣ
ｂ₁，Ｃｂ₂，Ｃｒ₁およびＣｒ₂のそれぞれについ
て、ＤＣＴ係数がＤＣ成分および低域成分から高域成分
へと周波数順に並べられる。そして、連続したランとそ
れに続くレベルとからなる組に、〔ＤＣ，ＡＣ₁，ＡＣ
₂，ＡＣ₃，・・・〕と、それぞれ符号が割り当てられ
るように、可変長符号化されている。

【０１１３】ストリームコンバータ１０６では、可変長
符号化され並べられたＤＣＴ係数を、一旦可変長符号を
解読して各係数の区切りを検出し、マクロブロックを構
成する各ＤＣＴブロックに跨がって周波数成分毎にまと
める。この様子を、図１３Ｂに示す。最初にマクロブロ
ック内の８個のＤＣＴブロックのＤＣ成分をまとめ、次
に８個のＤＣＴブロックの最も周波数成分が低いＡＣ係
数成分をまとめ、以下、順に同一次数のＡＣ係数をまと
めるように、８個のＤＣＴブロックに跨がって係数デー
タを並び替える。

【０１１４】並び替えられた係数データは、ＤＣ
（Ｙ₁），ＤＣ（Ｙ₂），ＤＣ（Ｙ₃），ＤＣ
（Ｙ₄），ＤＣ（Ｃｂ₁），ＤＣ（Ｃｂ₂），ＤＣ（Ｃ
ｒ₁），ＤＣ（Ｃｒ₂），ＡＣ₁（Ｙ₁），ＡＣ₁（Ｙ
₂），ＡＣ₁（Ｙ₃），ＡＣ₁（Ｙ₄），ＡＣ₁（Ｃｂ
₁），ＡＣ₁（Ｃｂ₂），ＡＣ₁（Ｃｒ₁），ＡＣ
₁（Ｃｒ₂），・・・である。ここで、ＤＣ、ＡＣ₁、
ＡＣ₂、・・・は、図１２を参照して説明したように、
ランとそれに続くレベルとからなる組に対して割り当て
られた可変長符号の各符号である。

【０１１５】ストリームコンバータ１０６で係数データ
の順序が並べ替えられた変換エレメンタリストリーム
は、パッキングおよびシャフリング部１０７に供給され
る。マクロブロックのデータの長さは、変換エレメンタ
リストリームと変換前のエレメンタリストリームとで同
一である。また、ビデオエンコーダ１０２において、ビ
ットレート制御によりＧＯＰ（１フレーム）単位に固定
長化されていても、マクロブロック単位では、長さが変
動している。パッキングおよびシャフリング部１０７で
は、マクロブロックのデータを固定枠に当てはめる。

【０１１６】図１４は、パッキングおよびシャフリング
部１０７でのマクロブロックのパッキング処理を概略的
に示す。マクロブロックは、所定のデータ長を持つ固定
枠に当てはめられ、パッキングされる。このとき用いら
れる固定枠のデータ長を、記録および再生の際のデータ
の最小単位であるシンクブロックのデータ長と一致させ
ている。これは、シャフリングおよびエラー訂正符号化
の処理を簡単に行うためである。図１４では、簡単のた
め、１フレームに８マクロブロックが含まれるものと仮
定する。

【０１１７】可変長符号化によって、図１４Ａに一例が
示されるように、８マクロブロックの長さは、互いに異
なる。この例では、固定枠である１シンクブロックのデ
ータ領域の長さと比較して、マクロブロック＃１のデー
タ，＃３のデータおよび＃６のデータがそれぞれ長く、
マクロブロック＃２のデータ，＃５のデータ，＃７のデ
ータおよび＃８のデータがそれぞれ短い。また、マクロ
ブロック＃４のデータは、１シンクブロックと略等しい
長さである。

【０１１８】パッキング処理によって、マクロブロック
が１シンクブロック長の固定長枠に詰め込まれる。過不
足無くデータを詰め込むことができるのは、１フレーム
期間で発生するデータ量が固定量に制御されているから
である。図１４Ｂに一例が示されるように、１シンクブ
ロックと比較して長いマクロブロックは、シンクブロッ
ク長に対応する位置で分割される。分割されたマクロブ
ロックのうち、シンクブロック長からはみ出た部分（オ
ーバーフロー部分）は、先頭から順に空いている領域
に、すなわち、長さがシンクブロック長に満たないマク
ロブロックの後ろに、詰め込まれる。

【０１１９】図１４Ｂの例では、マクロブロック＃１
の、シンクブロック長からはみ出た部分が、先ず、マク
ロブロック＃２の後ろに詰め込まれ、そこがシンクブロ
ックの長さに達すると、マクロブロック＃５の後ろに詰
め込まれる。次に、マクロブロック＃３の、シンクブロ
ック長からはみ出た部分がマクロブロック＃７の後ろに
詰め込まれる。さらに、マクロブロック＃６のシンクブ
ロック長からはみ出た部分がマクロブロック＃７の後ろ
に詰め込まれ、さらにはみ出た部分がマクロブロック＃
８の後ろに詰め込まれる。こうして、各マクロブロック
がシンクブロック長の固定枠に対してパッキングされ
る。

【０１２０】各マクロブロックに対応する不等長データ
の長さは、ストリームコンバータ１０６において予め調
べておくことができる。これにより、このパッキング部
１０７では、ＶＬＣデータをデコードして内容を検査す
ること無く、マクロブロックのデータの最後尾を知るこ
とができる。

【０１２１】図１５は、ディジタルＶＴＲで使用される
エラー訂正符号の一例を示し、図１５Ａは、ビデオデー
タに対するエラー訂正符号の１ＥＣＣブロックを示し、
図１５Ｂは、オーディオデータに対するエラー訂正符号
の１ＥＣＣブロックを示す。図１５Ａにおいて、ＶＬＣ
データがパッキングおよびシャフリング部１０７からの
データである。ＶＬＣデータの各行に対して、ＳＹＮＣ
パターン、ＩＤ、ＤＩＤが付加され、さらに、内符号の
パリティが付加されることによって、１ＳＹＮＣブロッ
クが形成される。

【０１２２】すなわち、ＶＬＣデータの配列の垂直方向
に整列する所定数のシンボル（バイト）から１０バイト
の外符号のパリティが生成され、その水平方向に整列す
る、ＩＤ、ＤＩＤおよびＶＬＣデータ（または外符号の
パリティ）の所定数のシンボル（バイト）から内符号の
パリティが生成される。図１５Ａの例では、１０個の外
符号パリティのシンボルと、１２個の内符号のパリティ
のシンボルとが付加される。具体的なエラー訂正符号と
しては、リードソロモン符号が使用される。また、図１
５Ａにおいて、１ＳＹＮＣブロック内のＶＬＣデータの
長さが異なるのは、５９．９４Hz、２５Hz、２３．９７
６Hzのように、ビデオデータのフレーム周波数が異なる
のと対応するためである。

【０１２３】図１５Ｂに示すように、オーディオデータ
に対する積符号もビデオデータに対するものと同様に、
１０シンボルの外符号のパリティおよび１２シンボルの
内符号のパリティを生成するものである。オーディオデ
ータの場合は、サンプリング周波数が例えば４８ｋHzと
され、１サンプルが２４ビットに量子化される。１サン
プルを他のビット数例えば１６ビットに変換しても良
い。上述したフレーム周波数の相違に応じて、１ＳＹＮ
Ｃブロック内のオーディオデータの量が相違している。
前述したように、１フィールド分のオーディオデータ／
１チャンネルによって２ＥＣＣブロックが構成される。
１ＥＣＣブロックには、偶数番目および奇数番目の一方
のオーディオサンプルとオーディオＡＵＸとがデータと
して含まれる。

【０１２４】図１６は、記録側構成のより具体的な構成
を示す。図１６において、１６４がＩＣに対して外付け
のメインメモリ１６０のインタフェースである。メイン
メモリ１６０は、ＳＤＲＡＭで構成されている。インタ
フェース１６４によって、メインメモリ１６０の書込み
／読出し動作が制御される。また、パッキング部１０７
ａ、ビデオシャフリング部１０７ｂ、パッキング部１０
７ｃによって、パッキングおよびシャフリング部１０７
が構成される。

【０１２５】図１７は、メインメモリ１６０のアドレス
構成の一例を示す。メインメモリ１６０は、例えばＳＤ
ＲＡＭで構成される。メインメモリ１６０は、ビデオ領
域２５０、オーバーフロー領域２５１およびオーディオ
領域２５２を有する。ビデオ領域２５０は、４つのバン
ク（ｖｂａｎｋ＃０、ｖｂａｎｋ＃１、ｖｂａｎｋ＃２
およびｖｂａｎｋ＃３）からなる。４バンクのそれぞれ
は、１等長化単位のディジタルビデオ信号が格納でき
る。１等長化単位は、発生するデータ量を略目標値に制
御する単位であり、例えばビデオ信号の１ピクチャ（Ｉ
ピクチャ）である。図１７中の、部分Ａは、ビデオ信号
の１シンクブロックのデータ部分を示す。１シンクブロ
ックには、フォーマットによって異なるバイト数のデー
タが挿入される（図１５Ａ参照）。複数のフォーマット
に対応するために、最大のバイト数以上であって、処理
に都合の良いバイト数例えば２５６バイトが１シンクブ
ロックのデータサイズとされている。

【０１２６】ビデオ領域の各バンクは、さらに、パッキ
ング用領域２５０Ａと内符号化エンコーダへの出力用領
域２５０Ｂとに分けられる。オーバーフロー領域２５１
は、上述のビデオ領域に対応して、４つのバンクからな
る。さらに、オーディオデータ処理用の領域２５２をメ
インメモリ１６０が有する。

【０１２７】各マクロブロックのデータ長標識ＬＴを参
照することによって、パッキング部１０７ａが固定枠長
データと、固定枠を越える部分であるオーバーフローデ
ータとをメインメモリ１６０の別々の領域２５０および
２５１に分けて記憶する。固定枠長データは、シンクブ
ロックのデータ領域の長さ以下のデータであり、以下、
ブロック長データと称する。ブロック長データを記憶す
る領域は、各バンクのパッキング処理用領域２５０Ａで
ある。ブロック長より短いデータ長の場合には、メイン
メモリ１６０の対応する領域に空き領域を生じる。ビデ
オシャフリング部１０７ｂが書込みアドレスを制御する
ことによってシャフリングを行う。ここで、ビデオシャ
フリング部１０７ｂは、ブロック長データのみをシャフ
リングし、オーバーフロー部分は、シャフリングせず
に、オーバーフローデータに割り当てられた領域に書込
まれる。

【０１２８】次に、パッキング部１０７ｃが外符号エン
コーダ１０９へのメモリにオーバーフロー部分をパッキ
ングして読み込む処理を行う。すなわち、メインメモリ
１６０から外符号エンコーダ１０９に用意されている１
ＥＣＣブロック分のメモリに対してブロック長のデータ
を読み込み、若し、ブロック長のデータに空き領域が有
れば、そこにオーバーフロー部分を読み込んでブロック
長にデータが詰まるようにする。そして、１ＥＣＣブロ
ック分のデータを読み込むと、読み込み処理を一時中断
し、外符号エンコーダ１０９によって外符号のパリティ
を生成する。外符号パリティは、外符号エンコーダ１０
９のメモリに格納する。外符号エンコーダ１０９の処理
が１ＥＣＣブロック分終了すると、外符号エンコーダ１
０９からデータおよび外符号パリティを内符号を行う順
序に並び替えて、メインメモリ１６０のパッキング処理
用領域２５０Ａと別の出力用領域２５０Ｂに書き戻す。
ビデオシャフリング部１１０は、この外符号の符号化が
終了したデータをメインメモリ１６０へ書き戻す時のア
ドレスを制御することによって、シンクブロック単位の
シャフリングを行う。

【０１２９】このようにブロック長データとオーバーフ
ローデータとを分けてメインメモリ１６０の第１の領域
２５０Ａへのデータの書込み（第１のパッキング処
理）、外符号エンコーダ１０９へのメモリにオーバーフ
ローデータをパッキングして読み込む処理（第２のパッ
キング処理）、外符号パリティの生成、データおよび外
符号パリティをメインメモリ１６０の第２の領域２５０
Ｂに書き戻す処理が１ＥＣＣブロック単位でなされる。
外符号エンコーダ１０９がＥＣＣブロックのサイズのメ
モリを備えることによって、メインメモリ１６０へのア
クセスの頻度を少なくすることができる。

【０１３０】そして、１ピクチャに含まれる所定数のＥ
ＣＣブロック（例えば３２個のＥＣＣブロック）の処理
が終了すると、１ピクチャのパッキング、外符号の符号
化が終了する。そして、インタフェース１６４を介して
メインメモリ１６０の領域２５０Ｂから読出したデータ
がＩＤ付加部１１８、内符号エンコーダ１１９、同期付
加部１２０で処理され、並列直列変換部１２４によっ
て、同期付加部１２０の出力データがビットシリアルデ
ータに変換される。出力されるシリアルデータがパーシ
ャル・レスポンスクラス４のプリコーダ１２５により処
理される。この出力が必要に応じてディジタル変調さ
れ、記録アンプ１２１を介して回転ヘッドに供給され
る。

【０１３１】なお、ＥＣＣブロック内にヌルシンクと称
する有効なデータが配されないシンクブロックを導入
し、記録ビデオ信号のフォーマットの違いに対してＥＣ
Ｃブロックの構成の柔軟性を持たせるようにしても良
い。ヌルシンクは、パッキングおよびシャフリングブロ
ック１０７のパッキング部１０７ａにおいて生成され、
メインメモリ１６０に書込まれる。従って、ヌルシンク
がデータ記録領域を持つことになるので、これをオーバ
ーフロー部分の記録用シンクとして使用することができ
る。

【０１３２】オーディオデータの場合では、１フィール
ドのオーディオデータの偶数番目のサンプルと奇数番目
のサンプルとがそれぞれ別のＥＣＣブロックを構成す
る。ＥＣＣの外符号の系列は、入力順序のオーディオサ
ンプルで構成されるので、外符号系列のオーディオサン
プルが入力される毎に外符号エンコーダ１１６が外符号
パリティを生成する。外符号エンコーダ１１６の出力を
メインメモリ１６０の領域２５２に書込む時のアドレス
制御によって、シャフリング部１１７がシャフリング
（チャンネル単位およびシンクブロック単位）を行う。

【０１３３】さらに、１２６で示すＣＰＵインタフェー
スが設けられ、システムコントローラとして機能するＣ
ＰＵ１２７からのデータを受け取ることが可能とされて
いる。このデータとしては、シャフリングテーブルデー
タ、記録ビデオ信号のフォーマットに関連するパラメー
タ等である。シャフリングテーブルデータがビデオ用シ
ャフリングテーブル（ＲＡＭ）１２８ｖおよびオーディ
オ用シャフリングテーブル（ＲＡＭ）１２８ａに格納さ
れる。シャフリングテーブル１２８ｖは、ビデオシャフ
リング部１０７ｂおよび１１０のシャフリングのための
アドレス変換を行う。シャフリングテーブル１２８ａ
は、オーディオシャフリング１１７のためのアドレス変
換を行う。

【０１３４】この発明は、上述したメインメモリ１６０
に対するアクセスに対して適用される。メインメモリ１
６０として、６４ＭビットのＳＤＲＡＭを使用する。そ
の具体的仕様は、下記のものである。

【０１３５】総ビット数：６７１０８８６４１ワード当たりのビット幅：３２バンク数：４ロウ数：２０４８カラム数：２５６バースト（ワード数）：１，４，８の中で８を選択総ビット数は、バンク数とロウ数とカラム数とビット幅
の積である。

【０１３６】上述した仕様についてさらに説明すると、
１ワード当たりのビット幅が３２ビット／ワードである
ということは、一つのアドレスで表現されるデータの大
きさは、１ワード、すなわち、３２ビット（４バイト）
であることを意味する。一つのロウには、２５６個のカ
ラムアドレスが存在し、２５６ワード、すなわち、１０
２４バイトを格納できることになる。さらに、バースト
が８であるということは、８ワード（＝３２バイト）を
単位として連続したデータのリード／ライトが可能であ
ることを意味する。

【０１３７】ディジタルＶＴＲ等の記録機器の場合、シ
ンクブロックという単位でもって記録／再生動作がなさ
れ、記録／再生処理においては、シンクブロック単位で
ビデオ／オーディオデータの入出力を行うことが処理の
簡略化にとって都合が良い。上述したディジタルＶＴＲ
は、複数のフォーマットに対応でき、シンクブロックの
同期信号、ＩＤ、内符号パリティを除くシンクブロック
のデータは、ビデオデータおよびオーディオデータ共に
２５６バイトを越えることがない。そこで、メインメモ
リ１６０においても２５６バイトが論理的な区切りとな
るような構成を採用する。

【０１３８】２５６バイトを一つのシンクブロックを格
納できる論理的単位（箱と称する）として扱うが、アク
セスの効率を高めるために、新たに仮想アドレスを導入
する。一つの箱の２５６バイトの大きさは、６４ワード
であり、これは、８バーストに相当する。このような関
係から、以下のように、一つのシンクブロックの２５６
バイトを構成する。

【０１３９】カラムアドレス(sdram col) 方向にバース
ト（８ワード／回）を行う。バースト内の８ワードのア
ドレッシングは、連続であるので、先頭アドレスのみを
指定する。

【０１４０】バーストが複数回続く場合は、バンク(sdr
am bank)方向に展開する。すなわち、１回バーストが終
了したらバンクを切り替える。

【０１４１】そして、４個のバンクが一巡したらカラム
アドレスを進める。以上のアドレッシングを繰り返す。
カラムアドレスを使いきったらロウアドレス(sdram ro
w) をひとつ進める。

【０１４２】図１８は、上述したメインメモリ１６０に
対するデータ格納を概略的に示すものである。図１８Ａ
に示すように、バンク＃０〜＃３のそれぞれは、２５６
個のカラムアドレスと２０４８個のロウアドレスを有し
ている。図１８Ｂに示すように、シンクブロックを格納
するメインメモリ上の箱に番号を付け、その番号をイン
デックス(sdram index) と呼ぶことにする。さらに、イ
ンデックス内で何回目のバーストであるかを示す(sdram
burst) という物理量を導入する。

【０１４３】図１８Ｃは、インデックス例えば＃０の内
容を示す。１シンクブロックの箱の２５６バイト（＝６
４ワード）は、８個のバーストである。最初にバンク＃
０のロウ＃０で先頭カラムアドレス＃０から＃７までの
８ワードをアドレッシングする。次に、連続的にデータ
をバースト単位でアドレッシングするために、バンクが
＃１に切り替えられる。同様にして、バースト単位でデ
ータが格納される。バンク＃３までのデータ格納が終了
すると、カラムアドレスが進められる。すなわち、先頭
カラムアドレス＃８が指定され、同様のバースト単位の
データ格納がなされる。８回のバースト単位によって、
１シンクブロックの箱が形成される。

【０１４４】インデックス１についても、先頭カラムア
ドレスが＃１６とされて、図１８Ｃと同様にデータが格
納される。カラムアドレスは、＃０〜＃２５５であるの
で、＃２４８〜＃２５５のカラムアドレスによるバース
トが行われると、＃０に戻る。その際にロウアドレスが
＃０から＃１にひとつ進められる。

【０１４５】以上述べたアドレス（バンク、ロウ、カラ
ム）と、インデックスと、インデックス内で何回目のバ
ーストかを示す物理量とによって、全てシンクブロック
番号に基づいてメインメモリ１６０のアドレッシングが
可能となる。バンク、ロウ、カラムのアドレスとインデ
ックスとは次の関係にある。

【０１４６】sdram burst[2:0] =｛ sdram col[3],sdra
m bank[1:0] ｝; sdram index[14:0]=｛ sdram row[10:0],sdram col[7:
4] ｝; または逆に表現すると、 sdram bank[1:0] = sdram burst[1:0], ｝; sdram col[7:0] =｛ sdram index[3:0], sdram burst
[2], 3'b000 ｝; sdram row[10:0] = sdram index[14:4] ; となる。sdram col の下位３ビットが 3'b000 となって
いるのは、カラムアドレス方向になされるバーストがワ
ードバーストであって、アドレスが連続であるために、
バーストの先頭アドレスのみを管理すれば良いことに起
因する。このように求められたバンク、ロウ、カラムア
ドレスを連結してメインメモリ１６０の仮想アドレス
（インタフェースアドレス）mprm adrs[20:0] とする。

【０１４７】mprm adrs[20:0]=｛sdram bank[1:0],sdra
m row[10:0],sdram col[7:0]｝; 図１９は、連結した仮想アドレスの０〜２０のビット番
号と各アドレスとの対応関係を示す。

【０１４８】図１８Ｂがメインメモリ１６０の容量をイ
ンデックスで表現したものであり、縦軸方向がindex を
表し、便宜的に横軸方向をバースト方向として表してい
る。図１８Ｃは、１個のインデックスの内容を、バース
ト方向を縦軸として表している。

【０１４９】図１７に示したように、オーディオデータ
およびビデオデータ共に、シンクブロックの箱に相当す
るインデックス(sdram index) で大まかにアドレッシン
グをい、その内部のデータは、バースト(sdram burst)
を用いて指し示すことが可能となる。

【０１５０】上述したディジタルＶＴＲにおいて、この
発明によるブロック間インタフェースと関連する構成
は、図１６に示す記録側の構成である。また、図示しな
いが、再生側の構成も同様に、この発明によるブロック
間インタフェースを採用する。図１と図１６との対応に
ついて説明する。ＳＤＲＡＭ３１４とメインメモリ１６
０が対応し、調停ブロック３１３がインタフェース１６
４内に設けられている。内部ブロック３１１は、インタ
フェース１６４に接続されているビデオシャフリング部
１０７ｂ、パッキング部１０７ｃ、ビデオシャフリング
部１１０、オーディオシャフリング部１１７、およびＩ
Ｄ付加回路１１８の何れかである。

【０１５１】インタフェース１６４は、これらの内部ブ
ロックからのメインメモリ１６０に対する要求を調停
し、メインメモリ１６０に対して、ライト、リードの動
作を制御する。すなわち、ビデオシャフリング部１０７
ｂ、ビデオシャフリング部１１０、オーディオシャフリ
ング部１１７がインタフェース１６４に対してデータを
出力し、パッキング部１０７ｃ、ＩＤ付加回路１１８が
データをインタフェース１６４を介してリードすること
になる。この図１６に示される構成中の内部ブロック
は、それぞれＲＡＭを内部に有している。

【０１５２】インタフェース１６４内に設けられた調停
ブロックがこれらの内部ブロックからのアクセスを調停
し、また、図１〜図５を参照して説明したように、連続
的に異なるバンクに書かれるバースト間の空きが生じな
いように制御され、さらに、内部ＲＡＭのアクセスタイ
ムが長くてもブロック間インタフェースの転送クロック
の周波数を下げないようにできる。

【０１５３】なお、この発明は、ディジタルＶＴＲに限
らず、複数の内部ブロックとメモリとの間に調停ブロッ
クを介在させる構成を有するデータ処理装置に対して適
用することができる。

【０１５４】

【発明の効果】請求項１および２の発明では、ライトデ
ータおよびアドレスの位置を示すスタート信号をビジー
信号がローレベル（アクセスできる期間）となる以前に
先行して発生させ、調停ブロックは、自分が出力したビ
ジー信号をローレベルに下げた時に、スタート信号がハ
イレベルであれば、スタート信号が到来したものとして
処理する。従って、ビジー信号の入力、出力のために、
フリップフロップを介在させることによるデータの空き
の発生を防止できる。それによって、ＳＤＲＡＭに対す
るアクセスを連続的に行うことができ、アクセスの効率
を向上することができる。

【０１５５】請求項３および４の発明では、内部のＲＡ
Ｍのアクセスタイムが長い場合には、ＲＡＭのリードを
第１のクロックclock2で行い、リードデータをフリップ
フロップによってサンプリングすることで、第１のクロ
ックの例えば２倍の周波数の第２のクロックclock1と同
期して調停ブロックに転送できる。それによって、アク
セスタイムの長いＲＡＭを使用できる。通常、アクセス
速度の遅いＲＡＭは、消費電力が少なく、ＩＣの消費電
力を減少させるうえで、そのようなＲＡＭを使用する利
点がある。別の言い方をすると、ＲＡＭの動作速度より
高速のクロックをインタフェース用に使用できる。

【図面の簡単な説明】

【図１】この発明によるブロック間インタフェースの第
１の例を説明するためのブロック図である。

【図２】この発明によるブロック間インタフェースの第
２の例を説明するためのブロック図である。

【図３】この発明によるブロック間インタフェースの第
２の例を説明するためのブロック図である。

【図４】この発明によるブロック間インタフェースの第
１の例を説明するためのタイミングチャートである。

【図５】この発明によるブロック間インタフェースの第
２の例を説明するためのタイミングチャートである。

【図６】この発明によるブロック間インタフェースを採
用したディジタルＶＴＲの記録側の構成を示すブロック
図である。

【図７】この発明によるブロック間インタフェースを採
用したディジタルＶＴＲの再生側の構成を示すブロック
図である。

【図８】トラックフォーマットの一例を示す略線図であ
る。

【図９】トラックフォーマットの他の例を示す略線図で
ある。

【図１０】シンクブロックの構成の複数の例を示す略線
図である。

【図１１】シンクブロックに付加されるＩＤおよびＤＩ
Ｄの内容を示す略線図である。

【図１２】ビデオエンコーダの出力の方法と可変長符号
化を説明するための略線図である。

【図１３】ビデオエンコーダの出力の順序の並び替えを
説明するための略線図である。

【図１４】順序の並び替えられたデータをシンクブロッ
クにパッキングする処理を説明するための略線図であ
る。

【図１５】ビデオデータおよびオーディオデータに対す
るエラー訂正符号を説明するための略線図である。

【図１６】記録信号処理部のより具体的なブロック図で
ある。

【図１７】使用するメモリのメモリ空間を示す略線図で
ある。

【図１８】メモリのアドレッシングを説明するための略
線図である。

【図１９】仮想アドレスを説明するための略線図であ
る。

【図２０】メモリアクセスの一例および他の例を説明す
るためのタイミングチャートである。

【図２１】この発明を適用できる従来のブロック間イン
タフェースを説明するためのブロック図である。

【図２２】従来のブロック間インタフェースの第１の問
題点を説明するためのブロック図である。

【図２３】従来のブロック間インタフェースの第２の問
題点を説明するためのブロック図である。

【図２４】従来のブロック間インタフェースを説明する
ためのタイミングチャートである。

【図２５】従来のブロック間インタフェースの第１の問
題点を説明するためのタイミングチャートである。

【図２６】従来のブロック間インタフェースの第２の問
題点を説明するためのタイミングチャートである。

【符号の説明】

１０７・・・パッキングおよびシャフリング部、１０
９、１１６・・・外符号エンコーダ、１１０、１１７・
・・シャフリング部、１１８・・・ＩＤ付加部、１２０
・・・同期付加部、１６０・・・メインメモリ、３１１
・・・内部ブロック、３１３・・・調停ブロック、３１
４・・・ＳＤＲＡＭ、３１６・・・フリップフロップ

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Claims

【特許請求の範囲】

【請求項１】信号処理ブロックからメモリに対するア
クセスが調停ブロックを介してなされるメモリインタフ
ェースにおいて、メモリに対してライト動作する時に、メモリに対してア
クセスできる期間とできない期間とを指示するビジー信
号を調停ブロックが信号処理ブロックに対して与え、上記信号処理ブロックは、アドレスおよびデータの開始
を示すスタート信号を上記ビジー信号がアクセスできる
期間を示す前に先行して発生し、上記調停ブロックは、上記ビジー信号がアクセスできる
期間になった時に、上記スタート信号が到来したものと
して、上記スタート信号に応答した処理を行うことを特
徴とするメモリインタフェース。
【請求項２】メモリと、複数の信号処理ブロックと、
複数の信号処理ブロックのそれぞれからメモリに対する
アクセスを調停する調停ブロックとを有するデータ処理
装置において、メモリに対してライト動作する時に、メモリに対してア
クセスできる期間とできない期間とを指示するビジー信
号を調停ブロックが信号処理ブロックに対して与え、上記信号処理ブロックは、アドレスおよびデータの開始
を示すスタート信号を上記ビジー信号がアクセスできる
期間を示す前に先行して発生し、上記調停ブロックは、上記ビジー信号がアクセスできる
期間になった時に、上記スタート信号が到来したものと
して、上記スタート信号に応答した処理を行うようにし
たメモリインタフェースを備えることを特徴とするデー
タ処理装置。
【請求項３】信号処理ブロックからメモリに対するア
クセスが調停ブロックを介してなされるメモリインタフ
ェースにおいて、メモリに対してライト動作する時に、メモリに対してア
クセスできる期間とできない期間とを指示するビジー信
号を調停ブロックが信号処理ブロックに対して与え、上記信号処理ブロックは、内部のメモリから第１のクロ
ックと同期してデータをリードし、リードしたデータ
を、上記第１のクロックの整数倍の周波数の第２のクロ
ックと同期して上記調停ブロックに対して供給すること
を特徴とするメモリインタフェース。
【請求項４】メモリと、複数の信号処理ブロックと、
複数の信号処理ブロックのそれぞれからメモリに対する
アクセスを調停する調停ブロックとを有するデータ処理
装置において、メモリに対してライト動作する時に、メモリに対してア
クセスできる期間とできない期間とを指示するビジー信
号を調停ブロックが信号処理ブロックに対して与え、上記信号処理ブロックは、内部のメモリから第１のクロ
ックと同期してデータをリードし、リードしたデータ
を、上記第１のクロックの整数倍の周波数の第２のクロ
ックと同期して上記調停ブロックに対して供給するよう
にしたメモリインタフェースを備えることを特徴とする
データ処理装置。
【請求項５】請求項１、２、３または４において、上記メモリは、複数のバンクを有し、各バンクがロウお
よびカラムアドレスによって、アドレスが指定され、複
数ワードを単位としてアクセスされるバースト可能であ
り、ディジタル情報データが上記単位で入力または出力
されることを特徴とする装置。
【請求項６】請求項１、２、３または４において、上記複数の信号処理ブロックと、上記調停ブロックがＩ
Ｃの構成とされ、上記メモリが上記ＩＣの外に接続され
ることを特徴とする装置。
【請求項７】請求項３または４において、上記信号処理ブロックの内部のメモリは、クロックに同
期してデータがリードされる同期型であることを特徴と
する装置。