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KR100458409B1 - 전압 발생 회로 - Google Patents

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KR100458409B1
KR100458409B1 KR10-2000-0041886A KR20000041886A KR100458409B1 KR 100458409 B1 KR100458409 B1 KR 100458409B1 KR 20000041886 A KR20000041886 A KR 20000041886A KR 100458409 B1 KR100458409 B1 KR 100458409B1
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가부시끼가이샤 도시바
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Abstract

플래시 메모리에 있어서 온도 변화에 따른 메모리셀의 임계치 분포가 넓어지는 것을 억제할 수 있는 전압 발생 회로를 제공하는 것을 목적으로 하고 있다.
전압 발생 회로는 온도에 의존하지 않는 일정한 전류를 생성하는 전류원(1, 2), 온도에 비례하는 전류를 생성하는 전류원(3, 4), MOS 트랜지스터 PA1, PA2, NA1, NA2 및 저항 Rout을 포함하여 구성되고 있다. 상기 각 MOS 트랜지스터의 게이트에 인에이블 신호 EN1b, EN2, EN3b, EN4를 공급하여 각 전류원을 선택적으로 이용하여 온도 특성을 플러스·마이너스 양쪽 모두 여러가지로 조정하는 것을 특징으로 한다. 이 전압 발생 회로에서 판독 시나 검증 판독 시의 제어 게이트 전압을 생성함으로써, 여러가지 판독 시간에 대하여 항상 메모리셀 전류의 온도에 따른 변화를 없앨 수 있다. 또한, 판독 전류의 온도 의존성을 없앰으로써, 임계치 분포 폭을 좁힐 수 있다.

Description

전압 발생 회로{VOLTAGE GENERATOR}
본 발명은 전압 발생 회로에 관한 것으로 예를 들면 불휘발성 반도체 기억 장치에서의 메모리셀 전류의 온도 의존성을 보상하기 위해서 사용되는 것이다.
최근, 전기적 재기입을 가능하게 한 불휘발성 반도체 기억 장치(EEPROM)의 1종으로서, NAND셀형 EEPROM이 제안되고 있다.
이 EEPROM은 전하 축적층으로서의 예를 들면 부유 게이트와 제어 게이트가 적층된 n 채널 MOSFET 구조의 복수의 메모리셀을, 이들의 소스, 드레인을 인접하는 것끼리로 공유하는 형태로 직렬 접속하고, 이것을 1단위로서 비트선에 접속하는 것이다.
도 23의 (a), 도 23의 (b)는 각각, NAND셀형 EEPROM에서의 메모리셀 어레이 중 하나의 NAND셀 부분을 추출하여 나타내는 패턴 평면도와 그 등가 회로도이다.도 24의 (a), 도 24의 (b)는 각각, 상기 도 23의 (a)에 도시한 패턴의 A-A'선 및 B-B'선에 따른 단면도이다.
메모리셀은 p형 반도체 기판(예를 들면 실리콘 기판) 중에 형성된 셀 n형 웰 영역 내의 셀 p형 웰 영역 내에 형성된다. 소자 분리 산화막(12)으로 둘러싸인 p형 실리콘 기판(p형 웰 영역 ; 11)에 복수의 NAND셀로 이루어지는 메모리셀 어레이가 형성되어 있다. 하나의 NAND 셀에 주목하여 설명하면, 이 예에서는 8개의 메모리셀 M1 ∼ M8이 직렬 접속되어 하나의 NAND 셀을 구성하고 있다. 각 메모리셀 M1 ∼ M8은 각각 기판(11) 상에 게이트 절연막(13)을 통하여 부유 게이트(14 : 141, 142, 143, …, 148)가 형성되며, 이 부유 게이트(14) 상에 절연막(15)을 통하여 제어 게이트(16 ; 161, 162, 163, …, 168)이 적층되어 형성되고 있다. 이들의 메모리셀의 소스, 드레인인 n형 확산층(19 ; 191, 192, 193, …, 199)은 인접하는 것끼리 공유하는 형태로 메모리셀이 직렬 접속되어 있다.
상기 NAND 셀의 드레인측, 소스측에는 각각 제1, 제2 선택 트랜지스터 S1, S2가 설치되고 있다. 이들 선택 트랜지스터 S1, S2는 메모리셀의 부유 게이트, 제어 게이트와 동시에 형성된 제1 선택 게이트(149, 169) 및 제2 선택 게이트(1410, 1610)를 구비하고 있다. 상기 선택 게이트(149, 169)는 도시하지 않은 영역에서 전기적으로 접속되며, 선택 게이트(1410, 1610)도 도시하지 않은 영역에서 전기적으로 접속되며, 각각 선택 트랜지스터 S1, S2의 게이트 전극으로서 기능한다. 소자 형성된 기판은 CVD 산화막(17)에 의해 덮어지며, 이 위에 비트선(18)이 배치되어 있다. NAND 셀의 제어 게이트(16)는 공통으로 제어 게이트선 CG1, CG2, …, CG8로서 배치되어 있다. 이들 제어 게이트선은 워드선이 된다. 선택 게이트(149, 169, 1410, 1610)도 각각 행 방향으로 연속적으로 선택 게이트선 SG1, SG2로서 배치되어 있다.
도 25는 상술한 바와 같은 NAND셀이 매트릭스형으로 배열된 메모리셀 어레이의 등가 회로를 나타내고 있다. 소스선은 예를 들면 64개의 비트선마다 1개소, 컨택트를 통하여 Al이나 폴리실리콘 등의 기준 전위(Vs) 배선에 접속된다. 이 기준 전위 배선은 주변 회로에 접속된다. 메모리셀의 제어 게이트 및 제1, 제2 선택 게이트는 행 방향으로 연속적으로 배치된다. 통상, 제어 게이트에 연결되는 메모리셀의 집합을 1페이지라고 부르며, 1조의 드레인측(제1 선택 게이트) 및 소스측(제2 선택 게이트)의 선택 게이트에 의해서 끼워진 페이지의 집합을 1NAND 블록 또는 단순히 1 블록이라고 부른다. 1페이지는 예를 들면 256바이트(256×8)개의 메모리셀로 구성된다. 1페이지분의 메모리셀은 거의 동시에 기입이 행해진다. 1블록은 예를 들면 2048 바이트(2048×8)개의 메모리셀로 구성된다. 1 블록분의 메모리셀은 거의 동시에 소거된다.
도 26은 상기 NAND셀의 임계치 분포를 나타내고 있고, "0"이 기입 상태, "1"이 소거 상태이다.
상기한 바와 같은 구성에 있어서, 데이터 판독 동작은 비트선을 Vcc에 프리차지한 후에 부유하고, 선택된 메모리셀의 제어 게이트를 0V, 그 이외의 메모리셀의 제어 게이트 및 선택 게이트를 전원 전압 Vread(예를 들면 3.5V), 소스선을 0V로 하여, 선택된 메모리셀에 전류가 흐르는지의 여부를 비트선 전위의 변화를 검출함으로써 행해진다. 즉, 메모리셀에 기입된 데이터가 "0"(메모리셀의 임계치 Vth>0)이면 메모리셀은 오프가 되므로, 비트선은 프리차지 전위를 유지하지만, "1"(메모리셀의 임계치 Vth<0)이면 메모리셀은 온하여 비트선은 프리차지 전위로부터 ΔV만큼 내려간다. 이들의 비트선 전위를 감지 증폭기로 검출함으로써 메모리셀의 데이터가 판독된다.
또한, 데이터 기입에서는 비트선에는 데이터에 따라서 0V("0" 기입) 또는 전원 전압 Vcc("1" 기입)를 인가한다. 비트선에 접속하는 선택 게이트는 Vcc, 소스선에 접속하는 선택 게이트는 0V이다. 이 때 "0" 기입 셀의 채널에는 0V가 전달된다. "1" 기입에서는 비트선에 접속되는 선택 게이트가 오프하므로 "1" 기입하는 메모리셀의 채널은 Vcc-Vthsg(Vthsg는 선택 게이트의 임계치 전압)가 되며 부유가 된다. 혹은 기입을 행하는 메모리셀보다도 비트선측의 메모리셀의 임계치가 플러스 전압 Vthcell을 갖는 경우에는 메모리셀의 채널은 Vcc-Vthcell이 된다. 그 후, 선택된 메모리셀의 제어 게이트에는 승압된 기입 전위 Vpgm(=20V 정도)를 인가하고, 다른 비선택 메모리셀의 제어 게이트에는 중간 전위 Vpass(=10V 정도)를 인가한다. 그 결과, 데이터 "0"일 때에는 채널의 전위가 0V이므로 선택 메모리셀의 부유 게이트와 기판 간에 고전압이 걸리고, 기판으로부터 부유 게이트에 전자가 터널 주입되어 임계치 전압이 플러스 방향으로 이동한다. 데이터가 "1"일 때는 부유 채널은 제어 게이트 간의 용량 결합으로 중간 전위가 되며, 전자의 주입이 행해지지 않는다.
종래의 NAND형 플래시 메모리의 기입 동작에서는 기입 펄스의 인가 후에 기입이 충분히 행해졌는지를 조사하는 검증 판독을 행한다. 검증 판독에 의해 기입 불충분으로 검지된 메모리셀에만 재기입을 행한다. 검증 판독 동작에서는 선택된 제어 게이트가 0V가 아니라, 도 26에 도시하는 전위 Vvfy(예를 들면 0.5V)로 하는 것 이외는 상기한 판독 동작과 마찬가지이다. 제어 게이트를 0V보다도 높은 전위 Vvfy로 하는 것은 메모리셀을 충분히 높은 임계치 전압까지 기입함으로써, 판독 동작의 동작 여유(동작 마진)를 확보하기 위해서이다.
한편, 데이터 소거는, 블록 단위로 거의 동시에 행해진다. 즉, 소거하는 블록의 모든 제어 게이트를 0V로 하고, 셀 p형 웰 영역 및 셀 n형 웰 영역에 승압된 전위 Vera(20V 정도)를 인가한다. 소거를 행하지 않은 블록의 제어 게이트는 부유 상태로부터 셀 p형 웰 영역 간의 용량 결합으로 전위 Vera에 승압된다. 이에 따라 소거하는 블록의 메모리셀에서 부유 게이트의 전자가 셀 p형 웰 영역에 방출되며, 임계치 전압이 마이너스 방향으로 이동한다. 소거를 행하지 않은 블록으로서는 제어 게이트, 셀 p형 웰 영역 모두 승압 전위 Vera이므로 소거는 행해지지 않는다.
그런데, 상술한 바와 같은 종래의 NAND형 플래시 메모리에서는 판독 동작 혹은 검증 판독 동작에서 선택한 메모리셀 제어 게이트에 정전압 발생 회로로부터 정전압을 인가하고 있다. 그러나, 이 때, 메모리셀에 흐르는 전류가 온도에 따라서 변화한다. 이 때문에, 온도에 따라 메모리셀의 임계치 전압이 변화하여 판독되며, 그 결과로서 임계치 분포가 넓어진다고 하는 문제가 있다.
상술한 바와 같이, NAND형 플래시 메모리 등의 종래의 불휘발성 반도체 기억 장치에서는 온도에 의해서 메모리셀의 임계치 전압이 변화하여 판독되며, 임계치 분포가 넓어진다고 하는 문제가 있다.
본 발명은 상기한 바와 같은 사정에 감안한 것으로, 그 목적으로 하는 바는 온도 변화에 따른 영향을 저감할 수 있는 전압 발생 회로를 제공하는데 있다.
또한, 본 발명의 다른 목적은 불휘발성 반도체 기억 장치에서 온도 변화에 따른 메모리셀의 임계치 분포가 넓어지는 것을 억제할 수 있는 전압 발생 회로를 제공하는데 있다.
본 발명의 전압 발생 회로는 출력 단자로서 기능하는 제1 단자와, 상기 제1 단자에 접속되며, 실질적으로 온도에 의존하지 않는 제1 정전류를 상기 제1 단자에 공급하거나 상기 제1 단자로부터 방전하는 제1 정전류원과, 상기 제1 단자에 접속되며, 온도에 의존하는 제1 온도 의존성 전류를 상기 제1 단자에 공급하거나 상기 제1 단자로부터 방전하는 제1 온도 의존성 전류원과, 상기 제1 단자에 접속된 제1 전류/전압 변환기를 구비하는 것을 특징으로 한다.
또한, 본 발명의 전압 발생 회로는 출력 단자로서 기능하는 제1 단자와, 상기 제1 단자에 접속되며, 실질적으로 온도에 의존하지 않는 제1 정전류를 상기 제1 단자에 공급하는 제1 정전류원과, 상기 제1 단자에 접속되며, 실질적으로 온도에 의존하지 않는 제2 정전류를 상기 제1 단자로부터 방전하는 제2 정전류원과, 상기 제1 단자에 접속되며, 온도에 의존하는 제1 온도 의존성 전류를 상기 제1 단자에 공급하는 제1 온도 의존성 전류원과, 상기 제1 단자에 접속되며, 온도에 의존하는 제2 온도 의존성 전류를 상기 제1 단자로부터 방전하는 제2 온도 의존성 전류원과, 상기 제1 단자에 접속된 제1 전류/전압 변환기를 구비하는 것을 특징으로 하고 있다.
또한, 본 발명의 전압 발생 회로는 출력 단자로서 기능하는 제1 단자와, 상기 제1 단자에 접속되며, 실질적으로 온도에 의존하지 않는 제1 정전류를 상기 제1 단자에 공급하는 제1 정전류원과, 상기 제1 단자에 접속되며, 온도에 의존하는 제1 온도 의존성 전류를 상기 제1 단자로부터 방전하는 제1 온도 의존성 전류원과, 상기 제1 단자에 접속된 제1 전류/전압 변환기를 구비하는 것을 특징으로 하고 있다.
본 발명의 전압 발생 회로는 출력 단자로서 기능하는 제1 단자와, 상기 제1 단자에 접속되며, 실질적으로 온도에 의존하지 않는 제1 정전류를 상기 제1 단자에 공급하거나 상기 제1 단자로부터 방전하는 제1 정전류원과, 상기 제1 단자에 접속되며, 온도에 의존하는 제1 온도 의존성 전류를 상기 제1 단자에 공급하는 제1 온도 의존성 전류원과, 상기 제1 단자에 접속된 제1 전류/전압 변환기를 구비하는 것을 특징으로 하고 있다.
또한, 다음과 같은 특징을 구비하고 있다.
상기 온도 의존성 전류는 절대 온도에 비례한다.
상기 제1 전류/전압 변환기는 상기 제1 단자와 접지 전위 간에 설치된다.
상기 제1 전류/전압 변환기는 저항 및 트랜지스터 중 적어도 한쪽을 포함한다.
상기 정전류 및 상기 온도 의존성 전류 중 적어도 한쪽은 주변 회로의 동작 모드, 외부에서부터 입력되는 커맨드 및 퓨즈 소자에 기억한 데이터 중 적어도 어느 하나에 의해 변경된다.
제2 단자와 제3 단자 간에 접속되는 제2 전류/전압 변환기와, 상기 제2 단자와 상기 제3 단자 간의 전압을, 실질적으로 온도에 의존하지 않는 정전압으로 제어하는 제1 제어 회로를 포함하는 정전류 생성 회로와, 제4 단자와 제5 단자 간에 접속되는 제1 다이오드 소자와, 제6 단자와 제7 단자 간에 접속되는 제3 전류/전압 변환기와, 제7 단자와 제5 단자 간에 접속되는 제2 다이오드 소자와, 상기 제4 단자와 상기 제6 단자를 동전위로 제어하는 제2 제어 회로를 포함하는 온도 의존성 전류 생성 회로를 더 구비한다.
상기 제1 혹은 제2 정전류는 상기 제2 전류/전압 변환기에 흐르는 전류로부터 생성되며, 상기 제1 혹은 제2 온도 의존성 전류는 상기 제3 전류/전압 변환기에 흐르는 전류로부터 생성된다.
제8 단자와 제9 단자 간에 접속되는 제4 전류/전압 변환기와, 상기 제8 단자와 상기 제9 단자 간의 전압을 실질적으로 온도에 의존하지 않는 정전압으로 제어하는 제3 제어 회로를 포함하는 정전류 생성 회로와, 제10 단자에 정전류를 공급하는 정전류 생성 회로와, 제10 단자와 제11 단자 간에 포함되는 제3 다이오드 소자와, 제11 단자와 제12 단자 간에 접속되는 제5 전류/전압 변환기와, 제10 단자와 제12 단자를 동전위로 제어하는 제4 제어 회로를 포함하는 온도 의존성 전류 생성 회로를 더 구비한다.
상기 제1 혹은 제2 정전류는 상기 제4 전류/전압 변환기에 흐르는 전류로부터 생성되고, 상기 제1 혹은 제2 온도 의존성 전류는 상기 제5 전류/전압 변환기에 흐르는 전류로부터 생성된다.
또한, 본 발명의 전압 발생 회로는, 정전압을 발생하는 전압 발생 수단과, 상기 전압 발생 수단의 출력 전압의 온도 의존성을 바꾸는 수단을 구비하는 것을 특징으로 한다.
또한, 본 발명의 전압 발생 회로는, 정전압을 발생하는 전압 발생 수단과, 상기 전압 발생 수단의 출력 전압의 온도 의존성을 일정하게 한 상태에서, 상기 전압 발생 수단의 출력 전압의 값을 바꾸는 수단을 구비하는 것을 특징으로 한다.
상기한 바와 같은 구성에 따르면, 플러스의 온도 특성, 마이너스의 온도 특성 및 온도 의존성이 없는 특성 등을 필요에 따라서 선택적으로 이용할 수 있어서 원하는 특성의 전압이 얻어진다.
따라서, 온도 변화에 따른 영향을 저감할 수 있는 전압 발생 회로를 제공할 수 있어, 불휘발성 반도체 기억 장치에서 온도 변호에 따른 메모리셀의 임계치 분포가 넓어지는 것을 억제할 수 있는 전압 발생 회로를 제공할 수 있다.
도 1은 본 발명의 전압 발생 회로에 대하여 설명하기 위한 개념도.
도 2는 도 1에 도시한 회로의 구체적인 구성예를 나타내는 것으로, 도 2의 (a)는 온도에 비례한 전류 발생 회로, 도 2의 (b)는 온도에 의존하지 않는 정전류 발생 회로를 나타낸 도면.
도 3은 기준 전위를 생성하는 대역 갭 기준 회로를 나타낸 도면.
도 4는 온도에 비례하는 전류와 온도에 의존하지 않는 전류의 합·차를 연산하는 회로를 나타낸 도면.
도 5는 도 2의 (a), 도 2의 (b)에 도시한 정전류 발생 회로의 다른 구성예에 대하여 설명하기 위한 것으로, 도 5의 (a)는 온도에 의존하지 않는 정전류를 생성하는 회로, 도 5의 (b)는 온도에 비례하여 감소하는 전류를 생성하는 회로.
도 6은 도 5의 (a), 도 5의 (b)에 도시한 회로에서 생성한 온도에 의존하지 않는 정전류와 온도에 비례하여 감소하는 전류의 가산·감산을 행하고, 동일한 온도 의존성을 갖는 여러가지 전압을 생성하는 경우에 대하여 설명하기 위한 것으로, 도 6의 (a)는 전류 가산·감산 회로, 도 6의 (b)는 DC-DC 변환 회로.
도 7은 도 5의 (a), 도 5의 (b)에 도시한 회로에서 생성한 온도에 의존하지 않는 정전류와 온도에 비례하여 감소하는 전류의 가산·감산을 행하고, 동일한 온도 의존성을 갖는 여러가지 전압을 생성하는 경우에 대하여 설명하기 위한 것으로, 도 7의 (a)는 전류 가산·감산 회로, 도 7의 (b)는 DC-DC 변환 회로.
도 8은 도 5의 (a), 도 5의 (b)에 도시한 회로에서 생성한 온도에 의존하지 않는 정전류와 온도에 비례하여 감소하는 전류의 가산·감산을 행하고, 동일한 온도 의존성을 갖는 여러가지 전압을 생성하는 경우에 대하여 설명하기 위한 것으로, 도 8의 (a)는 전류 가산·감산 회로, 도 8의 (b)는 DC-DC 변환 회로.
도 9는 도 6의 (a), 도 6b 내지 도 8의 (a), 도 8의 (b)에 도시한 회로에서 생성한 각 전위의 출력 전압·온도 특성을 각각 통합하여 나타낸 도면.
도 10은 4치의 메모리셀의 임계치 분포와, 도 6의 (a), 도 6의 (b) 내지 도 8의 (a), 도 8의 (b)에 도시한 회로에서 생성한 각 전위와의 관계를 설명하기 위한 도면.
도 11은 도 2의 (a)에 도시한 온도에 비례하는 전류 발생 회로의 다른 구성예를 나타내는 회로도.
도 12는 도 2, 도 3 및 도 11에 도시한 회로에서의 연산 증폭기에 적합한 회로 구성을 나타내는 것으로, 도 12의 (a)는 제1 예, 도 12의 (b)는 제2 예를 나타내는 회로도.
도 13은 도 1, 도 4 내지 도 8에 도시한 회로의 변형예에 대하여 설명하기 위한 회로도.
도 14는 도 1, 도 4 내지 도 8에 도시한 회로의 다른 변형예에 대하여 설명하기 위한 회로도.
도 15는 도 14에 도시한 회로에서의 승압 회로의 구성예를 나타내는 회로도.
도 16은 도 14에 도시한 회로에서의 승압 제어 회로의 구성예를 나타내는 회로도.
도 17은 도 4에 도시한 전압 발생 회로의 변형예를 나타내는 회로도.
도 18은 도 4에 도시한 전압 발생 회로의 다른 변형예를 나타내는 회로도.
도 19는 도 4에 도시한 전압 발생 회로의 또 다른 변형예를 나타낸 회로도.
도 20은 NAND셀형 EEPROM의 개략 구성을 나타내는 블록도.
도 21은 메모리셀 트랜지스터의 드레인 전류-게이트 전압 특성을 나타낸 도면.
도 22는 4치의 메모리셀의 임계치 분포를 나타낸 도면.
도 23은 NAND셀형 EEPROM에서의 메모리셀 어레이 중 하나의 NAND 셀 부분을 추출하여 나타낸 것으로, 도 23의 (a)는 패턴 평면도, 도 23의 (b)는 그 등가 회로도.
도 24는 도 23의 (a)에 도시한 패턴의 단면 구성도이며, 도 24의 (a)는 A-A'선에 따른 단면도, 도 24의 (b)는 B-B'선에 따른 단면도.
도 25는 NAND셀이 매트릭스형으로 배열된 메모리셀 어레이의 등가 회로도.
도 26은 NAND셀의 임계치 분포에 대하여 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 2, 3, 4 : 전류원
5 : 출력 단자
PA1, PA2 : P 채널형 MOS 트랜지스터
NA1, NA2 : N 채널형 MOS 트랜지스터
Rout : 저항
I1, I2, I3, I4, Iout : 전류
Vout : 출력 전압
EN1b, EN2, EN3b, EN4 : 인에이블 신호
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다.
[제1 실시 형태]
도 1은 본 발명의 전압 발생 회로에 대하여 설명하기 위한 개념도이다.
이 전압 발생 회로는 온도에 의존하지 않는 일정한 전류를 생성하는전류원(1, 2), 온도에 비례하는 전류를 생성하는 전류원(3, 4), P 채널형 MOS 트랜지스터 PA1, PA2, N 채널형 MOS 트랜지스터 NA1, NA2 및 저항 Rout을 포함하여 구성되고 있다.
전원 Vcc와 출력 단자(5) 간에는 상기 전류원(1)과 MOS 트랜지스터 PA1이 직렬 접속되고, 이 MOS 트랜지스터 PA1의 게이트에는 인에이블 신호 EN1b가 공급된다. 상기 출력 단자(5)와 접지점 GND 간에는 상기 MOS 트랜지스터 NA1과 전류원(2)이 직렬 접속되며, 이 MOS 트랜지스터 NA1의 게이트에는 인에이블 신호 EN2가 공급된다. 또한, 상기 전원 Vcc와 출력 단자(5) 간에는 상기 전류원(3)과 MOS 트랜지스터 PA2가 직렬 접속되며, 이 MOS 트랜지스터 PA2의 게이트에는 인에이블 신호 EN3b가 공급된다. 상기 출력 단자(5)와 접지점 GND 간에는 상기 MOS 트랜지스터 NA2와 전류원(4)이 직렬 접속되고, 이 MOS 트랜지스터 NA2의 게이트에는 인에이블 신호 EN4가 공급된다. 그리고, 상기 출력 단자(5)와 접지점 GND 간에 전류/전압 변환기로서의 저항 Rout이 접속되어 있다. 도 1에서는 전류/전압 변환기로서 저항을 이용하고 있지만, 예를 들면 MOS 트랜지스터를 이용해도 된다.
또, 상기 전류원(1)에 흐르는 온도에 의존하지 않는 전류를 I1, 상기 전류원(2)에 흐르는 온도에 의존하지 않는 전류를 I2, 상기 전류원(3)에 흐르는 온도에 비례하는 전류를 I3, 상기 전류원(4)에 흐르는 온도에 비례하는 전류를 I4로 하고, 상기 저항 Rout에 흐르는 전류를 Iout으로 한다.
다음에, 상기한 바와 같은 구성의 전압 발생 회로의 동작을 설명한다.
(1) 플러스의 온도 특성을 제공하는 경우
인에이블 신호 EN1b, EN2, EN3b, EN4를 로우("L") 레벨로 한다. 이에 의해서, MOS 트랜지스터 PA1, PA2가 온 상태가 되고, MOS 트랜지스터 NA1, NA2이 오프 상태가 되므로 저항 Rout을 흐르는 전류 Iout는 다음 식과 같아진다.
Iout=I1+I3
그 결과, 출력 전압 Vout은,
Vout=Rout×Iout=Rout·(I1+I3)
이 된다. 즉, 출력 전압은 전압치 Rout·I1에 대하여 온도에 비례하는 전압이 된다.
혹은 인에이블 신호 EN3b, EN4를 "L" 레벨, 인에이블 신호 EN1b, EN2를 하이("H") 레벨로 해도 된다. 이 경우, 저항 Rout을 흐르는 전류 Iout는 다음식과 같아진다.
Iout=I3-I2
그 결과, 출력 전압 Vout은,
Vout=Rout×Iout=Rout·(I3-I2)
가 된다. 이 경우도 출력 전압은 원하는 전압치에 대하여 온도에 비례하여 증가하는 전압이 된다.
(2) 마이너스의 온도 특성을 제공하는 경우
인에이블 신호 EN1b, EN2를 "L" 레벨, 인에이블 신호 EN3b, EN4를 "H" 레벨로 한다. 이것에 의해서, MOS 트랜지스터 PA1, NA2가 온 상태가 되고, MOS 트랜지스터 NA1, PA2가 오프 상태가 되므로, 저항 Rout을 흐르는 전류 Iout는 다음 식과 같아진다.
Iout= I1-I4
그 결과, 출력 전압 Vout은,
Vout=Rout×Iout=Rout·(I1-I4)
가 된다. 즉, 출력 전압은 전압치 Rout·I1에 대하여 온도에 비례하여 감소하는 전압이 된다.
(3) 온도 의존성을 없애는 경우
인에이블 신호 EN1b, EN2, EN4를 "L" 레벨, 인에이블 신호 EN3b를 "H" 레벨로 한다. 이에 의해서, MOS 트랜지스터 PA1이 온 상태가 되고, MOS 트랜지스터 NA1, NA2, PA2가 오프 상태가 되므로, 저항 Rout을 흐르는 전류 Iout은 다음 식과 같아진다.
Iout=I1
그 결과, 출력 전압 Vout은,
Vout= Rout×Iout= Rout·I1
이 된다. 즉, 출력 전압은 온도에 의존하지 않게 된다.
[실시예 1]
다음에, 상술한 전압 발생 회로의 구체적인 회로예를 나타내어 본 발명을 보다 자세히 설명한다. 도 2의 (a)는 온도에 비례한 전류 발생 회로이다. 이 회로는 연산 증폭기 OP1, P 채널형 MOS 트랜지스터 TP1 ∼ TP3, N 채널형 MOS 트랜지스터 TN1, 저항 R2및 다이오드 D3, D4 등을 포함하여 구성되어 있다. 연산 증폭기 OP1의 반전 입력단(-)에는 전위 Va가 인가되고, 비반전 입력단(+)에는 전위 Vb가 인가된다. 상기 연산 증폭기 OP1의 출력단에는 MOS 트랜지스터 TP1 ∼ TP3의 게이트가 접속되어 있다. 상기 MOS 트랜지스터 TP1, TP2의 소스는 전원 Vcc에 접속되고, MOS 트랜지스터 TP1의 드레인에는 다이오드 D3의 애노드가 MOS 트랜지스터 TP2의 소스에는 저항 R2의 일단이 접속되어 있다. 상기 다이오드 D3의 캐소드는 접지점 GND에 접속되어, 애노드측의 전위 Va가 상기 연산 증폭기 OP1의 반전 입력단(-)에 공급된다. 또한, 상기 저항 R2의 타단에는 N개의 다이오드 D4의 애노드가 접속되고, 이들 다이오드 D4의 캐소드는 접지점 GND에 접속되어 있다. 상기 저항 R2의 일단측의 전위 Vb는 상기 연산 증폭기 OP1의 비반전 입력단(+)에 공급된다.
상기 MOS 트랜지스터 TP3의 소스는 전원 Vcc에 접속되고, 드레인은 MOS 트랜지스터 TN1의 드레인과 게이트에 접속된다. 상기 MOS 트랜지스터 TN1의 소스는 접지점 GND에 접속되어 있다. 그리고, 상기 연산 증폭기 OP1의 출력단의 전위가 V1, 상기 MOS 트랜지스터 TP3, TN1의 드레인 공통 접속점의 전위가 V2로서 출력된다.
상기한 바와 같은 구성에서 전위 Va와 Vb가 동전위가 되도록 전위 V1이 연산 증폭기 OP1에 의해 제어된다. 이 때, 저항 R2에 흐르는 전류 I10은,
I10=(VT/R2)×InN
이다. 여기서, VT=kT/q(k는 볼트먼 상수, q는 전자의 전하량, T는 절대 온도)이다. 수학식 1에서부터 분명한 바와 같이 전류 I10은 절대 온도 T에 비례한다. 또한, 이 전류 I10은 전원 전압 Vcc이나 MOS 트랜지스터의 임계치 전압 등에 의존하지 않는 안정된 전류이다.
한편, 도 2의 (b)는 온도에 의존하지 않는 정전류 발생 회로이다. 이 회로는 연산 증폭기 OP2, P 채널형 MOS 트랜지스터 TP4, TP5, N 채널형 MOS 트랜지스터 TN2 및 저항 R3등을 포함하여 구성되고 있다. 연산 증폭기 OP2의 반전 입력단(-)에는 기준 전위 Vref가 인가되며, 출력단에는 MOS 트랜지스터 TP4, TP5의 게이트가 접속되어 있다. 상기 MOS 트랜지스터 TP4의 소스는 전원 Vcc에 접속되어 드레인에는 연산 증폭기 OP2의 비반전 입력단(+) 및 저항 R3의 일단이 접속된다. 이 저항 R3의 타단에는 접지점 GND가 접속되어 있다.
또한, 상기 MOS 트랜지스터 TP5의 소스는 전원 Vcc에 접속되어, 드레인은 MOS 트랜지스터 TN2의 드레인과 게이트에 접속된다. 상기 MOS 트랜지스터 TN2의 소스는 접지점 GND에 접속되어 있다. 그리고, 상기 연산 증폭기 OP2의 출력단의전위가 V3, 상기 MOS 트랜지스터 TP5, TN2의 드레인 공통 접속점의 전위가 V4로서 출력된다.
상기 기준 전위 Vref는 온도, 전원 전압 Vcc, MOS 트랜지스터의 임계치 전압 등에 의존하지 않는 전압이고, 예를 들면 도 3에 도시한 바와 같은 밴드갭 기준(Band Gap Reference) 회로로부터 생성된다. 이 회로는 Banba 등의 VLSI Symposium 98 Digest of Technical Papers(P.228-229)에 기재되어 있는 것으로, 상세에 대해서는 이 문헌을 참조한다. 도 3에 도시하는 회로에서의 저항 R3에 흐르는 전류 I20은,
I20=Vref/R3
이다. Vref가 온도에 의존하지 않으므로, I20은 온도, 전원 전압, 트랜지스터의 임계치 전압 등에 의존하지 않는 정전류가 된다.
도 4는 온도에 비례하는 전류와 온도에 의존하지 않는 전류의 합·차를 연산하는 회로이다. 전류원(1) 중 P 채널형 MOS 트랜지스터 Wp11∼ Wp16의 게이트 전위는 온도에 의존하지 않는 정전류원(도 2의 (b))으로부터 발생하는 전위 V3이다. 그 결과, 전류원(1)은 온도에 의존하지 않는 전류 I1를 공급한다. 전류 I1의 크기는 전류원(1) 내에서 온하고 있는 MOS 트랜지스터의 채널 폭의 총합으로 결정된다. 예를 들면 인에이블 신호 EN1b1만을 "L" 레벨, 다른 인에이블 신호 EN1b2, EN1b3, …, EN1b6을 "H" 레벨로 하면,
I1=(Wp11/Wp2)×I20
=(Wp11/Wp2)×(Vref/R3)
이 된다. 또한, 인에이블 신호 EN1b1, EN1b2, EN1b3을 "L" 레벨, 다른 인에이블 신호 EN1b4, EN1b5, EN1b6을 "H" 레벨로 하면,
I1=[(Wp11+Wp12+Wp13)/Wp2]×I20
=[(Wp11+Wp12+Wp13)/Wp2]×(Vref/R3)
이 된다. 이와 같이, 인에이블 신호 EN1b1, EN1b2, EN1b3, EN1b5, EN1b6의 "H" 레벨/"L" 레벨을 전환함으로써, 온도에 의존하지 않는 임의의 값의 전류를 공급할 수 있다.
마찬가지로, 전류원(2)의 N 채널형 MOS 트랜지스터 Wn21 ∼ Wn26의 게이트에는 상기 도 2의 (b)에 도시한 회로에서부터 발생된 전위 V4가 입력되며, 온도에 의존하지 않는 전류 I2를 접지점 GND에 방전한다. 전류 I2의 크기는 전류원(2) 내에서 온하고 있는 MOS 트랜지스터의 채널폭의 총합으로 결정된다. 예를 들면 인에이블 신호 EN21만을 "H" 레벨, 다른 인에이블 신호 EN22, EN23, …, EN26을 "L" 레벨로 하면,
I2=(Wn21/Wn2)×I20
=(Wn21/Wn2)×(Vref/R3)
이 된다. 또한, 인에이블 신호 EN22, EN23을 "H" 레벨, 다른 인에이블 신호EN21, EN24, EN25, EN26을 "L" 레벨로 하면,
I2=[(Wn22+Wn23)/Wn2]×I20
=[(Wn22+Wn23)/Wn21×(Vref/R3)
이 된다. 이와 같이, 인에이블 신호 EN21, EN22, …, EN25, 인에이블 신호 EN26의 "H" 레벨/"L" 레벨을 전환함으로써, 온도에 의존하지 않는 임의의 값의 전류를 공급할 수 있다.
한편, 전류원(3)의 P 채널형 MOS 트랜지스터 Wp31∼ Wp35의 게이트 전위는 온도에 비례하는 전류 발생 회로(도 2의 (a))로부터 발생된 전위 V1이므로, 전류원(3)은 온도에 비례하는 전류 I3을 공급한다. 전류 I3의 크기는 전류원(3) 내에서 온하고 있는 MOS 트랜지스터의 채널폭의 총합으로 결정된다. 예를 들면, 인에이블 신호 EN3b1만을 "L" 레벨, 다른 인에이블 신호 EN3b2, EN3b3, …, EN3b5를 "H" 레벨로 하면,
I3=(Wp31/Wp1)×I10
=(Wp31/Wp1)×(VT/R2)×InN
이 된다. 또한, 인에이블 신호 EN3b1, EN3b2을 "L" 레벨, 다른 인에이블 신호 EN3b3, EN3b4, EN3b5를 "H" 레벨로 하면,
I3=[(WP31+Wp32)/Wp1]×I10
=[(WP31+Wp32)/Wp1]×(VT/R2)×InN
이 된다. 이와 같이 인에이블 신호 EN3b1, EN3b2, …,EN3b5의 "H" 레벨/"L" 레벨을 전환함으로써, 온도에 비례하는 임의의 값의 전류를 공급할 수 있다.
마찬가지로, 전류원(4)의 N 채널형 MOS 트랜지스터 Wn41 ∼ Wn45의 게이트에는 도 2의 (a)에 도시한 회로로부터 발생된 전위 V2가 입력되며, 온도에 비례하는 전류 I4를 방전한다. 전류 I4의 크기는 전류원(4) 내에서 온하고 있는 MOS 트랜지스터의 채널폭의 총합으로 결정된다. 예를 들면 인에이블 신호 EN41만을 "H" 레벨, 다른 인에이블 신호 EN42, EN43, …, EN45를 "L" 레벨로 하면,
I4=(Wn41/Wn1)×I10
=(Wn41/Wn1)×(VT/R2)×InN
이 된다. 또한, 인에이블 신호 EN41, EN42를 "H" 레벨, 다른 인에이블 신호 EN43, EN44, EN45를 "L" 레벨로 하면,
I4=[(Wn41+Wn42)/Wn1]×I10
=[(Wn41+Wn42)/Wn1]×(VT/R2)×1nN
이 된다. 이와 같이 인에이블 신호 EN41, EN42, …, EN45의 "H" 레벨/"L" 레벨을 전환함으로써, 온도에 비례하는 임의의 값의 전류를 공급할 수 있다.
다음에, 도 2의 (a), 도 2의 (b), 도 3 및 도 4에 도시한 회로의 동작을 설명한다.
(1) 플러스의 온도 특성을 제공하는 경우
도 4에 도시한 회로에 있어서, 인에이블 신호 EN21, EN22, EN23, EN26 및 인에이블 신호 EN41, EN42, EN43, …, EN45를 각각"L" 레벨로 함으로써, 이들의 인에이블 신호가 게이트에 공급되는 전류원(2, 4) 내의 모든 MOS 트랜지스터를 오프로 한다. 또한, 인에이블 신호 EN1b1, EN1b2, EN1b3, …, EN1b6 및 인에이블 신호 EN3b1, EN3b2, EN3b3, …, EN3b5를 각각 "L" 레벨로 함으로써, 이들의 인에이블 신호가 게이트에 공급되는 전류원(1, 3) 내의 모든 MOS 트랜지스터를 온함으로써, 저항 Routput을 흐르는 전류 Ioutput은 다음 식과 같이 된다.
Ioutput=I1+I3
그 결과, 출력 전압 Voutput은,
Voutput=Routput×Ioutput=(I1+I3)×Routput
이 된다. 즉, 출력 전압 Voutput은 전압치 Routput·I1에 대하여 온도에 비례하는 전압이 된다. Vout은 저항 소자의 비(예를 들면 Rout/R2)의 함수이다. 따라서, 프로세스 변동이나 온도 변동에 의해 저항 소자의 저항치가 변해도 출력 전압 Voutput은 변동하지 않는다.
상술한 바와 같이, 인에이블 신호 EN1b1, EN1b2, …, EN1b5, EN1b6의 "H" 레벨/"L" 레벨을 전환함으로써, 전류 I1의 값을 여러가지로 바꿀 수 있고 또한 인에이블 신호 EN3b1, EN3b2, …, EN3b5의 "H" 레벨/"L" 레벨을 전환함으로써, 전류 I3의값을 여러가지로 바꿀 수 있다. 그 결과, 여러가지 플러스의 온도 특성, 여러가지 크기를 갖는 전압 Voutput을 생성할 수 있다.
혹은 도 4에서 인에이블 신호 EN1b1, EN1b2, …, EN1b6을 "H" 레벨, 인에이블 신호 EN41, 42, 43, …, 45를 "L" 레벨로 함으로써, 이들의 인에이블 신호가 게이트에 공급되는 전류원(1, 4) 내의 모든 MOS 트랜지스터를 오프로 해도 된다. 전류원(2, 3) 내의 MOS 트랜지스터를 온함으로써, 저항 Routput을 흐르는 전류 Ioutput은 다음 식과 같이 된다.
Ioutput=I3-I2
그 결과, 출력 전압 Voutput은,
Voutput=Routput×Ioutput=Routput·(I3-I2)
가 된다. 이 경우도 I2, I3의 값은 전류원(2, 3) 내에서 온하는 MOS 트랜지스터의 채널폭의 총합을 바꿈으로써 여러가지 값을 취할 수 있으므로, 여러가지 값의 여러가지 플러스의 온도 특성을 갖는 전압 Voutput을 생성할 수 있다.
(2) 마이너스의 온도 특성을 제공하는 경우
도 4에 도시한 회로에 있어서, 인에이블 신호 EN21, EN22, EN23, …, EN26을 "L" 레벨, 인에이블 신호 EN3b1, EN3b2, EN3b3, …, EN3b5를 "H" 레벨로 함으로써, 이들의 인에이블 신호가 게이트에 공급되는 전류원(2, 3) 내의 모든 MOS 트랜지스터를 오프로 한다. 전류원(1, 4) 내의 MOS 트랜지스터를 온함으로써 저항 Routput을 흐르는 전류 Ioutput는 다음 식과 같아진다.
Ioutput=I1-I4
그 결과, 출력 전압 Voutput은,
Voutput=Routput×Ioutput=Routput·(I1-I4)
가 된다. 즉, 출력 전압 Voutput은 전압치 Routput·I1에 대하여 온도에 비례하여 감소하는 전압이 된다.
상술한 바와 같이, 인에이블 신호 EN1b1, EN1b2, …, EN1b5, EN1b6의 "H" 레벨/"L" 레벨을 전환함으로써, 전류 I1의 값을 여러가지로 바꿀 수 있고 또한 인에이블 신호 EN41, EN42, …, EN45의 "H" 레벨/"L" 레벨을 전환함으로써, 전류 I4의 값을 여러가지로 바꿀 수 있다. 그 결과, 여러가지 값의 여러가지 마이너스의 온도 특성을 갖는 전압 Voutput을 생성할 수 있다.
(3) 온도 특성을 없애는 경우
도 4에 도시한 회로에 있어서, 인에이블 신호 EN21, EN22, EN23, …, EN26, 인에이블 신호 EN41, EN42, EN43, …, EN45를 "L" 레벨, 인에이블 신호 EN3b1, EN3b2, EN3b3, …, EN3b5를 "H" 레벨로 함으로써, 이들의 인에이블 신호가 게이트에 공급되는 전류원(2, 3, 4) 내의 모든 MOS 트랜지스터를 오프로 한다. 전류원(1) 내의 MOS 트랜지스터를 온함으로써, 저항 Routput을 흐르는 전류 Ioutput은 다음 식과 같아진다.
Ioutput=I1
그 결과, 출력 전압 Voutput은,
Voutput=Routput×Ioutput=Routput·I1
이 된다. 즉, 출력 전압 Voutput은 온도에 의존하지 않게 된다.
상술한 바와 같이, 인에이블 신호 EN1b1, EN1b2, …, EN1b5, EN1b6의 "H" 레벨/"L" 레벨을 전환함으로써 전류 I1의 값을 여러가지로 바꿀 수 있다. 그 결과, 여러가지 값의 온도에 의존하지 않는 전압 Voutput을 생성할 수 있다.
상기 도 2의 (a), 도 2의 (b)에 도시한 정전류 발생 회로에서 발생되는 전류는 전원 전압 Vcc나 MOS 트랜지스터의 임계치 전압에 의존하지 않으므로, 도 4에 도시한 회로에 의해서 생성되는 출력 전압 Voutput은 전원 전압 Vcc나 MOS 트랜지스터의 임계치 전압에 의존하지 않는 안정된 전압이 된다.
도 5의 (a), 도 5의 (b)는 각각 상기 도 2의 (a), 도 2의 (b)에 도시한 정전류 발생 회로의 다른 구성예에 대하여 설명하기 위한 회로도이다.
ACTIVE는 연산 증폭기 활성화 신호이고, 동작 중 Vdd(전원 전압 또는 칩 내 전원 전압) 레벨이 된다. Vref는 대역 갭 기준 회로에 의해 생성된 온도에 의존하지 않는 정전압(1V)이다. 이 도 5의 (a)의 회로는 온도에 의존하지 않는 정전류 Icon을 생성하여, 도 5의 (b)의 회로는 온도에 비례하여 감소하는 전류 Ivar을 생성한다. 도 5의 (a), 도 5의 (b)에서 전위 VA는 기준 전위 Vref가 되도록 제어되기 때문에,
Icon=Vref/RA
가 되며 전류 Icon은 온도에 의존하지 않는 정전류가 된다. 또한, 다이오드 D5에 흐르는 전류는 일정하다. 이 경우, 전위 VC는 온도에 비례하여 감소한다. 즉,
VC=B1-B2×T
가 된다. 단지, B1, B2는 상수이다. 전위 VD는 전위 VC와 일정해지도록 제어되므로,
Ivar=VD/RD=VC/RD=C1-C2×T
가 된다. 단지, C1, C2는 상수이다. 따라서, Icon과 Ivar의 가산·감산을 행함으로써, 온도에 비례하여 감소·증가하고, 임의의 절대치를 갖는 전류를 생성할 수 있다.
또, 상기 도 5의 (a), 도 5의 (b)에 도시한 회로에 있어서 P 채널형 MOS 트랜지스터 QA, QB, QC, QD의 채널폭/채널 길이비를 각각 8/1, N 채널형 MOS 트랜지스터 QE의 채널폭/채널 길이비를 10/1, 저항 RA의 저항치를 40㏀, 저항 RC의 저항치를 10㏀, 및 저항 RD의 저항치를 40㏀으로 했을 때, 전류 Icon은 25㎂ 정도가 된다.
또한, 도 5의 (a)에서 저항 RC를 제외해도 된다. 저항 RC는 P 채널형 MOS 트랜지스터 QC가 포화 영역에서 동작하도록 VC의 전압을 높이기 위해서 삽입되고 있다.
도 6의 (a), 도 6의 (b) 내지 도 8의 (a), 도 8의 (b)는 각각 상기 도 5의(a), 도 5의 (b)에 도시한 회로에서 생성한 전류 Icon과 전류 Ivar의 가산·감산을 행하고, 동일한 온도 의존성을 갖는 여러가지 전압을 생성하는 경우에 대하여 설명하기 위한 회로도이다. 도 6의 (a), 도 6의 (b) 내지 도 8의 (a), 도 8의 (b)에서, Vcg10은 도 10의 "10" 상태를 판독할 때의 워드선 전압, Vcg00은 "00" 상태를 판독할 때의 워드선 전압, Vcg01은 "01" 상태를 판독할 때의 워드선 전압이다. 도 10은 1개의 메모리셀에 2 비트(4치)의 데이터를 기억하는 경우의 임계치 분포로, "11"이 소거 상태, "10", "00", "01"이 기입 상태이다.
도 6의 (a), 도 6의 (b)에 도시한 바와 같이 P 채널형 MOS 트랜지스터 TH, TE의 채널폭/채널 길이비를 각각 16/2, 로드 저항 RL의 저항치를 91㏀으로 했을 때, 이 로드 저항 RL에 흐르는 전류 Ie3은 Ivar에 비례하는 전류 Ie1와 Icon에 비례하는 전류 Ie2의 합 (Ie3=Ie1+Ie2)가 된다. 또, 워드선 전압 Vcg01을 출력하는 DC-DC 컨버터(도 6의 (b)) 내의 저항 RM의 저항치는 3.3㏀, 저항 RN의 저항치는 6.7㏀으로 하고 있다.
도 7의 (a), 도 7의 (b)에 도시한 바와 같이, P 채널형 MOS 트랜지스터 TH의 채널 폭/채널 길이비를 24/2, P 채널형 MOS 트랜지스터 TE의 채널 폭/채널 길이비를 16/2, 로드 저항 RL의 저항치를 73㏀로 했을 때, 이 로드 저항 RL에 흐르는 전류 If3은 Ivar에 비례하는 전류 If1과 Icon에 비례하는 전류 If2의 합 (If3=If1+If2)가 된다. 여기서, 워드선 전압 Vcg00은 Vcg00ref가 된다.
또한, 도 8의 (a), 도 8의 (b)에 도시한 바와 같이, P 채널형 MOS 트랜지스터 TH의 채널폭/채널 길이비를 80/2, N 채널형 MOS 트랜지스터 TB의 채널 폭/채널 길이비를 30/6, 로드 저항 RL의 저항치를 77. 5㏀으로 할 때, 이 로드 저항 RL에 흐르는 전류 Ig3은 Ivar에 비례하는 전류 Ig1과 Icon에 비례하는 전류 Ig2의 차 (Ig3=Ig1-Ig2)가 된다. 여기서, 워드선 전압 Vcg10을 출력하는 DC-DC 컨버터(도 8의 (b))의 저항 RM의 저항치는 7.05㏀, 저항 RN의 저항치는 2.95㏀이다.
상기 도 6의 (a), 도 6의 (b) 내지 도 8의 (a), 도 8의 (b)에 도시한 회로에서는 전류 가산·감산 회로의 출력 전압 Vcg01ref, Vcg00ref, Vcg10ref에 대하여, DC-DC 변환을 행하여 전위 Vcg01, Vcg00, Vcg10을 생성한다. 이들의 전위 Vcg01, Vcg00, Vcg10이 메모리셀의 워드선에 인가된다.
상기 각 전위 Vcg01ref, Vcg00ref, Vcg10ref, Vcg01, Vcg00, Vcg10의 출력 전압· 온도 특성을 각각 통합하여 도 9에 도시한다. 이 도 9에서부터 밝힌 바와 같이, 전위 Vcg01, Vcg00, Vcg10의 모두가 동일 온도 의존성을 나타낸다. 메모리셀의 임계치 전압의 온도 의존성은 "10", "00", "01"로 동일하므로, 본 실시예의 전압 발생 회로에 의해 "10", "00", "01" 모든 상태의 메모리셀의 임계치 전압의 온도 의존성을 보상할 수 있다. 또한, 본 실시예에서는 전위 Vcg01ref, Vcg00ref, Vcg10ref의 값이 도 9에서 밝힌 바와 같이, 0.7V 내지 1.01V의 좁은 범위 내에 있다. 즉, 도 6의 (a) 내지 도 8의 (a)에 도시한 회로에서, 게이트에 전위 VH, VE, VB가 입력되는 MOS 트랜지스터 TH, TE, TB는 항상 포화 영역이 되므로, 안정된 동작을 얻을 수 있다.
도 11은 상기 도 2의 (a)에 도시한 온도에 비례하는 전류 발생 회로의 다른 구성예이다. 또한, 도 12의 (a), 도 12의 (b)은 각각, 도 2, 도 3, 도 11 등에 도시한 회로에서의 연산 증폭기 OP에 적합한 회로 구성을 나타내고 있다.
도 11에 도시하는 회로는 상기 도 2의 (a)에 도시한 회로에서의 다이오드 D3의 애노드와 접지점 GND 간에 저항 Ra2, Ra1을 직렬 접속하고, 이들 저항 Ra2과 Ra1과의 접속점의 전위 Va'를 연산 증폭기 OP1의 반전 입력단(-)에 공급함과 함께, MOS 트랜지스터 TP2의 드레인과 접지점 GND 간에 저항 Rb2, Rb1을 직렬 접속하고, 이들 저항 Rb2와 Rb1과의 접속점의 전위 Vb'를 연산 증폭기 OP1의 비반전 입력단(+)에 공급하도록 한 것이다. 즉, 연산 증폭기 OP1의 입력 전위를 저항 분할에 의해 내린 것이다.
상기 연산 증폭기 OP1은 도 12의 (a), 도 12의 (b)에 도시한 바와 같이, P 채널형 MOS 트랜지스터 TO1, TO2와 N 채널형 MOS 트랜지스터 TO3 ∼ TO5로 구성되어 있으며 차동 증폭기로서 기능한다. 입력 전위 Va', Vb'는 MOS 트랜지스터 TO3, TO4의 게이트에 공급되며, MOS 트랜지스터 TO2, TO4의 드레인 공통 접속점에서부터 차동 증폭 신호(전위 V1)가 출력된다.
도 11에서 부가한 각 저항의 저항치의 비를 Ra2/Ra1=Rb2/Rb1로 하면, VA'=VB'일 때 VA=VB가 된다. 이 경우, 연산 증폭기 OP1의 입력 전위를 내릴 수 있으므로, 연산 증폭기 OP1이 예를 들면 도 12의 (a), 도 12의 (b)에 도시한 바와 같은 회로 구성의 경우에는 감도를 향상할 수 있다.
도 13은 상기에서 설명한 전압 발생 회로의 변형예에 대하여 설명하기 위한 것으로, 도 4에 도시한 회로의 출력 전압 Voutput을 증폭하여 출력하기 위한 증폭기 회로를 나타내고 있다. 도 1, 도 5 내지 도 8로 도시한 회로 구성의 경우에는 Vcg01, Vcg00, Vcg10이 도 13 및 도 14의 Voutput에 입력한다. 이 회로는 연산 증폭기 OP3과 P 채널형 MOS 트랜지스터 TR로 구성되고 있다. 상기 연산 증폭기 OP3의 반전 입력단(-)에는 출력 전압 Voutput이 공급되며, 출력단에는 MOS 트랜지스터 TR의 게이트가 접속되어 있다. MOS 트랜지스터 TR의 소스는 전원 Vcc에 접속되며, 드레인은 연산 증폭기 OP3의 비반전 입력단(+)에 접속되어 있다. 그리고, MOS 트랜지스터 TR의 드레인으로부터 Voutput와 동일 출력 전압 Vout1을 출력하도록 되어 있다.
이와 같이 증폭기 회로를 설치함으로써 전류 공급 능력을 높게 할 수 있다.
또한, 전원 전압 Vcc보다도 높은 출력 전압 Voutput이 필요한 경우에는 도 14에 도시한 바와 같이 연산 증폭기 OP3의 출력을 승압하면 된다. 즉, 연산 증폭기 OP3의 출력 신호 VXXFLAG를 승압 제어 회로(202)에 공급하고, 이 승압 제어 회로(202)의 출력을 승압 회로(201)에 공급하여 제어한다. 이 승압 회로(201)의 출력 단자와 접지점 GND 간에 저항 Rs1과 Rs2를 직렬 접속하고, 이들의 저항의 접속점을 연산 증폭기 OP3의 비반전 입력단(+)에 접속하고 있다. 그리고, 상기 승압 회로(201)의 출력 단자로부터 전원 전압 Vcc보다도 높은 출력 전압 Voutput을 얻게 되어 있다.
상기 승압 회로(201)는 예를 들면 도 15에 도시한 바와 같이, 전원 전압 Vcc가 인가되는 전원 단자와 출력 단자 간에 직렬 접속된 N 채널형 MOS 트랜지스터 Q71 ∼ Q75와, 상기 MOS 트랜지스터의 각 접속점에 각각의 한쪽 전극이 접속된 펌핑용 캐패시터 C11 ∼ C14로 구성되어 있다. 홀수번째의 캐패시터 C11, C13의 다른쪽 전극에는 클럭 신호φ가 제공되며, 짝수번째의 캐패시터 C12, C14의 다른쪽 전극에는 상기 클럭 신호 φ와 상보의 클럭 신호 φb가 주어진다. 이에 따라, 각 캐패시터의 전하 축적과 한방향으로의 전하 전송이 반복되어, 전원 전압 Vcc보다도 높은 승압된 출력 전압 Vouts가 얻어진다.
또한, 상기 승압 제어 회로(202)는 상기 상보의 클럭 신호φ, φb를 발생함으로서, 예를 들면 도 16에 도시한 바와 같이, NAND 게이트 G1, 인버터 INV10 ∼ INV14 및 캐패시터 C1 ∼ C5에 의한 링오실레이터로 구성되어 있다. NAND 게이트 G1의 제1 입력 단자에는 발진 인에이블 신호 OSCE가 입력되며, 이 발진 인에이블 신호 OSCE가 "H" 레벨 시에 발진하도록 되어 있다. 상기 NAND 게이트 G1의 제2 입력 단자에는 도 14에 도시한 연산 증폭기 OP3의 출력 신호 VXXFLAG가 인버터 INV10을 통하여 공급된다. 이 신호 VXXFLAG는 통상은 "L" 레벨이며, 승압 동작을 온/오프하기 위한 제어 신호로서 이용된다. 상기 NAND 게이트 G1의 제3 입력 단자에는 인버터 INV14의 출력 신호가 귀환된다.
상기 도 14에 도시한 회로는 출력 전압 Vouts가,
Vouts=[(Rs1+Rs2)/Rs2]×Voutput
에 달할 때까지는 신호 VXXFLAG가 "L" 레벨이고, 승압 회로(201)는 승압 동작을 계속한다. 그리고, 승압 회로가 상기 전압에 달하면 신호 VXXFLAG가 "H" 레벨이 되며 승압 동작이 정지한다.
이와 같이 하여, 출력 전압 Vouts는 상기 식에서 나타낸 전압이 된다. 상술한 바와 같이, 출력 전압 Voutput은 여러가지 온도 의존성을 나타낸 바와 같이 설정할 수 있으므로, 이 전압을 승압하여 생성한 출력 전압 Vouts도 마찬가지로 여러가지 온도 의존성을 나타낸 바와 같이 할 수 있다.
또, 본 발명은 여러가지로 변형이 가능하다. 예를 들면, 도 17에 도시한 바와 같이, 도 4에 도시한 회로에서의 전류원(4)을 설치하지 않고, 전류원(1, 2, 3)을 설치하면 먼저 설명한 바와 같이, 여러가지 전압치를 가지고 여러가지 플러스의 온도 특성을 나타내는 전압 발생 회로가 된다. 또한, 상기 (1)에서 설명한 바와 같이, 전류원(1)과 전류원(3)만 혹은 전류원(3)과 전류원(2)만을 구비해도 여러가지 전압치를 가지고 여러가지 플러스의 온도 특성을 나타내는 전압 발생 회로가 된다.
또한, 도 18에 도시한 바와 같이 전류원(1, 4)을 설치하면 상기에서 설명한 바와 같이, 여러가지 전압치를 가지고, 여러가지 마이너스의 온도 특성을 나타내는 전압 발생 회로가 된다.
또한, 도 19에 도시한 바와 같이 전류원(1)만을 설치하면 상기에서 설명한 바와 같이, 여러가지 전압치를 가지고 온도에 의존하지 않는 전압 발생 회로가 된다.
또, 상기한 바와 같이 도 4에 도시한 회로에서 출력 전압 Voutput의 절대치는 각 전류원 내에서 온하는 MOS 트랜지스터의 채널폭의 총합을 바꿈으로써 조정할수 있다. 예를 들면, 칩마다 저항 소자의 변동으로 출력 전압 Voutput이 변동하는 경우에는 예를 들면 퓨즈 소자에 기억한 데이터나 외부에서부터 입력하는 커맨드에 기초하여 인에이블 신호 EN1b1, EN1b2, …, EN1b5, EN1b6 혹은 인에이블 신호 EN21, EN22, …, EN25, EN26 등의 "H" 레벨/"L" 레벨을 전환하여, 출력 전압 Voutput의 값을 조정해도 된다.
또한, 출력 전압 Voutput의 온도 의존성도 각 전류원 내에서 온하는 MOS 트랜지스터의 채널폭의 총합을 바꿈으로써 조정할 수 있다. 예를 들면, 칩마다 메모리셀의 판독 시의 전류(셀전류)가 변하기 때문에, 출력 전압 Voutput의 온도 특성을 칩마다 조정할 필요가 있는 경우에는 예를 들면 퓨즈 소자에 기억한 데이터나 외부에서부터 입력하는 커맨드에 기초하여 인에이블 신호 EN3b1, EN3b2, …, EN3b5 혹은 인에이블 신호 EN41, EN42, …, EN45의 "H" 레벨/"L" 레벨을 전환하여 출력 전압 Voutput의 온도 의존성을 조정해도 된다.
또한, 도 13 및 도 14에 도시한 바와 같은 구성을 도 17 내지 도 19에 도시한 바와 같은 회로의 출력단에 설치해도 되는 것은 물론이다.
이러한 구성에 따르면, 전압 발생 회로는 인에이블 신호 EN1b, EN2, EN3b, EN4에 따라서, 3개의 특성, 즉 플러스의 온도 특성, 마이너스의 온도 특성 및 온도 의존성이 없는 특성을 전환할 수 있어, 이들의 특성을 필요에 따라서 선택적으로 이용할 수 있다.
[제2 실시 형태]
다음에, 상술한 전압 발생 회로를 불휘발성 반도체 기억 장치에 이용하는 경우에 대하여 설명한다. 여기서는 불휘발성 반도체 기억 장치의 일례로서 NAND셀형 EEPROM을 예로 들어 설명한다.
도 20은 NAND셀형 EEPROM의 개략 구성을 나타내는 블록도이다. 도 20에서, 참조 부호 21은 메모리셀이 매트릭스형으로 배치된 메모리셀 어레이, 참조 부호 22는 기입 데이터, 판독 데이터를 일시 기억하는 데이터 회로, 참조 부호 23은 워드선의 선택을 행하는 로우 디코더, 참조 부호 24는 비트선의 선택을 행하는 컬럼 디코더, 참조 부호 25는 어드레스 신호 Add가 입력되는 어드레스 버퍼, 참조 부호 26은 I/O 감지 증폭기, 참조 부호 27은 데이터 입출력 버퍼, 참조 부호 28은 기판 전위 제어 회로, 참조 부호 29는 판독 시에 선택 워드선에 인가하는 판독 전압을 생성하는 판독 전압 발생 회로, 참조 부호 30은 판독 시에 비선택 워드선에 인가하는 전압 Vread를 생성하는 Vread 승압 회로, 참조 부호 31은 기입 시에 선택 워드선에 인가하는 전압 Vpgm을 생성하는 Vpgm 승압 회로, 참조 부호 32는 기입 시에 비선택 워드선에 인가하는 전압 Vpass를 생성하는 Vpass 승압 회로, 참조 부호 33은 제어 게이트 드라이버(CG 드라이버)이다. 또, 도시하지 않았지만, 소거 전압을 발생하는 승압 회로도 설치되고 있다.
상기 판독 전압 발생 회로(29), 상기 Vread 승압 회로(30), 상기 Vpgm 승압 회로(31) 및 상기 Vpass 승압 회로(32)의 출력 전압은 각각, 제어 게이트 드라이버(33)에 공급된다. 이 제어 게이트 드라이버(33)는 판독 전압, 전압 Vread, 전압 Vpgm 및 전압 Vpass를 로우 디코더(23)를 통하여 메모리셀 어레이(21) 중 워드선에 선택적으로 전송하는 스위치 회로이다.
본 발명에서는 상기 제1 실시 형태에서 설명한 전압 발생 회로를 이용하여, 판독·검증 판독 모드 시의 메모리셀 전류의 온도 의존성을 보상하도록 판독·검증 판독 시의 제어 게이트의 전압을 제어한다.
도 21은 메모리셀 트랜지스터의 드레인 전류 Id-게이트 전압 Vg 특성이다. 감지 동작을 행하는 드레인 전류 Id의 값에 의해 온도 특성은 다르다. 판독 시에 어떠한 드레인 전류 Id에서 감지하는지는 판독 시간과 어레이 노이즈로부터 결정된다.
(1) Vg에 플러스의 온도 특성을 제공하는 경우
메모리셀에서부터 데이터를 판독하는데 필요한 드레인 전류 Id는 비트선 용량을 CB, 비트선을 셀 전류로 방전하는 시간을 TBL, 판독하는데 필요한 비트선의 진폭을 ΔV로 하면,
Id=CBL·ΔV/TBL
로 나타난다. 따라서, 판독 시간을 단축하는 경우(TBL이 작은 경우)에는 감지하는 드레인 전류 Id가 커진다. 도 21에서 영역 A1이 감지하는 드레인 전류 Id가 큰 경우이다. 영역 A1에서는 동일 게이트 전압 Vg에서는 저온쪽이 고온보다도 전류치가 크다. 본 발명에서는 온도에 상관없이 일정한 드레인 전류 Id1이 되도록 선택 메모리셀의 게이트 전압을 판독·검증 판독으로 저온 시(Vgb)보다도 고온 시(Vga)가 커지도록 제어한다.
(2) Vg에 마이너스의 온도 특성을 제공하는 경우
판독 시간을 길게 설정하면, TBL이 크므로 판독하는데 필요한 드레인 전류Id는 작아지며, 도 21의 영역 A3이 된다. 판독 시간을 길게 함으로써 메모리셀 어레이(11) 내의 어레이 노이즈가 작아지고 임계치 분포의 폭을 좁힐 수 있다. 영역 A3에서는 동일 게이트 전압 Vg에서는 고온쪽이 저온보다도 전류치가 크다. 본 발명에서는 온도에 상관없이 일정한 전류 Id3이 되도록 선택 메모리셀의 게이트 전압 Vg를 판독·검증 판독으로 저온 시(Vgd)보다도 고온 시(Vge)가 낮아지도록 제어한다.
(3) Vg의 온도 의존성을 없애는 경우
도 21의 영역 A2, 즉 감지하는 전류가 Id2인 경우에는 게이트 전압 Vgc에 대하여 전류치는 온도에 따르지 않는다. 이 경우에는 선택 메모리셀의 게이트 전압을 판독·검증 판독으로 온도에 상관없이 일정하게 한다.
이상 설명한 바와 같이, 본 발명에서는 온도 특성을 플러스·마이너스 양쪽 모두 여러가지로 조정할 수 있는 전압 발생 회로를 이용하고, 이 전압 발생 회로에 의해서 판독·검증 판독 시의 제어게이트 전압을 생성함으로써, 여러가지 판독 시간에 대하여 항상 메모리셀 전류의 온도에 의한 변화를 없앨 수 있다. 또한, 판독 전류의 온도 의존성을 없앰으로써 임계치 분포 폭을 좁힐 수 있다.
[제3 실시 형태]
본 발명의 전압 발생 회로는 도 22에 도시한 바와 같은 임계치 분포를 갖는 다중값 메모리에서 보다 유효하다. 도 22는 4치의 메모리셀의 임계치 분포이다. 다중값 메모리에서도 동작은 2치 메모리와 거의 마찬가지이다. 예를 들면 판독으로는 "11"인지 혹은 "10", "01", "00"인지를 판독하는 경우에는 선택한 제어 게이트에 전압 Vrd1(예를 들면, 0.05V 혹은 0V)을 제공하여 메모리셀에 전류가 흐르는지의 여부를 검지한다. "11", "10"인지 혹은 "01", "00"인지를 판독하는 경우에는 선택한 제어 게이트에 전압 Vrd2(예를 들면 0.7V)를 제공하여 메모리 셀에 전류가 흐르는지의 여부를 검지한다. "11", "10", "01"인지 혹은 "00"인지를 판독하는 경우에는 선택한 제어 게이트에 전압 Vrd3(예를 들면 1.45V)을 제공하여 메모리셀에 전류가 흐르는지의 여부를 검지한다.
또한, "10" 검증 판독에서는 선택한 제어 게이트를 Vvfy1(예를 들면 0.15V)로 한다. "01" 검증 판독으로는 선택한 제어 게이트를 Vvfy2(예를 들면 0.9V)로 한다. "00" 검증 판독으로는 선택한 제어 게이트를 Vvfy3(예를 들면 1.75V)으로 한다.
본 발명에서는 도 1 중에서 온도에 의존하는 전류 I3혹은 I4를 일정하게 한채로 온도에 의존하지 않는 전류 I1혹은 I2를 변화시킴으로써, 온도에 대하여 마찬가지로 변화하는 여러가지 전압을 생성할 수 있다. 즉, 전류 I1혹은 I2를 변화시킴으로써, 도 1에 도시한 회로에 의해 동일 온도 의존성을 갖는 전압 Vrd1, Vrd2, Vrd3, Vvfy1, Vvfy2, Vvfy3을 발생할 수 있다. 혹은, 전류 I3, I4를 조정함으로써 전압 Vrd1, Vrd2, Vrd3, Vvfy1, Vvfy2, Vvfy3의 온도 의존성을 마찬가지로 조정할 수 있다.
NAND형 플래시 메모리에서는 판독·검증 판독 시에 선택 셀에 직렬 접속되어 있는 비선택 메모리셀의 게이트 및 선택 게이트에는 도 26 및 도 22와 같은 기입임계치보다도 높은 전압 Vread를 인가한다. 이 전압 Vread도 전압 Vrd1, Vvfy1 등과 마찬가지로 도 1에 도시한 회로에 의해 온도 의존성을 갖게 해도 된다. 이에 따라, 판독·검증 판독 시에 선택 게이트, 비선택 메모리셀의 저항의 온도 의존성을 없앨 수 있으므로, 고정밀도한 판독으로 또한 좁은 임계치 분포폭을 얻을 수 있다.
또, 본 발명의 정전류 발생 회로는 여러가지 변형이 가능하다. 예를 들면, 도 2의 (a), 도 2의 (b)에 도시한 회로에서의 MOS 트랜지스터 TP1, TP2, TP3, TN1, TP4, TP5, TN2의 채널 폭을 가변으로 해도 된다. 이 경우, 도 2의 (a)의 전류 I10이나 I20을 바꿀 수 있으므로, 도 4 내의 전류원의 전류를 바꿀 수 있고, 도 4의 출력 전압 Voutput의 값, 온도 의존성을 여러가지로 바꿀 수 있다. 퓨즈 소자에 기억한 데이터나 커맨드에 의해서 도 2의 (a), 도 2의 (b)의 MOS 트랜지스터 TP1, TP2, TP3, TN1, TP4, TP5, TN2의 채널 폭을 가변으로 해도 되는 것은 물론이다. 퓨즈 소자에 기억한 데이터나 커맨드에 의해서 도 4의 전류원의 트랜지스터의 채널폭의 총합을 가변으로 해도 된다.
또한, 상술한 실시 형태에서는 NAND셀형의 EEPROM을 예로 들어 설명하였지만, 본 발명은 NOR형, AND형(A. Zozoe : ISSCC, Digest of Technical Papers, 1995), DINOR형(S Kobayashi : ISSCC, Digest of Technical Papers, 1995), NAND형이나 Virtual Ground Array형(Lee, et al : Symposium on VLSI Circuits, Digest of Technical Papers, 1994) 등의 어떠한 플래시 메모리라도 적용 가능하며, 또 플래시 메모리에 한하지 않고, 마스크 ROM, EPROM 등이라도 좋다. 즉, NAND 플래시 메모리 이외의 상기 디바이스에서도 판독·검증 판독 시의 워드선 전압에 온도 특성을 갖게 함으로써, 고정밀도한 판독·좁은 임계치 분포를 얻을 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 온도 변화에 따른 영향을 저감할 수 있는 전압 발생 회로가 얻어진다.
또한, 불휘발성 반도체 기억 장치에서 온도 변화에 따른 메모리셀의 임계치 분포가 넓어지는 것을 억제할 수 있는 전압 발생 회로가 얻어진다.

Claims (42)

  1. 출력 단자로서 동작하는 제1 단자,
    상기 제1 단자에 접속되어 실질적으로 온도 변화에 의존하지 않는 정전류를, 상기 제1 단자에 공급하거나 혹은 상기 제1 단자로부터 방전하는 정전류원,
    상기 제1 단자에 접속되어 온도가 변함에 따라 변하는 온도 의존성 전류를, 상기 제1 단자에 공급하거나 혹은 상기 제1 단자로부터 방전하는 온도 의존성 전류원,
    상기 제1 단자에 접속된 제1 전류/전압 변환기,
    제2 단자와 제3 단자 사이에 접속된 제2 전류/전압 변화기, 및 상기 제2 단자와 상기 제3 단자 사이의 전압을 실질적으로 온도 변화에 의존하지 않는 정전압으로 제어하기 위한 제1 제어 회로를 포함하고 상기 제1 단자에 접속된 정전류 생성 회로, 및
    제4 단자와 제5 단자 사이에 접속된 제1 다이오드 소자, 제6 단자와 제7 단자 사이에 접속된 제3 전류/전압 변환기, 상기 제5 단자와 상기 제7 단자 사이에 접속된 제2 다이오드 소자, 및 상기 제4 단자와 상기 제6 단자의 전위를 동일한 전위로 제어하기 위한 제2 제어 회로를 포함하고 상기 제1 단자에 접속된 온도 의존성 전류 생성 회로
    를 포함하는 전압 발생 회로.
  2. 제1항에 있어서, 상기 온도 의존성 전류는 절대 온도에 비례하여 변하는 전압 발생 회로.
  3. 제1항에 있어서, 상기 제1 전류/전압 변환기는 상기 제1 단자와 접지 전위 사이에 접속되는 전압 발생 회로.
  4. 제3항에 있어서, 상기 제1 전류/전압 변환기는 저항과 트랜지스터 중 적어도 하나를 포함하는 전압 발생 회로.
  5. 제1항에 있어서, 상기 정전류와 상기 온도 의존성 전류 중 적어도 하나가 주변 회로의 동작 모드, 외부로부터 공급된 명령 및 퓨즈 소자에 저장된 데이타 중 적어도 하나에 따라 변하는 전압 발생 회로.
  6. 삭제
  7. 제1항에 있어서, 상기 정전류는 상기 제2 전류/전압 변환기를 통과하는 전류에 기초하여 생성되고, 상기 온도 의존성 전류는 상기 제3 전류/전압 변환기를 통과하는 전류에 기초하여 생성되는 전압 발생 회로.
  8. 출력 단자로서 동작하는 제1 단자,
    상기 제1 단자에 접속되어 실질적으로 온도 변화에 의존하지 않는 정전류를, 상기 제1 단자에 공급하거나 혹은 상기 제1 단자로부터 방전하는 정전류원,
    상기 제1 단자에 접속되어 온도가 변함에 따라 변하는 온도 의존성 전류를, 상기 제1 단자에 공급하거나 혹은 상기 제1 단자로부터 방전하는 온도 의존성 전류원,
    상기 제1 단자에 접속된 제1 전류/전압 변환기,
    제2 단자와 제3 단자 사이에 접속된 제2 전류/전압 변환기, 및 상기 제2 단자와 상기 제3 단자 사이의 전압을 실질적으로 온도 변화에 의존하지 않는 정전압으로 제어하기 위한 제1 제어 회로를 포함하고 상기 제1 단자에 접속된 정전류 생성 회로, 및
    정전류를 제4 단자에 공급하기 위한 정전류 생성 장치, 상기 제4 단자와 제5 단자 사이에 접속된 다이오드 소자, 상기 제5 단자와 제6 단자 사이에 접속된 제3 전류/전압 변환기, 및 상기 제4 단자와 상기 제6 단자의 전위를 동일한 전위로 제어하기 위한 제2 제어 회로를 포함하고 상기 제1 단자에 접속된 온도 의존성 전류 생성 회로
    를 포함하는 전압 발생 회로.
  9. 제8항에 있어서, 상기 정전류는 상기 제2 전류/전압 변화기를 통과하는 전류에 기초하여 생성되고, 상기 온도 의존성 전류는 상기 제3 전류/전압 변환기를 통과하는 전류에 기초하여 생성되는 전압 발생 회로.
  10. 출력 단자로서 동작하는 제1 단자,
    상기 제1 단자에 접속되어 실질적으로 온도에 의존하지 않는 제1 정전류를 상기 제1 단자로 공급하는 제1 정전류원,
    상기 제1 단자에 접속되어 실질적으로 온도에 의존하지 않는 제2 정전류를 상기 제1 단자로부터 방전하는 제2 정전류원,
    상기 제1 단자에 접속되어 온도가 변함에 따라 변하는 제1 온도 의존성 전류를 상기 제1 단자로 공급하는 제1 온도 의존성 전류원
    상기 제1 단자에 접속되어 온도가 변함에 따라 변하는 제2 온도 의존성 전류를 상기 제1 단자로부터 방전하는 제2 온도 의존성 전류원, 및
    상기 제1 단자에 접속된 제1 전류/전압 변환기
    를 포함하는 전압 발생 회로.
  11. 제10항에 있어서, 상기 제1 온도 의존성 전류 및 제2 온도 의존성 전류는 절대 온도에 비례하여 변하는 전압 발생 회로.
  12. 제10항에 있어서, 상기 제1 전류/전압 변환기가 상기 제1 단자와 접지 전위 사이에 접속된 전압 발생 회로.
  13. 제12항에 있어서, 상기 제1 전류/전압 변환기는 저항기와 트랜지스터 중 적어도 하나를 포함하는 전압 발생 회로.
  14. 제10항에 있어서, 상기 제1 정전류 및 제2 정전류와, 상기 제1 온도 의존성 전류 및 제2 온도 의존성 전류 중 적어도 하나가 주변 회로의 동작 모드, 외부로부터 공급된 명령 및 퓨즈 소자에 저장된 데이타 중 적어도 하나에 따라 변화되는 전압 발생 회로.
  15. 제10항에 있어서,
    상기 제1 단자에 접속된 제1 및 제2 정전류 생성 회로, 및 상기 제1 단자에 접속된 제1 및 제2 온도 의존성 전류 생성 회로를 더 포함하며,
    상기 제1 정전류 생성 회로는, 제2 및 제3 단자 사이에 접속된 제2 전류/전압 변환기, 및 상기 제2 및 상기 제3 단자 사이의 전압을 실질적으로 온도 변화에 의존하지 않는 정전압으로 제어하기 위한 제1 제어 회로를 포함하며,
    상기 제1 온도 의존성 전류 생성 회로는, 제4 및 제5 단자 사이에 접속된 제1 다이오드 소자, 제6 및 제7 단자 사이에 접속된 제3 전류/전압 변환기, 상기 제7 및 상기 제5 단자 사이에 접속된 제2 다이오드 소자, 및 상기 제4 및 상기 제6 단자의 전위를 동일한 전위로 제어하기 위한 제2 제어 회로를 포함하며,
    상기 제2 정전류 생성 회로는, 제8 및 제9 단자 사이에 접속된 제4 전류/전압 변환기, 및 상기 제8 및 상기 제9 단자 사이의 전압을 실질적으로 온도 변화에 의존하지 않는 정전압으로 제어하기 위한 제3 제어 회로를 포함하며,
    상기 제2 온도 의존성 전류 생성 회로는, 제10 및 제11 단자 사이에 접속된 제3 다이오드 소자, 제12 및 제13 단자 사이에 접속된 제5 전류/전압 변환기, 상기 제13 및 상기 제11 단자 사이에 접속된 제4 다이오드 소자, 및 상기 제10 및 상기 제12 단자의 전위를 동일한 전위로 제어하기 위한 제4 제어 회로를 포함하는 전압 발생 회로.
  16. 제15항에 있어서,
    상기 제1 또는 제2 정전류는 상기 제2 전류/전압 변환기에 흐르는 전류로부터 생성되고,
    상기 제l 또는 제2 온도 의존성 전류는 상기 제4 전류/전압 변환기에 흐르는 전류로부터 생성되는 전압 발생 회로.
  17. 제10항에 있어서,
    상기 제1 단자에 접속된 제1 정전류 생성 회로, 상기 제1 단자에 접속된 제2 정전류 생성 회로, 상기 제1 단자에 접속된 제1 온도 의존성 전류 생성 회로, 및 상기 제1 단자에 접속된 제2 온도 의존성 전류 생성 회로를 더 포함하며,
    상기 제1 정전류 생성 회로는, 제2 단자와 제3 단자 사이에 접속된 제2 전류/전압 변환기, 및 상기 제2 단자와 상기 제3 단자 사이의 전압을 실질적으로 온도 변화에 의존하지 않는 정전압으로 제어하기 위한 제1 제어 회로를 포함하며,
    상기 제2 정전류 생성 회로는, 제4 단자와 제5 단자 사이에 접속된 제3 전류/전압 변환기, 및 상기 제4 단자와 상기 제5 단자 사이의 전압을 실질적으로 온도 변화에 의존하지 않는 정전압으로 제어하기 위한 제2 제어 회로를 포함하며,
    상기 제1 온도 의존성 전류 생성 회로는, 제6 단자에 정전류를 공급하는 제1 정전류 생성 장치, 상기 제6 단자와 제7 단자 사이에 접속된 제1 다이오드 소자, 상기 제7 단자와 제8 단자 사이에 접속된 제4 전류/전압 변환기, 및 상기 제6 단자와 제8 단자의 전위를 동일한 전위로 제어하기 위한 제3 제어 회로를 포함하며,
    상기 제2 온도 의존성 전류 생성 회로는, 제9 단자에 정전류를 공급하는 제2 정전류 생성 장치, 상기 제9 단자와 제10 단자 사이에 접속된 제2 다이오드 소자, 상기 제10 단자와 제11 단자 사이에 접속된 제5 전류/전압 변환기, 및 상기 제9 단자와 상기 제11 단자의 전위를 동일한 전위로 제어하기 위한 제4 제어 회로를 포함하는 전압 발생 회로.
  18. 제17항에 있어서,
    상기 제1 또는 제2 정전류는 상기 제2 전류/전압 변환기에 흐르는 전류로부터 생성되고,
    상기 제1 또는 제2 온도 의존성 전류는 상기 제3 전류/전압 변환기에 흐르는 전류로부터 생성되는 전압 발생 회로.
  19. 출력 단자로서 기능하는 제1 단자,
    상기 제1 단자에 접속되어, 실질적으로 온도 변화에 의존하지 않는 정전류를 상기 제1 단자에 공급하는 제1 정전류원,
    상기 제1 단자에 접속되어, 온도 변화에 따라 변하는 온도 의존성 전류를 상기 제1 단자로부터 방전하는 제1 온도 의존성 전류원, 및
    상기 제1 단자에 접속된 제1 전류/전압 변환기
    를 포함하고,
    상기 정전류 및 상기 온도 의존성 전류 중 적어도 한쪽은, 주변 회로의 동작 모드, 외부에서 입력되는 커맨드, 및 퓨즈 소자에 기억한 데이터중 적어도 어느 하나에 의해 변경되는 전압 발생 회로.
  20. 제19항에 있어서, 상기 온도 의존성 전류는, 절대 온도에 비례하는 전압 발생 회로.
  21. 제19항에 있어서, 상기 제1 전류/전압 변환기는, 상기 제l 단자와 접지 전위 사이에 설치되는 전압 발생 회로.
  22. 제21항에 있어서, 상기 제1 전류/전압 변환기는, 저항 및 트랜지스터 중 적어도 한쪽을 포함하는 전압 발생 회로.
  23. 삭제
  24. 제19항에 있어서,
    상기 제1 단자에 접속된 정전류 생성 회로, 및 상기 제1 단자에 접속된 온도 의존성 전류 생성 회로를 더 포함하며,
    상기 정전류 생성 회로는, 제2 단자와 제3 단자 사이에 접속된 제2 전류/전압 변환기, 및 상기 제2 단자와 상기 제3 단자 사이의 전압을 실질적으로 온도 변화에 의존하지 않는 정전압으로 제어하기 위한 제1 제어 회로를 포함하며,
    상기 온도 의존성 전류 생성 회로는, 제4 단자와 제5 단자 사이에 접속된 제1 다이오드 소자, 제6 단자와 제7 단자 사이에 접속된 제3 전류/전압 변환기, 상기 제5 단자와 상기 제7 단자 사이에 접속된 제2 다이오드 소자, 및 상기 제4 단자와 상기 제6 단자의 전위를 동일한 전위로 제어하기 위한 제2 제어 회로를 포함하는 전압 발생 회로.
  25. 제24항에 있어서,
    상기 정전류는 상기 제2 전류/전압 변환기에 흐르는 전류로부터 생성되고,
    상기 온도 의존성 전류는 상기 제3 전류/전압 변환기에 흐르는 전류로부터 생성되는 전압 발생 회로.
  26. 출력 단자로서 기능하는 제1 단자,
    상기 제1 단자에 접속되어, 실질적으로 온도 변화에 의존하지 않는 정전류를 상기 제1 단자에 공급하는 제1 정전류원,
    상기 제1 단자에 접속되어, 온도 변화에 따라 변하는 온도 의존성 전류를 상기 제1 단자로부터 방전하는 제1 온도 의존성 전류원,
    상기 제1 단자에 접속된 제1 전류/전압 변환기,
    상기 제1 단자에 접속된 정전류 생성 회로, 및
    상기 제1 단자에 접속된 온도 의존성 전류 생성 회로
    를 포함하고,
    상기 정전류 생성 회로는, 제2 단자와 제3 단자 사이에 접속된 제2 전류/전압 변환기, 및 상기 제2 단자와 상기 제3 단자 사이의 전압을 실질적으로 온도 변화에 의존하지 않는 정전압으로 제어하기 위한 제1 제어 회로를 포함하고,
    상기 온도 의존성 전류 생성 회로는, 제4 단자에 정전류를 공급하는 정전류 생성 장치, 상기 제4 단자와 제5 단자 사이에 접속된 다이오드 소자, 상기 제5 단자와 제6 단자 사이에 접속된 제3 전류/전압 변환기, 및 상기 제4 단자와 제6 단자의 전위를 동일한 전위로 제어하기 위한 제2 제어 회로를 포함하는 전압 발생 회로.
  27. 제26항에 있어서,
    상기 정전류는 상기 제2 전류/전압 변환기에 흐르는 전류로부터 생성되고,
    상기 온도 의존성 전류는 상기 제3 전류/전압 변환기에 흐르는 전류로부터 생성되는 전압 발생 회로.
  28. 출력 단자로서 기능하는 제1 단자,
    상기 제1 단자에 접속되어, 실질적으로 온도 변화에 의존하지 않는 정전류를 상기 제1 단자에 공급하거나 혹은 상기 제1 단자로부터 방전하는 정전류원,
    상기 제1 단자에 접속되어, 온도 변화에 따라 변하는 온도 의존성 전류를 상기 제1 단자에 공급하는 온도 의존성 전류원,
    상기 제1 단자에 접속된 제1 전류/전압 변환기,
    상기 제1 단자에 접속된 정전류 생성 회로, 및
    상기 제1 단자에 접속된 온도 의존성 전류 생성 회로
    를 포함하며,
    상기 정전류 생성 회로는, 제2 단자와 제3 단자 사이에 접속된 제2 전류/전압 변환기, 및 상기 제2 단자와 상기 제3 단자 사이의 전압을 실질적으로 온도 변화에 의존하지 않는 정전압으로 제어하기 위한 제1 제어 회로를 포함하며,
    상기 온도 의존성 전류 생성 회로는, 제4 단자와 제5 단자 사이에 접속된 제1 다이오드 소자, 제6 단자와 제7 단자 사이에 접속된 제3 전류/전압 변환기, 상기 제5 단자와 상기 제7 단자 사이에 접속된 제2 다이오드 소자, 및 상기 제4 단자와 상기 제6 단자의 전위를 동일한 전위로 제어하기 위한 제2 제어 회로를 포함하는 전압 발생 회로.
  29. 제28항에 있어서, 상기 온도 의존성 전류는 절대 온도에 비례하는 전압 발생 회로.
  30. 제28항에 있어서, 상기 제1 전류/전압 변환기는 상기 제1 단자와 접지 전위 사이에 설치되는 전압 발생 회로.
  31. 제30항에 있어서, 상기 제1 전류/ 전압 변환기는 저항 및 트랜지스터중 적어도 한쪽을 포함하는 전압 발생 회로.
  32. 제28항에 있어서, 상기 정전류 및 상기 온도 의존성 전류중 적어도 한쪽은, 주변 회로의 동작 모드, 외부에서 입력되는 커맨드, 및 퓨즈 소자에 기억한 데이터중 적어도 어느 하나에 의해 변경되는 전압 발생 회로.
  33. 삭제
  34. 제28항에 있어서,
    상기 정전류는 상기 제2 전류/전압 변환기에 흐르는 전류로부터 생성되고,
    상기 온도 의존성 전류는 상기 제3 전류/전압 변환기에 흐르는 전류로부터 생성되는 전압 발생 회로.
  35. 출력 단자로서 기능하는 제1 단자,
    상기 제1 단자에 접속되어, 실질적으로 온도 변화에 의존하지 않는 정전류를 상기 제1 단자에 공급하거나 혹은 상기 제1 단자로부터 방전하는 정전류원,
    상기 제1 단자에 접속되어, 온도 변화에 따라 변하는 온도 의존성 전류를 상기 제1 단자에 공급하는 온도 의존성 전류원,
    상기 제1 단자에 접속된 제1 전류/ 전압 변환기,
    상기 제1 단자에 접속된 정전류 생성 회로, 및
    상기 제1 단자에 접속된 온도 의존성 전류 생성 회로
    를 포함하며,
    상기 정전류 생성 회로는, 제2 단자와 제3 단자 사이에 접속된 제2 전류/전압 변환기, 및 상기 제2 단자와 상기 제3 단자 사이의 전압을 실질적으로 온도 변화에 의존하지 않는 정전압으로 제어하기 위한 제1 제어 회로를 포함하며,
    상기 온도 의존성 전류 생성 회로는, 제4 단자에 정전류를 공급하는 정전류 생성 장치, 상기 제4 단자와 제5 단자 사이에 접속된 다이오드 소자, 상기 제5 단자와 제6 단자 사이에 접속된 제3 전류/전압 변환기, 및 상기 제4 단자와 상기 제6 단자의 전위를 동일한 전위로 제어하기 위한 제2 제어 회로를 포함하는 전압 발생 회로.
  36. 제35항에 있어서,
    상기 정전류는 상기 제2 전류/전압 변환기에 흐르는 전류로부터 생성되고,
    상기 온도 의존성 전류는 상기 제3 전류/전압 변환기에 흐르는 전류로부터 생성되는 전압 발생 회로.
  37. 삭제
  38. 삭제
  39. 게이트, 드레인 및 소스 전극을 가지며 제1, 제2 및 제3 임계 전압중 하나를 가질 수 있는 메모리 셀,
    밴드 갭 기준 회로와, 출력 전압의 전위 레벨 및 온도 계수 양자를 전환하기 위한 MOS 트랜지스터를 포함하는 기준 전압 발생 회로, 및
    상기 기준 전압 발생 회로의 출력 전압에 근거하여 제1 검증 전압 및 제2 검증 전압을 발생하는 전압 발생 회로
    를 포함하며,
    상기 밴드 갭 기준 회로는, 제1 다이오드, 제2 다이오드 및 저항기를 가지며, 상기 제1 다이오드의 애노드는 상기 저항기의 한쪽 단부에 실질적으로 접속되며, 상기 저항기의 다른쪽 단부는 상기 제2 다이오드의 애노드에 접속되며, 상기 제1 다이오드 및 상기 제2 다이오드 양자의 캐소드는 접지되며, 상기 제2 다이오드는 병렬로 접속되며, 상기 저항기를 통해 흐르는 전류는 온도에 의존하여 증가되며,
    상기 제1 검증 전압은 상기 메모리 셀의 게이트에 인가되어 상기 메모리 셀의 임계 전압이 상기 제1 검증 전압보다 높은지 여부가 검증되며, 상기 제2 검증 전압은 상기 메모리 셀의 게이트에 인가되어 상기 메모리 셀의 임계 전압이 상기 제2 검증 전압보다 높은지 여부가 검증되며, 상기 제1 검증 전압은 상기 제2 검증 전압과 다르며, 상기 제1 검증 전압의 온도 계수는 상기 제2 검증 전압의 온도 계수와 거의 같은 다중 레벨 불휘발성 반도체 메모리 장치.
  40. 제39항에 있어서,
    상기 메모리 셀은 NAND 셀 내의 복수개의 메모리 셀중 하나이며, 상기 제1 및 제2 검증 전압은 상기 NAND 셀 내의 메모리 셀중 선택된 하나의 메모리 셀의 게이트에 인가되며 그 밖의 다른 메모리 셀들의 게이트들은 판독 보조 전압에 연결되며, 상기 판독 보조 전압의 온도 계수는 상기 제1 및 제2 검증 전압의 온도 계수와 거의 같은 다중 레벨 불휘발성 반도체 메모리 장치.
  41. 제39항에 있어서,
    상기 온도 계수는 네거티브인 다중 레벨 불휘발성 반도체 메모리 장치.
  42. 제41항에 있어서,
    상기 온도 계수는 거의 100mV/도(degree)인 다중 레벨 불휘발성 반도체 메모리 장치.
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