JP2007102865A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 書き込み動作を高速化させることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供すること。
【解決手段】 半導体チップと、このチップに配置され、３値以上のデータを記憶可能で、かつ、データの書き換え可能な不揮発性メモリセルと、を備え、２以上ある書き込みしきい値電圧の分布幅を、２以上ある書き込みレベルに応じて変える。
【選択図】 図２０

Description

本発明は、半導体集積回路装置に関し、特に、電気的に書き換えが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置に関する。

電気的に書き換えが可能な不揮発性半導体記憶装置、例えば、多値フラッシュメモリでは、書き込みレベルが２以上有る。そして、これらの書き込みしきい値電圧分布幅は、それぞれ狭くしなければならない。書き込みしきい値電圧分布幅を狭くするためには、ワード線に与える書き込み電圧のステップアップ幅を小さくするのが良い。ステップアップ幅を小さくすることは、データを、少しずつ丁寧に書き込む、ということである。このため、書き込みに時間がかかる、という事情がある。
米国特許第６，４９０，２１９号明細書

この発明は、書き込み動作を高速化させることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供する。

この発明の一態様に係る半導体集積回路装置は、半導体チップと、前記チップに配置され、３値以上のデータを記憶可能で、かつ、データの書き換え可能な不揮発性メモリセルと、を備え、２以上ある書き込みしきい値電圧の分布幅を、２以上ある書き込みレベルに応じて変える。

この発明によれば、書き込み動作を高速化させることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供できる。

以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

（第１実施形態）
第１実施形態に係る半導体集積回路装置は、高い書き込みレベルにある書き込みしきい値電圧分布幅、例えば、最も高い書き込みレベルにある書き込みしきい値電圧分布幅を、他の書き込みレベルにある書き込みしきい値電圧分布幅よりも広くするものである。これは、高い書き込みレベル、例えば、最も高い書き込みレベルにあるしきい値分布と中間電圧Ｖｐａｓｓとの間には、他の書き込みレベル間よりも、電位差にゆとりがあることが多いという事項に根ざしている。

高い書き込みレベルにある書き込みしきい値電圧分布幅、例えば、最も高い書き込みレベルにある書き込みしきい値電圧分布幅を、他の書き込みレベルにある書き込みしきい値電圧分布幅よりも広くすれば、例えば、最も高い書き込みレベルの書き込みには、ワード線に与える書き込み電圧のステップアップ幅を大きくすることができる。従って、書き込み時間を短縮できる。

このようにして、最も高い書き込みレベル以外の書き込みレベルには、狭い分布幅を持たせつつも、動作の高速化を実現する。

このようなしきい値電圧分布を得るためには、最も高い書き込みレベルの書き込みには、ワード線に与える書き込み電圧のステップアップ幅を大きくする以外にも、いくつかの形態がある。

例えば、書き込み方式には、設定された書き込みしきい値電圧に近づいてきたら、ステップアップ幅を小さくする、という書き込み方式がある。例えば、パス・ライト方式、又はクイック・パス・ライト方式と呼ばれる書き込み方式である。

パス・ライト方式とは、１ｓｔ Ｐａｓｓと呼ばれる１度目のプログラムと、２ｎｄ Ｐａｓｓと呼ばれる２度目のプログラムとを行うことによって、書き込みしきい値の分布幅を狭くする手法である。２度目のプログラムのステップアップ幅は、１度目のプログラムのステップアップ幅よりも小さい。これにより、狭い分布幅を実現する。

クイック・パス・ライト方式は、パス・ライト方式を改良したもので、１ｓｔ Ｐａｓｓと、２ｎｄ Ｐａｓｓとを並列処理して、書き込み時間の短縮を図ったものである。

書き込み方式に、パス・ライト方式、又はクイック・パス・ライト方式を採用した場合には、例えば、最も高い書き込みレベルへの書き込みについては、ステップアップ幅を変えない（例えば、最も高い書き込みレベルへの書き込みについては、パス・ライト方式、又はクイック・パス・ライト方式を使わない）、あるいは、例えば、最も高い書き込みレベルへの２ｎｄ Ｐａｓｓ時におけるステップアップ幅を、他の書き込みレベルにおける２ｎｄ Ｐａｓｓ時のステップアップ幅よりも大きくする、という方式にすることが可能である。

このような方式においても、最も高い書き込みレベルへの書き込みは、ステップアップ幅を変えない、あるいは、２ｎｄ Ｐａｓｓ時のステップアップ幅を大きくするので、上記同様に書き込み時間を短縮できる。

この場合においても、最も高い書き込みレベルの書き込みしきい値電圧分布幅は、上記同様、他の書き込みレベルの分布幅よりも広くなる。

以下、この発明の第１実施形態を、図面を参照して詳細に説明する。

図１は、この発明の第１実施形態に係る半導体集積回路装置の一例を示すブロック図である。第１実施形態は、半導体集積回路装置の一例とし、ＮＡＮＤ型フラッシュメモリを示すが、この発明はＮＡＮＤ型フラッシュメモリ以外のメモリにも適用することができる。

メモリセルアレイ１には、不揮発性半導体メモリセルがマトリクス状に配置される。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。

カラム制御回路２は、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。カラム制御回路２は、メモリセルアレイ１に隣接して設けられる。

ロウ制御回路３は、メモリセルアレイ１のワード線を選択し、消去、書き込み、及び読み出しに必要な電圧を印加する。

ソース線制御回路（Ｃ-source制御回路）４は、メモリセルアレイ１のソース線を制御する。

Ｐ型セルウェル制御回路（Ｃ-p-well制御回路）５は、メモリセルアレイ１が形成されるＰ型セルウェルの電位を制御する。

データ入出力バッファ６は、カラム制御回路２にＩ／Ｏ線を介して電気的に接続され、外部のホスト（図示せず）に外部Ｉ／Ｏ線を介して電気的に接続される。データ入出力バッファ６には、例えば、入出力バッファ回路が配置される。データ入出力バッファ６は、書き込みデータの受け取り、読み出しデータの出力、及びアドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、受け取った書き込みデータをＩ／Ｏ線を介してカラム制御回路２に送り、また、カラム制御回路２から読み出したデータをＩ／Ｏ線を介して受け取る。さらに、メモリセルアレイ１のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路２やロウ制御回路３に、ステートマシン８を介して送る。また、外部ホストからのコマンドデータを、コマンド・インターフェイス７に送る。

コマンド・インターフェイス７は、外部制御信号線を介して外部ホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータなのか、あるいはコマンドデータなのか、あるいはアドレスデータなのかを判断し、コマンドデータであれば受け取りコマンドデータとしてステートマシン８に転送する。

ステートマシン８は、フラッシュメモリ全体の管理を行う。外部ホストからのコマンドデータを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。

図２は、図１に示すメモリセルアレイ１の一例を示す図である。

メモリセルアレイ１は複数のブロック、例えば、１０２４個のブロックBLOCK0〜BLOCK1023に分割される。ブロックは、例えば、消去の最小単位である。各ブロックBLOCKiは複数のＮＡＮＤ型メモリユニット、例えば、８５１２個のＮＡＮＤ型メモリユニットを含む。この例では、各ＮＡＮＤ型メモリユニットは２つの選択トランジスタＳＴＤ、ＳＴＳと、これらの間に、直列に接続された複数のメモリセルＭ（本例では４つ）を含む。ＮＡＮＤ型メモリユニットの一端は選択ゲート線ＳＧＤに繋がる選択トランジスタＳＴＤを介してビット線ＢＬに接続され、その他端は選択ゲート線ＳＧＳに繋がる選択ゲートＳＴＳを介して共通ソース線Ｃ-sourceに接続される。各メモリセルＭはワード線ＷＬに繋がる。０から数えて偶数番目のビット線ＢＬｅと、奇数番目のビット線ＢＬｏとは、互いに独立してデータの書き込みと読み出しとが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、例えば、ビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。各メモリセルＭが記憶する１ビットのデータが４２５６個のメモリセル分集まって、ページという単位を構成する。ページは、例えば、読み出しの最小単位である。１つのメモリセルＭで２ビットのデータを記憶する場合、４２５６個のメモリセルは２ページ分のデータを記憶する。同様に、ビット線ＢＬｏに接続される４２５６個のメモリセルで別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。

図３は、図１に示すメモリセルアレイ１のカラム方向構造の一例を示す断面図である。

ｐ型半導体基板９内にはｎ型セルウェル１０が形成される。ｎ型セルウェル１０内にはｐ型セルウェル１１が形成される。メモリセルＭは、ソース／ドレインとして機能するｎ型拡散層１２と、浮遊ゲートＦＧと、ワード線ＷＬとして機能する制御ゲートとを含む。選択ゲートＳは、ソース／ドレインとして機能するｎ型拡散層１２と、選択ゲート線ＳＧとして機能する二重構造のゲートとを含む。ワード線ＷＬと選択ゲート線ＳＧはロウ制御回路３に接続され、ロウ制御回路３によって制御される。

ＮＡＮＤ型メモリユニットの一端は、第１のコンタクトＣＢを介して第１のメタル配線層Ｍ０に接続され、さらに、第２のコンタクトＶ１を介してビット線ＢＬとして機能する第２のメタル配線層Ｍ１に接続される。ビット線ＢＬはカラム制御回路２に接続される。ＮＡＮＤ型メモリユニットの他端は、第１のコンタクトホールＣＢを介して共通ソース線Ｃ-sourceとして機能する第１のメタル配線層Ｍ０に接続される。共通ソース線Ｃ-sourceはソース線制御回路４に接続される。

ｎ型セルウェル１０と、ｐ型セルウェル１１は同電位とされ、ウェル線Ｃ-p-wellを介してＰウェル制御回路５に接続される。

図４、及び図５は、図１に示すメモリセルアレイ１のロウ方向構造の一例を示す断面図である。

図４に示すように、各メモリセルＭは素子分離ＳＴＩで互いに分離される。トンネル酸化膜１４を介して浮遊ゲートＦＧがチャネル領域上に積層される。ワード線ＷＬはＯＮＯ膜１５を介して浮遊ゲートＦＧ上に積層される。

図５に示すように、選択ゲート線ＳＧは二重構造である。図示は省略するが、上下の選択ゲート線ＳＧはメモリセルアレイ１の端、あるいは一定本数のビット線ごとに接続される。

図６は、図１に示すカラム制御回路２の一例を示すブロック図である。

データ記憶回路１６は、同一カラム番号の偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏの２本（例えば、ＢＬｅ５とＢＬｏ５）ごとに設けられる。ビット線ＢＬｅ、及びＢＬｏのいずれか１本が選択され、データ記憶回路１６に接続される。そして、ビット線ＢＬｅ、又はＢＬｏの電位が、データ書き込み、あるいは読み出しのために制御される。信号ＥＶＥＮＢＬが“Ｈ”レベル、信号ＯＤＤＢＬが“Ｌ”レベルとなると、ビット線ＢＬｅが選択される。ビット線ＢＬｅは、ｎチャネル型ＭＯＳトランジスタＱｎ１を介してデータ記憶回路１６に接続される。反対に、信号ＥＶＥＮＢＬが“Ｌ”レベル、信号ＯＤＤＢＬが“Ｈ”レベルとなると、ビット線ＢＬｏが選択される。ビット線ＢＬｏは、ｎチャネル型ＭＯＳトランジスタＱｎ２を介してデータ記憶回路１６に接続される。信号ＥＶＥＮＢＬは、偶数番目のビット線ＢＬｅの全てに共通である。同様に、信号ＯＤＤＢＬは、奇数番目のビット線ＢＬｏの全てに共通である。非選択のビット線ＢＬは、図示されていない回路により制御される。

データ記憶回路１６は、３つのバイナリデータ記憶部ＤＳ１、ＤＳ２、ＤＳ３を含む。データ記憶部ＤＳ１はデータ入出力線（Ｉ／Ｏ線）を介してデータ入出力バッファ６に接続され、外部から入力された書き込みデータや外部へ出力する読み出しデータを記憶する。データ記憶部ＤＳ２は、書き込み後にメモリセルＭのしきい値を確認する（書き込みベリファイ）時の検出結果が記憶される。データ記憶部ＤＳ３は、メモリセルＭのデータを、書き込みの時、及び読み出しの時に一時記憶する。

図７は、多値フラッシュメモリの多値データとメモリセルＭのしきい値との関係を示す図である。

この例では、２ビットのデータを１つのメモリセルＭに記憶する。２ビットのデータとしては“１１”、“１０”、“００”、“０１”が全てである。この２つのビットは異なるロウアドレス（異なるページ）に属する。

消去後、メモリセルＭのデータは“１１”となっている。このメモリセルＭへの下位ページのデータが０であれば、書き込みにより“１１”の状態から“１０”に移る。“１”データ書き込みの場合は、“１１”のままである。

次に、上位ページのデータが書き込まれる。もしデータが“１”であれば、“１１”あるいは“１０”の状態は維持される。もしデータが“０”であれば、“１１”の状態は“０１”"に移り、“１０”の状態は“００”に移る。

しきい値が、例えば、０Ｖ未満ならば“１１”とみなされ、しきい値が、例えば、０Ｖ以上１Ｖ未満ならば“１０”とみなされる。また、しきい値が、例えば、１Ｖ以上２Ｖ未満ならば“０１”とみなされ、しきい値が、例えば、２Ｖ以上ならば“００”とみなされる。

このように、１つのメモリセルに２ビットのデータを記憶させるには、４つのしきい値を用いる。実際のデバイスでは、メモリセルの特性にばらつきが生じるため、そのしきい値もばらつく。このばらつきが大きいと、データの区別ができなくなり間違ったデータを読み出してしまう。

本例に従う書き込み方法では、第一に、破線に示す典型的なしきい値のばらつきを、実線に示すように狭く抑えることができる。

表１、及び表２は、消去、書き込み、読み出し、書き込みベリファイ時の各部の電圧を示す。表１、及び表２においては、書き込みと読み出し時にワード線ＷＬ２と偶数番目のビット線ＢＬｅが選択された場合を示す。

（消去）
消去時、ｐ型セルウェル（Ｃ-p-well）１１を２０Ｖ、選択したブロックの全ワード線ＷＬ０〜ＷＬ３を０Ｖとする。電子は浮遊ゲートＦＧから放出され、メモリセルＭのしきい値は負となる（“１１”状態）。ここで、非選択ブロックのワード線ＷＬ、及びビット線ＢＬなどはフローティングにされ、ｐ型セルウェル１１との容量結合により２０Ｖ近くとなる。

（書き込み）
書き込み時、選択したワード線ＷＬ２に、１４Ｖ〜２０ＶのＶｐｇｍを印加する。この状態で、選択したビット線ＢＬｅを０Ｖとすると、電子は浮遊ゲートＦＧに注入され、メモリセルＭのしきい値は高速に上昇する（第１段階書き込み）。しきい値の上昇速度を抑えるには、ビット線ＢＬｅを０．４Ｖに上げる（第２段階書き込み）。しきい値の上昇を禁止するにはビット線ＢＬｅを電源電圧Ｖｄｄ（〜３Ｖ)とする（書き込み禁止）。

（読み出し）
読み出し時、選択したワード線ＷＬ２に読み出し電圧（０Ｖ、１Ｖ、２Ｖ）を印加する。メモリセルＭのしきい値が、例えば、読み出し電圧未満ならば、ビット線ＢＬｅと共通ソース線Ｃ-sourceが導通して、ビット線ＢＬｅの電位は比較的低いレベル“Ｌ”となる。メモリセルＭのしきい値が、例えば、読み出し電圧以上ならば、ビット線ＢＬｅと共通ソース線Ｃ-sourceが非導通となり、ビット線ＢＬｅの電位は比較的高いレベル“Ｈ”を維持する。メモリセルＭのしきい値が“１０”状態より高いか否かを検出するには、読み出し電圧を０Ｖとする（１０読み出し）。メモリセルＭのしきい値が“０１”状態より高いか否かを検出するには、読み出し電圧を１Ｖとする（０１読み出し）。メモリセルＭのしきい値が“００”状態より高いか否かを検出するには、読み出し電圧を２Ｖとする（００読み出し）。

“１０”状態のしきい値は、読み出し電圧０Ｖに対して０．４Ｖの読み出しマージンを持たせるため、０．４Ｖ以上とする。このため、“１０”に書き込む場合、書き込みベリファイしてメモリセルＭのしきい値が０．４Ｖに達したと検出されたら、書き込み禁止してしきい値の制御をする。典型的には、しきい値が０．４Ｖに達したか否かしか検出していない。このため、図７に示すように、比較的幅広いしきい値分布を持つ（典型例）。

対して、本例では、目標のしきい値より若干低いレベルのしきい値に達したか否かを検出し、しきい値の上昇速度を第２段階書き込みにより抑制し、しきい値電圧分布幅を図７に示すように狭める（本例）。他の状態“０１”や“００”に関しても同様である。

書き込み確認は、ベリファイ電圧（０．２Ｖ、０．４Ｖ、１．２Ｖ、１．４Ｖ、２．２Ｖ、２．４Ｖ)を選択したワード線ＷＬ２に印加して行う。メモリセルＭのしきい値が、例えば、ベリファイ電圧未満ならば、ビット線ＢＬｅと共通ソース線Ｃ-sourceが導通して、ビット線ＢＬｅの電位は比較的低いレベル“Ｌ”となる。メモリセルＭのしきい値が、例えば、ベリファイ電圧以上ならば、ビット線ＢＬｅと共通ソース線Ｃ-sourceが非導通となり、ビット線ＢＬｅの電位は比較的高いレベル“Ｈ”を維持する。メモリセルＭのしきい値が０．２Ｖより高いか否かを検出するには、ベリファイ電圧を０．２Ｖとして書き込みベリファイを行う（１０第１段階書き込みベリファイ）。メモリセルＭのしきい値が０．４Ｖより高いか否かを検出するには、ベリファイ電圧を０．４Ｖとして書き込みベリファイを行う（１０第２段階書き込みベリファイ）。メモリセルＭのしきい値が１．２Ｖより高いか否かを検出するには、ベリファイ電圧を１．２Ｖとして書き込みベリファイを行う（０１第１段階書き込みベリファイ）。メモリセルＭのしきい値が１．４Ｖより高いか否かを検出するには、ベリファイ電圧１．４Ｖを行う（０１第２段階書き込みベリファイ）。メモリセルＭのしきい値が２．２Ｖより高いか否かを検出するには、ベリファイ電圧を２．２Ｖとして書き込みベリファイを行う（００第１段階書き込みベリファイ）。メモリセルＭのしきい値が２．４Ｖより高いか否かを検出するには、ベリファイ電圧を２．４Ｖとして書き込みベリファイを行う（００第２段階書き込みベリファイ）。

図８は、典型的な書き込み方法としきい値の制御とを示す図である。

図８において、白い四角は書き込み易いメモリセルのしきい値を示し、黒い四角は書き込み難いメモリセルのしきい値を示す。この２つのメモリセルは同一ページのデータを記憶する。どちらも初期的に消去されており、負のしきい値を持つ。

図８に示すように、書き込み電圧Ｖｐｇｍは複数のパルスに分割されており、例えば、パルスごとに０．２Ｖずつ上がる（Ｄｖｐｇｍ＝０．２Ｖ）。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、数パルス後に、しきい値は書き込み電圧Ｖｐｇｍの電圧上昇率と同じ０．２Ｖ／パルスの速度で上がる。各書き込みパルス印加後に書き込みベリファイが行われ、書き込みベリファイ電圧にしきい値が達したと検出されたメモリセルのビット線電圧はＶｄｄとされ、メモリセルごとに書き込みが禁止される。よって、しきい値は０．２Ｖの分布幅を持つ。

図９は、本例の書き込み方法としきい値の制御とを示す図である。

図９において、白い四角は書き込み易いメモリセルのしきい値を示し、黒い四角は書き込み難いメモリセルのしきい値を示す。この２つのメモリセルは同一ページのデータを記憶する。どちらも初期的に消去されており、負のしきい値を持つ。

図９に示すように、書き込み電圧Ｖｐｇｍは複数のパルスに分割されており、例えば、パルスごとに０．２Ｖずつ上がる（Ｄｖｐｇｍ＝０．２Ｖ）。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、第１段階書き込みが行われて、数パルス後に、しきい値は書き込み電圧Ｖｐｇｍの電圧上昇率と同じ０．２Ｖ／パルスの速度で上がる。各書き込みパルス印加後に、第１段階書き込みベリファイと第２段階書き込みベリファイとが行われ、第１段階書き込みベリファイ電圧にしきい値が達したと検出されたメモリセルのビット線電圧は０．４Ｖとされ、メモリセルごとに第２段階書き込みにされる。また、第２段階書き込みベリファイ電圧にしきい値が達したと検出されたメモリセルのビット線電圧はＶｄｄとされ、メモリセルごとに書き込みが禁止される。第２段階書き込みになって、数パルスの間はしきい値の上昇率が、例えば、ほぼ０Ｖ／パルスから０．０５Ｖ／パルスに抑制されるため、しきい値は０．０５Ｖの分布幅しか持たない。これにより、しきい値電圧分布幅を狭めることができる。

書き込みパルス幅を２０μｓｅｃ、各書き込みベリファイ時間を５μｓｅｃとすると、典型的な書き込み方法による書き込み時間は、
（２０μｓｅｃ＋５μｓｅｃ） × １８パルス ＝４５０μｓｅｃ
である。

しかしながら、０．０５Ｖのしきい値分布を実現させるためには、書き込み電圧Ｖｐｇｍの電圧上昇率を０．０５Ｖと４分の１にする必要があるので、
４５０μｓｅｃ × ４ ＝１８００μｓｅｃ
となる。

一方、本例によれば、図９に示すように、０．２Ｖ／パルスのＶｐｇｍ上昇率で０．０５Ｖのしきい値電圧分布幅を実現でき、その書き込み時間は、
（２０μｓｅｃ＋５μｓｅｃ＋５μｓｅｃ） × ２０パルス ＝６００μｓｅｃ
である。

つまり、典型的な書き込み方法に比べて、本例では、同じ０．０５Ｖのしきい値分布を実現するために要する書き込み時間が３分の１に短縮される。

ここで、第１段階書き込みベリファイ電圧を、１０第１段階書き込みベリファイ電圧とし、第２段階書き込みベリファイ電圧を、１０第２段階書き込みベリファイ電圧とすることで、１０書き込みが行われる。

図１０は、本例の同一メモリセルＭへの上位ページデータの書き込み方法としきい値の制御とを示す図である。

図１０において、白い四角は書き込み易いメモリセルのしきい値を示し、黒い四角は書き込み難いメモリセルのしきい値を示す。この２つのメモリセルは同一ページのそれぞれのカラムのデータを記憶する。白い四角で示されるメモリセルは、初期的に消去されており負のしきい値を持ち、“０１”状態に書き込む。黒い四角で示されるメモリセルは、初期的に“１０”の状態になっており、“００”状態に書き込む。

図１０に示すように、書き込み電圧Ｖｐｇｍは複数のパルスに分割されており、例えば、パルスごとに０．２Ｖずつ上がる（Ｄｖｐｇｍ＝０．２Ｖ）。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、第１段階書き込みが行われて、数パルス後に、しきい値は書き込み電圧Ｖｐｇｍの電圧上昇率と同じ０．２Ｖ／パルスの速度で上がる。各書き込みパルス印加後に０１第１段階書き込みベリファイと０１第２段階書き込みベリファイとが行われ、その後、００第１段階書き込みベリファイと００第２段階書き込みベリファイが行われる。

白い四角で示されるメモリセルのしきい値が０１第１段階書き込みベリファイ電圧に達したと検出されたら、ビット線電圧は０．４Ｖとされ、第２段階書き込みにされる。黒い四角で示されるメモリセルのしきい値が００第１段階書き込みベリファイ電圧にしきい値が達したと検出されたらビット線電圧は０．４Ｖとされ、第２段階書き込みにされる。

また、白い四角で示されるメモリセルのしきい値が０１第２段階書き込みベリファイ電圧に達したと検出されたらビット線電圧はＶｄｄとされ、書き込みが禁止される。また、さらに、黒い四角で示されるメモリセルのしきい値が００第２段階書き込みベリファイ電圧に達したと検出されたらビット線電圧はＶｄｄとされ、書き込みが禁止される。

“０１”及び"００"の両方に関しても、第２段階書き込みになって、数パルスの間はしきい値の上昇率が、例えば、ほぼ０Ｖ／パルスから０．０５Ｖ／パルスに抑制されるため、しきい値は０．０５Ｖの分布幅しか持たない。

図１１は、同一メモリセルＭへの下位ページデータ書き込み時の動作波形を示す動作波形図である。

時間ｔｐ０からｔｐ７までが書き込みステップであり、書き込みパルスが与えられる。

時間ｔｆｖ０からｔｆｖ６までが１０第１段階書き込みベリファイ、時間ｔｓｖ０〜ｔｓｖ６までが１０第２段階書き込みベリファイである。ここではワード線ＷＬ２と偶数番目のビット線ＢＬｅが選択された場合を示す。

書き込みステップで、書き込み制御電圧であるビット線ＢＬｅは、第１段階書き込みならば０Ｖ、第２段階書き込みならば０．４Ｖ、書き込み禁止ならばＶｄｄ（例えば、２．５Ｖ）である。

各書き込みベリファイ時には、まず、ビット線ＢＬｅは０．７Ｖに充電される。その後、選択ワード線ＷＬ２が各書き込みベリファイ電圧に達すると、もしメモリセルＭのしきい値が書き込みベリファイ電圧に達していると０．７Ｖを維持し、もしメモリセルＭのしきい値が書き込みベリファイ電圧に達していなければ０Ｖに向かって下がる。

時間ｔｆｖ４、あるいはｔｓｖ４のタイミングでビット線ＢＬｅの電圧を検出すれば、メモリセルＭのしきい値が書き込みベリファイ電圧に達しているか否か検出できる。メモリセルＭのしきい値が書き込みベリファイ電圧に達していれば検出結果は“パス”である。

図１２は、同一メモリセルＭへの下位ページデータの書き込みアルゴリズムを示す流れ図である。

まず、例えば、コマンド・インターフェイス７は、ホストからのデータ入力コマンドを受け取り、ステートマシン８にデータ入力コマンドを設定する（Ｓ１）。

次に、例えば、コマンド・インターフェイス７は、ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（Ｓ２）。

次に、例えば、データ入出力バッファ６は、１ページ分の書き込みデータを受け取り、それぞれのデータ記憶部ＤＳ１に対応する書き込みデータを設定する（Ｓ３）。

次に、例えば、コマンド・インターフェイス７は、ホストが発行した書き込みコマンドを受け取り、ステートマシン８に書き込みコマンドを設定する（Ｓ４）。書き込みコマンドが設定された後、Ｓ５からＳ１６のステップが自動的に内部でステートマシン８によって起動される。

次に、各データ記憶部ＤＳ１のデータを対応するデータ記憶部ＤＳ２にコピーする（Ｓ５）。その後、書き込み電圧Ｖｐｇｍの初期値を１２Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（Ｓ６）。

データ記憶部ＤＳ１のデータが０、かつ、データ記憶部ＤＳ２のデータが０ならば、第１段階書き込みである。このため、書き込み制御電圧であるビット線ＢＬの電圧は０Ｖとする。

データ記憶部ＤＳ１のデータが０、かつ、データ記憶部ＤＳ２のデータが１ならば、第２段階書き込みである。このため、書き込み制御電圧であるビット線ＢＬの電圧は０．４Ｖとする。

データ記憶部ＤＳ１のデータが１ならば、書き込み禁止である。このため、書き込み制御電圧であるビット線ＢＬの電圧はＶｄｄとする（Ｓ７）。

次に、設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて１ページ分のメモリセルに対して書き込みパルスを与える。即ち、書き込みステップである（Ｓ８）。

全てのデータ記憶部ＤＳ２のデータが１か否かを検出し、全て１なら第１段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ９）。後ほど説明するが、全てのデータ記憶部ＤＳ２のデータが１であれば、前段の書き込みステップ（Ｓ８）で第１段階書き込みされたメモリセルは無い。

第１段階ステータスがパスでなければ、１０第１段階書き込みベリファイが起動される（Ｓ１０）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応するデータ記憶部ＤＳ２のデータを０から１に変える。データ記憶部ＤＳ２のデータが１であるものは、その“１”を保持する。

第１段階ステータスがパスの場合、あるいは１０第１段階書き込みベリファイが終了すると、１０第２段階書き込みベリファイが起動される（Ｓ１１）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応するデータ記憶部ＤＳ１のデータを０から１に変える。データ記憶部ＤＳ１のデータが１であるものは、その“１”を保持する。

１０第２段階書き込みベリファイ後、全てのデータ記憶部ＤＳ１のデータが１か否かを検出し、全て１なら第２段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ１２)。

第２段階ステータスがパスであれば、正常に書き込みが終了した、として、書き込みステータスをパスに設定して書き込み終了となる（Ｓ１３）。

第２段階ステータスがパスでなければ書き込みカウンタＰＣを調べ（Ｓ１４）、その値が２０以上であれば正常に書き込めなかったとして、書き込みステータスをフェイルに設定して書き込み終了となる（Ｓ１５）。

書き込みカウンタＰＣの値が２０より少なければ、書き込みカウンタＰＣの値を１だけ増やして、また、書き込み電圧Ｖｐｇｍの設定値を０．２Ｖ増やし（Ｓ１６）、再度ステップＳ７を経て書き込みステップＳ８となる。

表３は、図１２に示される同一メモリセルＭへの下位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１とＤＳ２の１０第１段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。

表３に示すように、ｎ番目の１０第１段階書き込みベリファイ前のデータ記憶部ＤＳ１とＤＳ２の取り得る値は、０／０か、０／１か、あるいは１／１である。

０／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第１段階書き込みベリファイ電圧にも達していない、ということを示す。

０／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第１段階書き込みベリファイ電圧には達したが、１０第２段階書き込みベリファイ電圧には達していない、ということを示す。

１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第２段階書き込みベリファイ電圧に達した、ということを示す。

なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第２段階書き込みベリファイ電圧には達したが、１０第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので、１／０という状態はこの例では無い。

１番目の１０第１段階書き込みベリファイ前のデータ記憶部ＤＳ１とＤＳ２の取り得る値ＤＳ１／ＤＳ２は、０／０か１／１である。

メモリセルのしきい値がｎ番目の書き込みステップで１０第１段階書き込みベリファイ電圧である０．２Ｖに達していなければ１０第１段階書き込みベリファイでの検出結果はパスではないので、データ記憶部ＤＳ２のデータは変更されない。メモリセルのしきい値がｎ番目の書き込みステップで１０第１段階書き込みベリファイ電圧である０．２Ｖに達していれば１０第１段階書き込みベリファイでの検出結果はパスなので、データ記憶部ＤＳ２のデータは１に変更される。１であるデータ記憶部ＤＳ２のデータはメモリセルのしきい値によらず変更されない。

表４は、図１２に示される同一メモリセルＭへの下位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１とＤＳ２の１０第２段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。

表４に示すように、ｎ番目の１０第２段階書き込みベリファイ前のデータ記憶部ＤＳ１とＤＳ２の取り得る値は、０／０か、０／１か、あるいは１／１である。

０／０は、ｎ番目の書き込みステップ後にメモリセルのしきい値が１０第１段階書き込みベリファイ電圧にも達していない、ということを示す。０／１は、ｎ番目の書き込みステップまでにメモリセルのしきい値が１０第１段階書き込みベリファイ電圧には達したが、ｎ−１番目の書き込みステップまではメモリセルのしきい値が１０第２段階書き込みベリファイ電圧には達していない、ということを示す。１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第２段階書き込みベリファイ電圧に達した、ということを示す。

なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第２段階書き込みベリファイ電圧には達したが、ｎ番目の書き込みステップまでにメモリセルのしきい値が１０第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので１／０という状態はこの例では無い。

メモリセルのしきい値がｎ番目の書き込みステップで１０第２段階書き込みベリファイ電圧である０．４Ｖに達していなければ１０第２段階書き込みベリファイでの検出結果はパスではないので、データ記憶部ＤＳ１のデータは変更されない。メモリセルのしきい値がｎ番目の書き込みステップで１０第２段階書き込みベリファイ電圧である０．４Ｖに達していれば１０第２段階書き込みベリファイでの検出結果はパスなので、データ記憶部ＤＳ１のデータは１に変更される。１であるデータ記憶部ＤＳ１のデータはメモリセルのしきい値によらず変更されない。０／０は、１０第２段階書き込みベリファイによって変更されることはない。

図１３は、同一メモリセルＭへの上位ページデータの書き込みアルゴリズムを示す流れ図である。

まず、例えば、コマンド・インターフェイス７は、ホストからのデータ入力コマンドを受け取り、ステートマシン８にデータ入力コマンドを設定する（Ｓ１）。

次に、例えば、コマンド・インターフェイス７は、ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（Ｓ２）。

次に、例えば、データ入出力バッファ６は、１ページ分の書き込みデータを受け取り、それぞれのデータ記憶部ＤＳ１に対応する書き込みデータを設定する（Ｓ３）。

次に、例えば、コマンド・インターフェイス７は、ホストが発行した書き込みコマンドを受け取り、ステートマシン８に書き込みコマンドを設定する（Ｓ４）。書き込みコマンドが設定された後、Ｓ５からＳ２０のステップが自動的に内部でステートマシン８によって起動される。

まず、１０読み出しが起動される（Ｓ５）。パスである場合（メモリセルが１０である）には、対応するデータ記憶部ＤＳ３に０を設定する。パスでない場合には、対応するデータ記憶部ＤＳ３に１を設定する。

次に、各データ記憶部ＤＳ１のデータを対応するデータ記憶部ＤＳ２にコピーする（Ｓ６）。その後、書き込み電圧Ｖｐｇｍの初期値を１４Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（Ｓ７）。

データ記憶部ＤＳ１のデータが０、かつ、データ記憶部ＤＳ２のデータが０ならば、第１段階書き込みである。このため、書き込み制御電圧であるビット線ＢＬの電圧を０Ｖとする。

データ記憶部ＤＳ１のデータが０、かつ、データ記憶部ＤＳ２のデータが１ならば、第２段階書き込みである。このため、書き込み制御電圧であるビット線ＢＬの電圧を０．４Ｖとする。

データ記憶部ＤＳ１のデータが１ならば、書き込み禁止である。このため、書き込み制御電圧であるビット線ＢＬの電圧をＶｄｄに設定する（Ｓ８）。

次に、設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて１ページ分のメモリセルに対して書き込みパルスを与える。即ち、書き込みステップである（Ｓ９）。

データ記憶部ＤＳ３に０を記憶しているデータ回路１６で、その全てのデータ記憶部ＤＳ２のデータが１か否かを検出し、全て１なら００第１段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ１０）。後ほど説明するが、その全てのデータ記憶部ＤＳ２のデータが１であれば、前段の書き込みステップ（Ｓ９）で００第１段階書き込みされたメモリセルは無い。

００第１段階ステータスがパスでなければ、００第１段階書き込みベリファイが起動される（Ｓ１１）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応し、かつ、データ記憶部ＤＳ３のデータが０であるデータ記憶回路１６中のデータ記憶部ＤＳ２のデータを０から１に変える。データ記憶部ＤＳ２のデータが１であるものは、その“１”を保持する。

００第１段階ステータスがパスの場合、あるいは００第１段階書き込みベリファイが終了すると、００第２段階書き込みベリファイが起動される（Ｓ１２）。１ページ分のメモリセルのうち検出結果がパスとなったメモリセルに対応し、かつ、データ記憶部ＤＳ３のデータが０であるデータ記憶回路１６中のデータ記憶部ＤＳ１のデータを０から１に変える。データ記憶部ＤＳ１のデータが１であるものは、その“１”を保持する。

次に、データ記憶部ＤＳ３に１を記憶しているデータ回路１６で、その全てのデータ記憶部ＤＳ２のデータが１か否かを検出し、全て１なら０１第１段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ１３）。後ほど説明するが、その全てのデータ記憶部ＤＳ２のデータが１であれば、前段の書き込みステップ（Ｓ９）で０１第１段階書き込みされたメモリセルは無い。

０１第１段階ステータスがパスでなければ、０１第１段階書き込みベリファイが起動される（Ｓ１４）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応し、かつ、データ記憶部ＤＳ３のデータが１であるデータ記憶回路１６中のデータ記憶部ＤＳ２のデータを０から１に変える。データ記憶部ＤＳ２のデータが１であるものは、その“１”を保持する。

０１第１段階ステータスがパスの場合、あるいは０１第１段階書き込みベリファイが終了すると、０１第２段階書き込みベリファイが起動される（Ｓ１５）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応し、かつ、データ記憶部ＤＳ３のデータが１であるデータ記憶回路１６中のデータ記憶部ＤＳ１のデータを０から１に変える。データ記憶部ＤＳ１のデータが１であるものは、その“１”を保持する。

０１第２段階書き込みベリファイ後、全てのデータ記憶部ＤＳ１のデータが１か否かを検出し、全て１なら第２段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ１６）。第２段階ステータスがパスであれば、正常に書き込みが終了したとして、書き込みステータスをパスに設定して書き込み終了となる（Ｓ１７）。第２段階ステータスがパスでなければ書き込みカウンタＰＣを調べ（Ｓ１８）、その値が２０以上であれば正常に書き込めなかったとして、書き込みステータスをフェイルに設定して書き込み終了となる（Ｓ１９）。書き込みカウンタＰＣの値が２０より少なければ、書き込みカウンタＰＣの値を１だけ増やして、また、書き込み電圧Ｖｐｇｍの設定値を０．２Ｖ増やし（Ｓ２０）、再度ステップＳ８を経て書き込みステップＳ９となる。

表５は、図１２に示される同一メモリセルＭへの上位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の０１第１段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。

表５に示すように、ｎ番目の０１第１段階書き込みベリファイ前のデータ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の取り得る値は、０／０／１か、０／１／１か、１／１／１か、０／０／０か、０／１／０か、１／１／０かである。

０／０／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第１段階書き込みベリファイ電圧にも達していない、ということを示す。

０／１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第１段階書き込みベリファイ電圧には達したが、０１第２段階書き込みベリファイ電圧には達していない、ということを示す。

１／１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第２段階書き込みベリファイ電圧に達した、ということを示す。

なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第２段階書き込みベリファイ電圧には達したが、０１第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので１／０／１という状態はこの例では無い。

メモリセルのしきい値がｎ番目の書き込みステップで、０１第１段階書き込みベリファイ電圧である１．２Ｖに達していなければ、０１第１段階書き込みベリファイでの検出結果はパスではない。データ記憶部ＤＳ２のデータは変更されない。

メモリセルのしきい値がｎ番目の書き込みステップで、０１第１段階書き込みベリファイ電圧である１．２Ｖに達していれば、０１第１段階書き込みベリファイでの検出結果はパスである。データ記憶部ＤＳ２のデータは１に変更される。１であるデータ記憶部ＤＳ２のデータはメモリセルのしきい値によらず変更されない。また、０／０／０、０／１／０、１／１／０は０１第１段階書き込みベリファイ対象ではないので変更されない。

表６は、図１３に示される同一メモリセルＭへの上位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の０１第２段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。

表６に示すように、ｎ番目の０１第２段階書き込みベリファイ前のデータ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の取り得る値は、０／０／１か、０／１／１か、１／１／１か、０／０／０か、０／１／０か、１／１／０かである。

０／０／１は、ｎ番目の書き込みステップ後にメモリセルのしきい値が０１第１段階書き込みベリファイ電圧にも達していない、ということを示す。

０／１／１は、ｎ番目の書き込みステップまでにメモリセルのしきい値が０１第１段階書き込みベリファイ電圧には達したが、ｎ−１番目の書き込みステップまではメモリセルのしきい値が０１第２段階書き込みベリファイ電圧には達していない、ということを示す。

１／１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第２段階書き込みベリファイ電圧に達した、ということを示す。

メモリセルのしきい値がｎ番目の書き込みステップで、０１第２段階書き込みベリファイ電圧である１．４Ｖに達していなければ、０１第２段階書き込みベリファイでの検出結果はパスではない。データ記憶部ＤＳ１のデータは変更されない。

メモリセルのしきい値がｎ番目の書き込みステップで、０１第２段階書き込みベリファイ電圧である１．４Ｖに達していれば、０１第２段階書き込みベリファイでの検出結果はパスである。データ記憶部ＤＳ１のデータは１に変更される。１であるデータ記憶部ＤＳ１のデータはメモリセルのしきい値によらず変更されない。０／０／１は、０１第２段階書き込みベリファイによって変更されることはない。また、０／０／０、０／１／０、１／１／０は、０１第２段階書き込みベリファイ対象ではないので変更されない。

表７は、図１３に示される同一メモリセルＭへの上位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の００第１段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。

表７に示すように、ｎ番目の００第１段階書き込みベリファイ前のデータ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の取り得る値は、０／０／１か、０／１／１か、１／１／１か、０／０／０か、０／１／０か、１／１／０かである。

０／０／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第１段階書き込みベリファイ電圧にも達していない、ということを示す。

０／１／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第１段階書き込みベリファイ電圧には達したが、００第２段階書き込みベリファイ電圧には達していない、ということを示す。

１／１／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第２段階書き込みベリファイ電圧に達した、ということを示す。

なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第２段階書き込みベリファイ電圧には達したが、００第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので１／０／０という状態はこの例では無い。

メモリセルのしきい値がｎ番目の書き込みステップで、００第１段階書き込みベリファイ電圧である２．２Ｖに達していなければ、００第１段階書き込みベリファイでの検出結果はパスではない。データ記憶部ＤＳ２のデータは変更されない。

メモリセルのしきい値がｎ番目の書き込みステップで、００第１段階書き込みベリファイ電圧である２．２Ｖに達していれば、００第１段階書き込みベリファイでの検出結果はパスなので、データ記憶部ＤＳ２のデータは１に変更される。１であるデータ記憶部ＤＳ２のデータはメモリセルのしきい値によらず変更されない。また、０／０／１、０／１／１、１／１／１は０１第１段階書き込みベリファイ対象ではないので変更されない。

表８は、図１２に示される同一メモリセルＭへの上位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の００第２段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。

表８に示すように、ｎ番目の００第２段階書き込みベリファイ前のデータ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の取り得る値は、０／０／１か、０／１／１か、１／１／１か、０／０／０か、０／１／０か、１／１／０かである。

０／０／０は、ｎ番目の書き込みステップ後にメモリセルのしきい値が００第１段階書き込みベリファイ電圧にも達していない、ということを示す。

０／１／０は、ｎ番目の書き込みステップまでにメモリセルのしきい値が００第１段階書き込みベリファイ電圧には達したが、ｎ−１番目の書き込みステップまではメモリセルのしきい値が００第２段階書き込みベリファイ電圧には達していない、ということを示す。

１／１／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第２段階書き込みベリファイ電圧に達した、ということを示す。

なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第２段階書き込みベリファイ電圧には達したが、ｎ番目の書き込みステップまでにメモリセルのしきい値が００第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので１／０／０という状態はこの例では無い。

メモリセルのしきい値がｎ番目の書き込みステップで、００第２段階書き込みベリファイ電圧である２．４Ｖに達していなければ、００第２段階書き込みベリファイでの検出結果はパスではない。データ記憶部ＤＳ１のデータは変更されない。

メモリセルのしきい値がｎ番目の書き込みステップで、００第２段階書き込みベリファイ電圧である２．４Ｖに達していれば００第２段階書き込みベリファイでの検出結果はパスである。データ記憶部ＤＳ１のデータは１に変更される。１であるデータ記憶部ＤＳ１のデータはメモリセルのしきい値によらず変更されない。０／０／０は、００第２段階書き込みベリファイによって変更されることはない。また、０／０／１、０／１／１、１／１／１は００第２段階書き込みベリファイ対象ではないので変更されない。

図１４Ａ〜図１４Ｃは、多値フラッシュメモリにおける加工寸法の微細化がもたらす事情を示す図である。

図１４Ａは、消去後、偶数番目のビット線ＢＬｅに対して書き込みが行われた後の浮遊ゲートＦＧの電荷の様子を示す。

書き込みされたメモリセルＭの浮遊ゲートＦＧには電子（−）が蓄積される。その後、奇数番目のビット線ＢＬｏに対して書き込みが行われると、図１４Ｂのように、偶数番目のビット線ＢＬｅに繋がるメモリセルＭの浮遊ゲートＦＧに変化が起きる。隣接した浮遊ゲートＦＧ間の静電容量結合により、偶数番目のメモリセルＭの電位が下がり、しきい値が図１４Ｃに示されるように上昇する。

上記事情に対して、しきい値電圧分布幅を狭くする技術は、今後非常に重要になっていく。

図１５は、ブロック内の書き込みの順番を示す図である。

初めにワード線ＷＬ０を選択し、偶数番目のビット線に繋がるメモリセルＭで構成される１つのページに下位のデータを書き込む。その後、奇数番目のビット線に繋がるメモリセルＭで構成される１つのページに下位のデータを書き込む。３番目に、偶数番目のビット線に繋がるメモリセルＭで構成される１つのページに上位のデータを書き込んで、最後に奇数番目のビット線に繋がるメモリセルＭで構成される１つのページに上位のデータを書き込む。以下、同様にワード線ＷＬ１、ＷＬ２、ＷＬ３と書き込んで行く。

これにより、隣接浮遊ゲート間の干渉を最小に抑えることができる。つまり、後で書き込まれるメモリセルＭは、その状態が１１から１０、１１から０１、あるいは１０から００に遷移しても、１１から００に遷移することは無い。１１から００への遷移は最も隣接メモリセルのしきい値を上昇させる。

図１６は、同一メモリセルＭの下位ページデータの読み出しアルゴリズムを示している。

まず、ホストから読み出しコマンドを受け取り、ステートマシン８に読み出しコマンドを設定する（Ｓ１）。次に、ホストからのアドレスデータを受け取り、ステートマシン８に読み出しページを選択するためのアドレスを設定する（Ｓ２）。アドレスが設定されて、Ｓ３からＳ５のステップが自動的に内部でステートマシン８によって起動される。

まず、０１読み出しが起動される（Ｓ３）。読み出した結果は対応するデータ記憶部ＤＳ３に記憶される。次に、１０読み出しが起動されて（Ｓ４）、読み出した結果は対応するデータ記憶部ＤＳ２に記憶される。最後に、００読み出しが起動されて（Ｓ５）、読み出した結果と対応するデータ記憶部ＤＳ２とＤＳ３のデータから下位のページのデータを論理演算し、対応するデータ記憶部ＤＳ１に記憶させる。このデータ記憶部ＤＳ１のデータを外部へ出力する。

図１７は、同一メモリセルＭの上位ページのデータの読み出しアルゴリズムを示す図である。

まず、ホストからの読み出しコマンドを受け取り、ステートマシン８に読み出しコマンドを設定する（Ｓ１）。ホストからのアドレスデータを受け取り、ステートマシン８に読み出しページを選択するためのアドレスを設定する（Ｓ２）。アドレスが設定されて、Ｓ３のステップが自動的に内部でステートマシン８によって起動される。

０１読み出しが起動される（Ｓ３）。読み出した結果は上位ページのデータであり、対応するデータ記憶部ＤＳ１に記憶される。このデータ記憶部ＤＳ１のデータを外部へ出力する。

図１８Ａは、図１１に示した書き込みステップ例１を示す動作波形図である。図１８Ｂは書き込みステップ例２を示す動作波形図である。

図１８Ｂに示すように、書き込み制御電圧であるビット線ＢＬの電圧ＶＢＬを０．４Ｖにする代わりに、書き込み電圧Ｖｐｇｍが選択されたワード線ＷＬ２に印加されて一定期間は０Ｖとし、その後、書き込みを禁止するようにＶｄｄとする。これにより、実効的な書き込みパルス幅が短くなり、しきい値の上昇が抑えられ、書き込み制御電圧であるビット線ＢＬの電圧ＶＢＬを０．４Ｖにするのと同様の効果が得られる。

図１９は、図１１に示した書き込みベリファイの変形例を示す動作波形図である。

図１９に示すように、第１段階書き込みベリファイ時には、まず、ビット線ＢＬｅは０．７Ｖに充電される。その後、選択ワード線ＷＬ２が第１段階書き込みベリファイ電圧に達すると、もしも、メモリセルＭのしきい値が第１段階書き込みベリファイ電圧に達しているならば０．７Ｖを維持する。また、もしも、メモリセルＭのしきい値が第１段階書き込みベリファイ電圧に達していないならば、０Ｖに向かって下がる。タイミングｔｆｖ４のタイミングでビット線ＢＬｅの電圧を検出すれば、メモリセルＭのしきい値が第１段階書き込みベリファイ電圧に達しているか否か検出できる。メモリセルＭのしきい値が書き込みベリファイ電圧に達していれば検出結果は“パス”である。

その後、タイミングｔｆｖ５あるいは同タイミングのｔｓｖ３で、選択ワード線ＷＬ２の電圧を第１段階書き込みベリファイ電圧から第２段階書き込みベリファイ電圧にスイッチする。もしも、メモリセルＭのしきい値が第２段階書き込みベリファイ電圧に達しているならば、０．７Ｖを維持する。また、もしも、メモリセルＭのしきい値が第２段階書き込みベリファイ電圧に達していないならば、０Ｖに向かって下がる。タイミングｔｓｖ４のタイミングでビット線ＢＬｅの電圧を検出すれば、メモリセルＭのしきい値が第２段階書き込みベリファイ電圧に達しているか否か検出できる。メモリセルＭのしきい値が書き込みベリファイ電圧に達していれば検出結果は“パス”である。

これにより、第２段階書き込みベリファイ時のビット線の充電時間が省略でき、より高速に書き込みが行える。０１や００の第１あるいは第２段階書き込みベリファイも同様に書き込みベリファイ電圧を変えるだけで実施できる。

本例に係る半導体集積回路装置は、下記の構成を、さらに含む。

図２０Ａ、及び図２０Ｂは、この発明の第１実施形態に係るＮＡＮＤ型フラッシュメモリのしきい値電圧の分布を示す図である。図２０Ａは４値記憶（２ビット記憶）の場合の一例を示し、図２０Ｂは８値記憶（３ビット記憶）の場合の一例を示す。なお、本実施形態、及びこれ以降説明する実施形態は、４値記憶、８値記憶に限らず３値以上のデータを記憶可能な不揮発性半導体メモリであれば適用することができる。

４値記憶の場合には、図２０Ａに示すように、しきい値電圧が低いほうから順に、Ａ、Ｂ、Ｃ、Ｄのしきい値分布がある。８値記憶の場合には、図２０Ｂに示すように、低いほうから順に、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈのしきい値分布がある。最も低いしきい値分布Ａは、消去レベルであり、例えば、負の電圧である。それ以外の分布は、本例では、書き込みレベルである。最も高い書き込みレベルは、４値記憶の場合には分布Ｄ、８値記憶の場合には分布Ｈである。

本例では、最も高い書き込みレベルにおけるしきい値電圧分布幅Ｖｔｈｗは、それ以外の書き込みレベルにおけるしきい値電圧分布幅Ｖｔｈｗよりも広い。例えば、図２０Ａに示す例においては、分布Ｄの分布幅ＶｔｈｗＤは、分布Ｃの分布幅ＶｔｈｗＣ、及び分布Ｂの分布幅ＶｔｈｗＢよりも広い。同様に、図２０Ｂに示す例においては、分布Ｈの分布幅ＶｔｈｗＨは、分布Ｇの分布幅ＶｔｈｗＧ、…（省略）…、及び分布Ｂの分布幅ＶｔｈｗＢよりも広い。

また、本例では、最も高い書き込みレベルか次に高い書き込みレベルかを判別する読み出し電圧Ｖｒｅａｄと中間電圧Ｖｐａｓｓとの間の電位差が、他の読み出し電圧間の電位差よりも大きい。例えば、図２０Ａに示す例においては、書き込みレベルＤか書き込みレベルＣかを判別する読み出し電圧Ｖｒｅａｄ２と中間電圧Ｖｐａｓｓとの間の電位差Ｖｐ２は、読み出し電圧Ｖｒｅａｄ２と書き込みレベルＣか書き込みレベルＢかを判別する読み出し電圧Ｖｒｅａｄ１との間の電位差Ｖ２１、及び読み出し電圧Ｖｒｅａｄ１と書き込みレベルＢか消去レベルＡかを判別する読み出し電圧Ｖｒｅａｄとの電位差Ｖ１ｒよりも大きい。同様に、図２０Ｂに示す例においては、書き込みレベルＨか書き込みレベルＧかを判別する読み出し電圧Ｖｒｅａｄ６と中間電圧Ｖｐａｓｓとの間の電位差Ｖｐ６は、読み出し電圧Ｖｒｅａｄ６と書き込みレベルＧか書き込みレベルＦかを判別する読み出し電圧Ｖｒｅａｄ５との間の電位差Ｖ６５、…（省略）…、及び読み出し電圧Ｖｒｅａｄ１と書き込みレベルＢか消去レベルＡかを判別する読み出し電圧Ｖｒｅａｄとの電位差Ｖ１ｒよりも大きい。

このように、最も高い書き込みレベルか次に高い書き込みレベルかを判別する読み出し電圧Ｖｒｅａｄと中間電圧Ｖｐａｓｓとの間の電位差が、他の読み出し電圧間の電位差よりも大きくすることで、最も高い書き込みレベルのしきい値電圧分布幅Ｖｔｈｗを広げやすい、という利点を得ることができる。

なお、図２０Ａ、図２０Ｂに示す参照符号ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇは、ベリファイ読み出し時にワード線に与えるベリファイ電圧を示す。

図２１、及び図２２に、第１実施形態による効果を示す。図２１には一例として、書き込みレベルＢ、Ｃ、Ｄを順に書き込む場合を示す。また、４値記憶の場合のみを図示するが、８値記憶の場合にも同様の効果があることは言うまでもない。

図２１には、しきい値の上昇の度合いが模式的に示される。即ち、縦軸はしきい値電圧のレベルを示し、横軸は時間を示す。

書き込みレベルＤの分布幅ＶｔｈｗＤが、他の分布幅ＶｔｈｗＣ、ＶｔｈｗＢよりも広い、ということは書き込みレベルＤを書き込むときのワード線電圧のステップアップ幅を、書き込みレベルＣ、Ｂを書き込むときのそれよりも大きくできる、ということである。

従って、しきい値の上昇の度合いは、図２１中の（Ｉ）線に示すように、例えば、書き込みレベルＣから、書き込みレベルＤに上昇する際に急峻となる。（II）線は、ステップアップ幅を変えない場合の例であるが、その上昇の度合いは、書き込みレベルＣから、書き込みレベルＤに上昇する際には（Ｉ）線に比較してなだらかである。（Ｉ）線と（ＩＩ）線との傾きの違いが、実際の装置においては、“書き込み時間の短縮”という形で現れる。

図２２には図２１に示す書き込みに、さらに、パス・ライト方式、又はクイック・パス・ライト方式を適用した場合を示す。図２２に示す参照符号ａ´、ｂ´、ｃ´は１ｓｔ Ｐａｓｓ時における第１段階ベリファイ電圧、参照符号ａ、ｂ、ｃは２ｎｄ Ｐａｓｓ時における第２段階ベリファイ電圧を示す。

図２２に示すように、パス・ライト方式、又はクイック・パス・ライト方式を適用した場合には、大きく３つの方式に分けることができる。

１．書き込みレベルＤの書き込みの際、図２１に示す例と同様に、ステップアップ幅を大きくする（（Ｉ）線参照）。そして、書き込みレベルＤの書き込みの際、パス・ライト方式、又はクイック・パス・ライト方式を使わない。

２．書き込みレベルＤの書き込みの際、パス・ライト方式、又はクイック・パス・ライト方式を使わない。１．と異なるところは、書き込みレベルＤの書き込みの際のステップアップ幅が、１ｓｔ Ｐａｓｓ時のステップアップ幅は同じであるところである。しかし、第１段階ベリファイ読み出し電圧Ｃ´に達しても、ステップアップ幅は小さくしない（（ＩＩ）線参照）。

３．書き込みレベルＤの書き込みの際、パス・ライト方式、又はクイック・パス・ライト方式を使う。ただし、書き込みレベルＤの書き込みの際の２ｎｄ Ｐａｓｓ時のステップアップ幅は、書き込みレベルＣ、Ｂの書き込みの際の２ｎｄ Ｐａｓｓ時のステップアップ幅よりも大きくする（（ＩＩＩ）線参照）。

いずれの場合においても、書き込みレベルＤの書き込みの際に、書き込みレベルＣ、Ｂの書き込みの際と同様のパス・ライト方式、又はクイック・パス・ライト方式を使用する場合（（ＩＶ）線参照）に比較すれば、書き込み時間を短縮することができる。

なお、第１実施形態を実現する書き込み方式については、図２１、図２２に示す方式に限らない。例えば、図２２に示す１〜３を組み合わせても良く、さらに、これら１〜３以外にもあることを付記しておく。

このように、第１実施形態によれば、書き込みレベルのしきい値電圧分布幅に、広い分布幅と狭い分布幅との双方を設定することによって、書き込み動作を高速化することができる。

なお、ステップアップ幅を変える際には、例えば、書き込んだデータを参照すれば良い。書き込んだデータは、例えば、ページバッファにある。従って、ページバッファのデータを参照して、ステップアップ幅を変えるべきデータであるとき、ステップアップ幅を変えるようにすれば良い。

また、ページバッファのデータを参照する際には、ページバッファの書き込みデータを参照し、一括検知回路を用いてステップアップ幅を変えるようにしても良い。

また、ページバッファのデータを参照する際には、ページバッファの書き込みデータを、Ｉ／Ｏ線を通じて出力し、出力された書き込みデータを参照するようにしても良い。

（第２実施形態）
第１実施形態では、一つの書き込みしきい値電圧分布幅を、他の書き込みしきい値電圧分布幅から変えた。しかし、変える分布幅は一つに限られるものではない。２つ以上全ての書き込みしきい値電圧分布幅を変えるようにしても良い。その一例を図２３Ａ、及び図２３Ｂに示す。図２３Ａは４値記憶（２ビット記憶）の場合の一例を示し、図２３Ｂは８値記憶（３ビット記憶）の場合の一例を示す。

本例では、一例として２以上ある書き込みレベルのしきい値電圧分布幅Ｖｔｈｗがそれぞれ異ならせる。特に、本例では、高い書き込みレベルであるほど、分布幅Ｖｔｈｗを広くする。

図２３Ａに示す一例においては、分布幅ＶｔｈｗＢ〜ＶｔｈｗＤの関係は、
ＶｔｈｗＢ＜ＶｔｈｗＣ＜ＶｔｈｗＤ
である。

同様に、図２３Ｂに示す一例においては、分布幅ＶｔｈｗＢ〜ＶｔｈｗＨの関係は、
ＶｔｈｗＢ＜ＶｔｈｗＣ＜…（省略）…＜ＶｔｈｗＧ＜ＶｔｈｗＨ
である。

また、本例では、読み出し電圧間の電位差も、高い書き込みレベルになるほど大きくするようにしている。

図２３Ａに示す一例においては、電位差Ｖ１ｒ〜Ｖｐ２の関係は、
Ｖ１ｒ＜Ｖ２１＜Ｖｐ２
である。

同様に、図２３Ｂに示す一例においては、電位差Ｖ１ｒ〜Ｖｐ６の関係は、
Ｖ１ｒ＜Ｖ２１＜Ｖ３２＜…（省略）…＜Ｖ５４＜Ｖ６５＜Ｖｐ６
である。

このように、読み出し電圧間の電位差を、高い書き込みレベルになるほど大きくすることで、高い書き込みレベルになるほど分布幅Ｖｔｈｗを広げやすくなる、という利点を得ることができる。

このように、第２実施形態においても第１実施形態と同様に、書き込みレベルのしきい値電圧分布幅に、広い分布幅と狭い分布幅との双方を設定することによって、書き込み動作を高速化することができる。

次に、第２実施形態の変形例を説明する。

（第１変形例）
第１変形例は、読み出し電圧間の電位差に差を設定しつつ、第１実施形態と同様に、最も高い書き込みレベルを除いて、これ以外の書き込みレベルのしきい値電圧分布幅は変えないようにしたものである。

不揮発性半導体メモリセルは、浮遊ゲートに強制的に電子を注入してしきい値を変える。不揮発性半導体メモリセルも物理的構造物の一つである。物理的構造物である以上、物理的に安定した状態を持つ。また、浮遊ゲートに強制的に電子を注入する、ということは、物理的に安定した状態から、安定しない状態へシフトさせる、ということである。安定しない状態にある物理的構造物は、安定した状態に戻ろう、とする。この現象を勘案して、本変形例は、安定した状態に近いほど読み出し電圧間の電位差を小さくし、安定した状態から遠ざかるほど読み出し電圧間の電位差を大きくする、ものである。

安定した状態の一つは、電位的な観点からは０Ｖである。本変形例では、書き込みレベルが０Ｖに近いほど読み出し電圧間の電位差を小さくし、０Ｖから遠ざかるほど読み出し電圧間の電位差を大きくする。

データ保持時間が長くなれば、書き込みレベルが０Ｖから遠ざかるほど、０Ｖに向かって低下する度合いが大きくなる。本変形例では、０Ｖから遠ざかるほど読み出し電圧間の電位差を大きくする、ものである。

さらに、本変形例では、読み出し電圧と最低のしきい値電圧との差、いわゆるマージンＶＭも、書き込みレベルが０Ｖから遠ざかるほど、大きくする。そのような一例を図２４に示す。具体的には、マージンＶＭＢ〜ＶＭＨの関係は、
ＶＭＢ＜ＶＭＣ＜ＶＭＤ＜ＶＭＥ＜ＶＭＦ＜ＶＭＧ＜ＶＭＨ
である。

図２４に示すような書き込みしきい値電圧分布とすることで、データ保持時間が長くなった場合でも、書き込みレベルが低下して、読み出し電圧以下になってしまうことを抑制できる。従って、データ保持特性が向上する、という利点を得ることができる。

なお、本変形例においては、最も高い書き込みレベルのしきい値電圧分布幅を、他の書き込みレベルのしきい値電圧分布幅を広くするようにしたが、第２実施形態で説明したように、２つ以上の書き込みレベルのしきい値電圧分布幅を変えるようにしても良い。この場合においても、データ保持特性が向上する、という利点を得るためには、０Ｖから遠ざかるほどマージンを大きくすれば良い。

（第２変形例）
第２変形例が第１変形例と異なるところは、電位的な観点ではなく、半導体の物性的な観点から安定した箇所を特定したものである。

不揮発性半導体メモリセルの特性が安定する箇所として、中性しきい値電圧Ｖｔｈ＊と呼ばれるものがある。中性しきい値電圧は、不揮発性半導体メモリセルに、例えば、紫外線を照射して、浮遊ゲートから電子を引き抜いた後のしきい値電圧である。不揮発性半導体メモリセルのしきい値電圧は、長時間放置しておくと、中性しきい値電圧に向かって収束する傾向を持つ。

不揮発性半導体メモリは、通常、電子機器のシステムに組み込まれる。システムに組み込まれた場合には、たとえ、アクセスされなかった場合でも電源電圧が与えられる。つまり、不揮発性半導体メモリには電気的なストレスがかかっている。この場合に、特性が安定する箇所は、０Ｖと考えても良い。

しかし、近時、不揮発性半導体メモリは、ＩＣカードや、メモリカードの記憶媒体に使用されるようになってきた。ＩＣカードや、メモリカードは、電子機器にも挿入せず、長時間放置されることが、しばしばある。ＩＣカードや、メモリカードが、例えば、電子機器に挿入されない、ということは、不揮発性半導体メモリには電気的なストレスがかかっていない状態で、長時間放置される、ということである。この場合に、特性が安定する箇所は、中性しきい値電圧Ｖｔｈ＊と考えても良い。

従って、本変形例では、書き込みレベルが中性しきい値電圧Ｖｔｈ＊に近いほど読み出し電圧間の電位差を小さくし、中性しきい値電圧Ｖｔｈ＊から遠ざかるほど読み出し電圧間の電位差を大きくする。そして、本変形例では、中性しきい値電圧Ｖｔｈ＊から遠ざかるほど読み出し電圧間の電位差を大きくし、かつ、読み出し電圧と最低のしきい値電圧との差、いわゆるマージンも大きくする。そのような一例を図２５に示す。

図２５に示すような書き込みしきい値電圧分布とすることで、第１変形例と同様の利点を得ることができる。

なお、中性しきい値電圧Ｖｔｈ＊は、本変形例では、０Ｖとベリファイ電圧ａとの間にあるが、中性しきい値電圧Ｖｔｈ＊は、他の電圧も取り得る。例えば、読み出し電圧Ｖｒｅａｄ２とベリファイ電圧ｃとの間などである。このような場合でも、中性しきい値電圧Ｖｔｈ＊から遠ざかるほど読み出し電圧間の電位差を大きくし、かつ、読み出し電圧と最低のしきい値電圧との差、いわゆるマージンも大きくすれば良い。

なお、本変形例においても、第２実施形態で説明したように、２つ以上の書き込みレベルのしきい値電圧分布幅を変えるようにしても良い。この場合においても、データ保持特性が向上する、という利点を得るためには、中性しきい値電圧Ｖｔｈ＊から遠ざかるほどマージンを大きくすれば良い。

（第３実施形態）
本実施形態は、ワード線に与える書き込み電圧のステップアップ幅の一例に関する。

図２６は、この発明の第３実施形態の第１例に係るＮＡＮＤ型フラッシュメモリのしきい値電圧の分布を示す図である。第１例は、例えば、第１実施形態に係るＮＡＮＤ型フラッシュメモリのようなしきい値電圧分布を得るための、ステップアップ幅の変更例である。

図２６には、４値記憶の例を示す。この場合には、１０書き込み（分布Ｂ）の際のステップアップ幅Ｄｖｐｇｍ（＝Ｄｖ１０）と、０１書き込み（分布Ｃ）の際のステップアップ幅Ｄｖｐｇｍ（＝Ｄｖ０１）とを同じとする。さらに、００書き込み（分布Ｄ）の際のステップアップ幅Ｄｖｐｇｍ（＝Ｄｖ００）は、ステップアップ幅Ｄｖ１０、及びＤｖ０１よりも大きくすれば良い。

即ち、Ｄｖ１０＝Ｄｖ０１＜Ｄｖ００とする。４値記憶以外の場合にも同様である。

図２７は、この発明の第３実施形態の第２例に係るＮＡＮＤ型フラッシュメモリのしきい値電圧の分布を示す図である。第２例は、例えば、第２実施形態に係るＮＡＮＤ型フラッシュメモリのようなしきい値電圧分布を得るための、ステップアップ幅の変更例である。

図２６には、４値記憶の例を示す。この場合には、０１書き込み（分布Ｃ）の際のステップアップ幅Ｄｖｐｇｍ（＝Ｄｖ０１）を、１０書き込み（分布Ｂ）の際のステップアップ幅Ｄｖｐｇｍ（＝Ｄｖ１０）よりも大きくする。さらに、００書き込み（分布Ｄ）の際のステップアップ幅Ｄｖｐｇｍ（＝Ｄｖ００）は、ステップアップ幅Ｄｖ０１よりも大きくすれば良い。

即ち、Ｄｖ１０＜Ｄｖ０１＜Ｄｖ００とする。４値記憶以外の場合にも同様である。

（第４実施形態）
本実施形態は、狭いしきい値電圧分布を得るための手法の一例に関する。

データ書き換えが可能な不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、その記憶容量は、益々増大する傾向にある。

記憶容量の増加の増大に伴ってメモリセルの微細化がすすむと、今までは現れにくかった現象、例えば、隣接したセルの浮遊ゲートの電位に起因したしきい値電圧変動が現れるようになってきた。このしきい値電圧変動は、近接効果と呼ばれる。近接効果は、データ書き込み済みメモリセルのしきい値電圧を変動させる。これは、データの誤書き込みの原因になり得る。

このような書き込み済みメモリセルのしきい値電圧の変動を抑制し、かつ、狭いしきい値電圧分布するための手法の一つとしてＬＭ書き込み方式と呼ばれる書き込み方式がある。本実施形態は、第１実施形態をＬＭ書き込み方式に適用したものである。

まず、本例のＬＭ書き込み方式におけるページの定義について説明する。ページの定義を図２８に示す。本例のＬＭ書き込み方式では、ページは、例えば、最上位ビットを第１ページとし、下位ビットに進むにつれ第２ページ、第３ページ、…と定義される。図２８には、４値の場合、及び８値の場合を示すが、４値、８値以外の場合も、例えば、同様である。図２９に、データを書き込むセルと、その周囲のセルとを示す。

図２９に示す偶数ビット線ＢＬｅ（ＢＬｅ２）に接続されたメモリセルの書き込みデータに、奇数ビット線ＢＬｏ（ＢＬｏ１、ＢＬｏ２）に接続されたメモリセルに書き込まれたデータによって近接効果が発生することを想定する。例えば、セルＭＣ１ｅ２に書き込まれたデータには、セルＭＣ１ｅ２に隣接するセルＭＣ１ｏ１、ＭＣ１ｏ２に書き込まれたデータによって近接効果が発生する。

（４値記憶の場合）
図３０〜図３２は、偶数ビット線ＢＬｅに接続されたメモリセルのしきい値電圧の分布を主要な書き込み段階毎に示す図である。

まず、偶数ビット線ＢＬｅに接続されたメモリセルに、第１ページのデータを書き込む。

図３０に示すように、第１ページのデータが“１”ならばしきい値電圧は消去レベル“１１（分布Ａ）”を維持し、“０”ならば０ｘ書き込みを行い、しきい値電圧を消去レベル“１１”から書き込みレベル“０ｘ（分布Ｃ）”にシフトする。参照符号ｂｘは０ｘレベルベリファイ電圧である。

この後、奇数ビット線ＢＬｏに接続されたメモリセルに、第１ページのデータを書き込む。奇数ビットＢＬｏに接続されたメモリセルに、第１ページのデータを書き込んだ後の、偶数ビット線ＢＬｅに接続されたメモリセルのしきい値電圧の分布を図３１に示す。

図３１に示すように、書き込みレベル“０ｘ”のしきい値電圧分布は、隣接セルに書き込まれた第１ページのデータの影響を受け、広がる。

次に、偶数ビット線ＢＬｅに接続されたメモリセルに、第２ページのデータを書き込む。

図３２に示すように、第１ページのデータが“１”、かつ、第２ページのデータが“１”ならばしきい値電圧は消去レベル“１１”を維持する。

また、第１ページのデータが“１”、かつ、第２ページのデータが“０”ならば１０書き込みを行い、しきい値電圧を消去レベル“１１”から書き込みレベル“１０（分布Ｂ）”にシフトする。参照符号ａは１０レベルベリファイ電圧である。

また、第１ページのデータが“０”、かつ、第２ページのデータが“１”ならば０１書き込みを行い、しきい値電圧を書き込みレベル“０ｘ”から書き込みレベル“０１”にシフトする。参照符号ｂは０１レベルベリファイ電圧である。この０１書き込みによって、図３１に示す書き込みレベル“０ｘ”の広がったしきい値電圧分布は、縮小される。

また、第１ページのデータが“０”、かつ、第２ページのデータが“０”ならば００書き込みを行い、しきい値電圧を書き込みレベル“０ｘ”から書き込みレベル“００（分布Ｄ）”にシフトする。参照符号ｃは００レベルベリファイ電圧である。

本例では、００書き込みの際に、ワード線電圧のステップアップ幅を、１０書き込みや、０１書き込みの際のステップアップ幅よりも大きくする。これにより、図３２に示すように、第１実施形態と同様のしきい値電圧分布を得ることができる。そして、００書き込みにおけるワード線電圧のステップアップ幅を、他の書き込みにおけるステップアップ幅よりも大きくすることで、第１実施形態と同様に、書き込み動作を高速化することができる。

（８値記憶の場合）
図３３〜図３７は、偶数ビット線ＢＬｅに接続されたメモリセルのしきい値電圧の分布を主要な書き込み段階毎に示す図である。

まず、偶数ビット線ＢＬｅに接続されたメモリセルに、第１ページのデータを書き込む。

図３３に示すように、第１ページのデータが“１”ならばしきい値電圧は消去レベル“１１１（分布Ａ）”を維持し、“０”ならば０ｘｘ書き込みを行い、しきい値電圧を消去レベル“１１１”から書き込みレベル“０ｘｘ（分布Ｅ）”にシフトする。参照符号ｄｘｘは０ｘｘレベルベリファイ電圧である。

この後、奇数ビット線ＢＬｏに接続されたメモリセルに、第１ページのデータを書き込む。奇数ビットＢＬｏに接続されたメモリセルに、第１ページのデータを書き込んだ後の、偶数ビット線ＢＬｅに接続されたメモリセルのしきい値電圧の分布を図３４に示す。

図３４に示すように、書き込みレベル“０ｘｘ”のしきい値電圧分布は、隣接セルに書き込まれた第１ページのデータの影響を受け、広がる。

次に、偶数ビット線ＢＬｅに接続されたメモリセルに、第２ページのデータを書き込む。

図３５に示すように、第１ページのデータが“１”、かつ、第２ページのデータが“１”ならばしきい値電圧は消去レベル“１１１”を維持する。

また、第１ページのデータが“１”、かつ、第２ページのデータが“０”ならば１０ｘ書き込みを行い、しきい値電圧を消去レベル“１１１”から書き込みレベル“１０ｘ（分布Ｃ）”にシフトする。参照符号ｂｘは１０ｘレベルベリファイ電圧である。

また、第１ページのデータが“０”、かつ、第２ページのデータが“１”ならば０１ｘ書き込みを行い、しきい値電圧を書き込みレベル“０ｘｘ”から書き込みレベル“０１ｘ（分布Ｅ）”にシフトする。参照符号ｄｘは０１ｘレベルベリファイ電圧である。この０１ｘ書き込みによって、図３４に示す書き込みレベル“０ｘｘ”の広がったしきい値電圧分布は、縮小される。

また、第１ページのデータが“０”、かつ、第２ページのデータが“０”ならば００ｘ書き込みを行い、しきい値電圧を書き込みレベル“０ｘｘ”から書き込みレベル“００ｘ（分布Ｇ）”にシフトする。参照符号ｆｘは００ｘレベルベリファイ電圧である。

この後、奇数ビット線ＢＬｏに接続されたメモリセルに、第２ページのデータを書き込む。奇数ビットＢＬｏに接続されたメモリセルに、第２ページのデータを書き込んだ後の、偶数ビット線ＢＬｅに接続されたメモリセルのしきい値電圧の分布を図３６に示す。

図３６に示すように、書き込みレベル“１０ｘ”、“０１ｘ”、“００ｘ”のしきい値電圧分布は、隣接セルに書き込まれた第２ページのデータの影響を受け、広がる。

次に、偶数ビット線ＢＬｅに接続されたメモリセルに、第３ページのデータを書き込む。

図３７に示すように、第１ページのデータが“１”、かつ、第２ページのデータが“１”、かつ、第３ページのデータが“１”ならばしきい値電圧は消去レベル“１１１”を維持する。

また、第１ページのデータが“１”、かつ、第２ページのデータが“１”、かつ、第３ページのデータが“０”ならば１１０書き込みを行い、しきい値電圧を消去レベル“１１１”から書き込みレベル“１１０（分布Ｂ）”にシフトする。参照符号ａは１１０レベルベリファイ電圧である。

また、第１ページのデータが“１”、かつ、第２ページのデータが“０”、かつ、第３ページのデータが“１”ならば１０１書き込みを行い、しきい値電圧を書き込みレベル“１０ｘ”から書き込みレベル“１０１（分布Ｃ）”にシフトする。参照符号ｂは１０１レベルベリファイ電圧である。この１０１書き込みによって、図３６に示す書き込みレベル“１０ｘ”の広がったしきい値電圧分布は、縮小される。

また、第１ページのデータが“１”、かつ、第２ページのデータが“０”、かつ、第３ページのデータが“０”ならば１００書き込みを行い、しきい値電圧を書き込みレベル“１０ｘ”から書き込みレベル“１００（分布Ｄ）”にシフトする。参照符号ｃは１００レベルベリファイ電圧である。

また、第１ページのデータが“０”、かつ、第２ページのデータが“１”、かつ、第３ページのデータが“１”ならば０１１書き込みを行い、しきい値電圧を書き込みレベル“０１ｘ”から書き込みレベル“０１１（分布Ｅ）”にシフトする。参照符号ｄは０１１レベルベリファイ電圧である。この０１１書き込みによって、図３６に示す書き込みレベル“０１ｘ”の広がったしきい値電圧分布は、縮小される。

また、第１ページのデータが“０”、かつ、第２ページのデータが“１”、かつ、第３ページのデータが“０”ならば０１０書き込みを行い、しきい値電圧を書き込みレベル“０１ｘ”から書き込みレベル“０１０（分布Ｆ）”にシフトする。参照符号ｅは０１０レベルベリファイ電圧である。

また、第１ページのデータが“０”、かつ、第２ページのデータが“０”、かつ、第３ページのデータが“１”ならば００１書き込みを行い、しきい値電圧を書き込みレベル“００ｘ”から書き込みレベル“００１（分布Ｇ）”にシフトする。参照符号ｆは００１レベルベリファイ電圧である。この００１書き込みによって、図３６に示す書き込みレベル“００ｘ”の広がったしきい値電圧分布は、縮小される。

また、第１ページのデータが“０”、かつ、第２ページのデータが“０”、かつ、第３ページのデータが“０”ならば０００書き込みを行い、しきい値電圧を書き込みレベル“００ｘ”から書き込みレベル“０００（分布Ｈ）”にシフトする。参照符号ｇは０００レベルベリファイ電圧である。

本例では、０００書き込みの際に、ワード線電圧のステップアップ幅を、他の書き込みの際のステップアップ幅よりも大きくする。これにより、図３７に示すように、第１実施形態と同様のしきい値電圧分布を得ることができる。そして、０００書き込みにおけるワード線電圧のステップアップ幅を、他の書き込みにおけるステップアップ幅よりも大きくすることで、第１実施形態と同様に、書き込み動作を高速化することができる。

このように、第１実施形態は、ＬＭ書き込み方式に適用することができる。

なお、特に、図示はしないが、第１実施形態に限らず、第２実施形態についても、ＬＭ書き込み方式に適用することができる。

また、上記実施形態の態様は、下記を含む。

（１） 半導体チップと、前記チップに配置され、３値以上のデータを記憶可能で、かつ、データの書き換え可能な不揮発性メモリセルと、を備え、２以上ある書き込みしきい値電圧の分布幅を、２以上ある書き込みレベルに応じて変える。

（２） （１）に記載の態様において、前記２以上あるしきい値電圧の分布幅うち、最も高い書き込みレベルのしきい値電圧分布幅が最も広い。

（３） （１）に記載の態様において、前記不揮発性メモリセルにデータを書き込むとき、ワード線に与えられる書き込み電圧のステップアップ幅を、前記２以上ある書き込みレベルに応じて変える。

（４） （３）に記載の態様において、前記不揮発性メモリセルにデータを書き込むとき、ワード線に与えられる書き込み電圧のステップアップ幅を、前記２以上ある書き込みレベルに応じて変える。

（５） （１）〜（４）いずれか一つに記載の態様において、前記不揮発性メモリセルはＮＡＮＤ型であり、前記ＮＡＮＤ型の不揮発性メモリセルからデータを読み出すとき、ワード線に中間電圧、及び２段階以上ある読み出し電圧が与えられ、前記２段階以上ある読み出し電圧のうち、最も高い書き込みレベルか次に高い書き込みレベルかを判別する第１読み出し電圧と前記中間電圧との間の電位差が、他の読み出し電圧間の電位差よりも大きい。

（６） （３）及び（４）いずれかに記載の態様において、ステップアップ幅は、ページバッファのデータを参照して変える。

（７） （３）、（４）、及び（６）いずれか一つに記載の態様において、ページバッファのデータは、一括検知回路を用いて参照する。

（８） （３）、（４）、及び（６）いずれか一つに記載の態様において、ページバッファのデータは、Ｉ／Ｏ線を通じて出力されたデータを参照する。

（９） （１）〜（８）いずれか一つに記載の態様において、書き込み方式は、パス・ライト方式、又はクイック・パス・ライト方式のいずれかである。

（１０） （１）〜（８）いずれか一つに記載の態様において、書き込み方式は、ＬＭ書き込み方式である。

この発明の実施形態に係る半導体集積回路装置によれば、書き込み動作を高速化させることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供できる。

以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。

また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。

また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。

また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＡＮＤ型、ＮＯＲ型等ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。

図１はこの発明の第１実施形態に係る半導体集積回路装置の一例を示すブロック図 図２は図１に示すメモリセルアレイの一例を示す図 図３は図１に示すメモリセルアレイのカラム方向構造の一例を示す断面図 図４は図１に示すメモリセルアレイのロウ方向構造の一例を示す断面図 図５は図１に示すメモリセルアレイのロウ方向構造の一例を示す断面図 図６は図１に示すカラム制御回路の一例を示すブロック図 図７は多値データとメモリセルのしきい値との関係を示す図 図８は典型的な書き込み方法としきい値の制御とを示す図 図９は第１実施形態に係る半導体集積回路装置の書き込み方法としきい値の制御とを示す図 図１０は第１実施形態に係る半導体集積回路装置の上位ページデータの書き込み方法としきい値の制御とを示す図 図１１は第１実施形態に係る半導体集積回路装置の下位ページデータ書き込み時の動作波形を示す動作波形図 図１２は第１実施形態に係る半導体集積回路装置の下位ページデータの書き込みアルゴリズムを示す流れ図 図１３は第１実施形態に係る半導体集積回路装置の上位ページデータの書き込みアルゴリズムを示す流れ図 図１４Ａ〜図１４Ｃは加工寸法の微細化がもたらす事情を示す図 図１５はブロック内の書き込みの順番を示す図 図１６は第１実施形態に係る半導体集積回路装置の下位ページデータの読み出しアルゴリズムを示す図 図１７は第１実施形態に係る半導体集積回路装置の上位ページデータの読み出しアルゴリズムを示す図 図１８Ａは書き込みステップ例１を示す動作波形図、図１８Ｂは書き込みステップ例２を示す動作波形図 図１９は書き込みベリファイの変形例を示す動作波形図 図２０Ａ及び図２０Ｂはこの発明の第１実施形態に係るＮＡＮＤ型フラッシュメモリのしきい値電圧の分布を示す図 図２１は第１実施形態による効果を示す図 図２２は第１実施形態による効果を示す図 図２３Ａ及び図２３Ｂはこの発明の第２実施形態に係るＮＡＮＤ型フラッシュメモリのしきい値電圧の分布を示す図 図２４はこの発明の第２実施形態の第１変形例に係るＮＡＮＤ型フラッシュメモリのしきい値電圧の分布を示す図 図２５はこの発明の第２実施形態の第２変形例に係るＮＡＮＤ型フラッシュメモリのしきい値電圧の分布を示す図 図２６はこの発明の第３実施形態の第１例に係るＮＡＮＤ型フラッシュメモリのしきい値電圧の分布を示す図 図２７はこの発明の第３実施形態の第２例に係るＮＡＮＤ型フラッシュメモリのしきい値電圧の分布を示す図 図２８はページの定義を示す図 図２９はデータを書き込むセルとその周囲のセルとを示す図 図３０は主要な書き込み段階におけるメモリセルのしきい値電圧分布を示す図 図３１は主要な書き込み段階におけるメモリセルのしきい値電圧分布を示す図 図３２は主要な書き込み段階におけるメモリセルのしきい値電圧分布を示す図 図３３は主要な書き込み段階におけるメモリセルのしきい値電圧分布を示す図 図３４は主要な書き込み段階におけるメモリセルのしきい値電圧分布を示す図 図３５は主要な書き込み段階におけるメモリセルのしきい値電圧分布を示す図 図３６は主要な書き込み段階におけるメモリセルのしきい値電圧分布を示す図 図３７は主要な書き込み段階におけるメモリセルのしきい値電圧分布を示す図

符号の説明

１…メモリセルアレイ、Ｍ、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、Ｖｔｈｗ…書き込みしきい値電圧分布幅

Claims (5)

1. 半導体チップと、
   前記チップに配置され、３値以上のデータを記憶可能で、かつ、データの書き換え可能な不揮発性メモリセルと、を備え、
   ２以上ある書き込みしきい値電圧の分布幅を、２以上ある書き込みレベルに応じて変えることを特徴とする半導体集積回路装置。
2. 前記２以上あるしきい値電圧の分布幅うち、最も高い書き込みレベルのしきい値電圧分布幅が最も広いことを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記不揮発性メモリセルにデータを書き込むとき、ワード線に与えられる書き込み電圧のステップアップ幅を、前記２以上ある書き込みレベルに応じて変えることを特徴とする請求項１に記載の半導体集積回路装置。
4. 前記ワード線に与えられる書き込み電圧のステップアップ幅うち、最も高い書き込みレベルを書き込む際のステップアップ幅が最も大きいことを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記不揮発性メモリセルはＮＡＮＤ型であり、
   前記ＮＡＮＤ型の不揮発性メモリセルからデータを読み出すとき、ワード線に中間電圧、及び２段階以上ある読み出し電圧が与えられ、
   前記２段階以上ある読み出し電圧のうち、最も高い書き込みレベルか次に高い書き込みレベルかを判別する第１読み出し電圧と前記中間電圧との間の電位差が、他の読み出し電圧間の電位差よりも大きいことを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置。

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