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KR100388179B1 - 불휘발성 반도체 메모리 - Google Patents

불휘발성 반도체 메모리 Download PDF

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KR100388179B1
KR100388179B1 KR10-2000-0005755A KR20000005755A KR100388179B1 KR 100388179 B1 KR100388179 B1 KR 100388179B1 KR 20000005755 A KR20000005755 A KR 20000005755A KR 100388179 B1 KR100388179 B1 KR 100388179B1
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Abstract

로컬 셀프 부스트(LSB) 방식으로 셀의 소거 상태와 판독시키는 범위 내에서 소거후의 스레쉬홀드 전압의 분포를 높은 쪽으로 설정하고, 그 분포폭을 충분히 좁게 한다. 이를 위해, 메모리 셀 어레이의 각 블록마다 일괄 기록을 실행한다. 이어서, 소정 전압을 스타트 전압으로 하고 각 블록마다 소프트 소거를 실행한다. 이어서, 소거 검증 판독을 거쳐, 셀의 스레쉬홀드 전압과 판정 기준값을 비교한다. 이 비교의 결과, 셀의 스레쉬홀드 전압이 판정 기준값에 도달하고 있지 않은 경우에는 소프트 소거를 반복한다. 이때, 소프트 소거의 소정 전압은 스타트 전압에서 변화시킨다. 그리고, 모든 셀의 스레쉬홀드 전압이 판정 기준값에 도달한 시점에서 소프트 소거를 종료한다.

Description

불휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 메모리에 관한 것으로, 특히 부유 게이트(전하 축적층)와 제어 게이트가 적층된 메모리 셀을 사용한 전기적으로 리라이트가능한 불휘발성 반도체 메모리(EEPROM, 프래쉬 메모리)에 관한 것이다.
또한, 본 발명은 다치 기억 기술(Multilevel storage technique)을 사용한불휘발성 반도체 메모리에 관한 것이다.
종래부터, 전기적으로 리라이트가능하고 또한 고집적화가 가능한 불휘발성 반도체 메모리로서, 메모리 셀을 복수개 직렬 접속한 NAND형 EEPROM이 알려져 있다.
도 1a는 NAND형 EEPROM의 메모리 셀 어레이에 형성되어 있는 NAND 셀 1개분을 도시한 평면도, 도 1b는 그의 등가 회로도, 도 2a는 도 1a중의 2A-2A선을 따른 단면을 도시한 단면도이다.
또한, 도 2b는 도 1a중의 2B-2B선을 따른 단면의 일예를 도시한 단면도이고, 특히 LOCOS 소자 분리(312)를 사용한 경우를 나타내고 있다.
도 3은 도 1a중의 2B-2B선을 따른 단면의 다른 예를 도시한 단면도이고, 특히 트랜치 소자 분리 절연막(322)을 사용한 경우를 나타내고 있다. 또한, 도 3에 있어서, 일점쇄선 부분으로 둘러싸인 부분은 도 2b에 도시한 부분과 마찬가지 장소에 상당한다.
도 1a, 도 2a, 도 2b, 도 3에 도시한 바와 같이, 소자 분리 산화막(312)에 둘러싸인 P형 실리콘 기판(또는 P형 웰, 본예에서는 P형 웰이므로, 이하 P형 웰로 함)(311)에는 복수의 NAND 셀로 이루어진 메모리 셀 어레이가 형성된다. 1개의 NAND 셀은 서로 직렬 접속된 예를 들면, 8개의 메모리 셀 MC(MC1∼MC8)를 포함한다.
각 메모리 셀 MC는 각각 스택드 게이트 구조를 갖는다. 스택드 게이트 구조는 P형 웰(311) 상에 형성된 절연막(313), 절연막(313) 상에 형성된 부유게이트(314)(3141∼3188), 부유 게이트(314) 상에 형성된 절연막(315) 및 절연막(315) 상에 형성된 제어 게이트(CG)(316)(3161∼3168또는 CG1∼CG8)로 구성되어 있다.
각 메모리 셀 MC의 N+형 확산층(소스·드레인 영역)(319)은 각각 인접하는 메모리 셀 MC끼리 서로 공유되고, 이것에 의해, 예를 들면 8개의 메모리 셀 MC가 서로 직렬 접속되어, 1개의 NAND 셀이 구성된다.
NAND 셀의 전류 통로의 한쪽끝은 드레인측 선택 게이트 트랜지스터 ST1을 거쳐 비트선 BL(318)에 접속되고, 그 전류 경로의 다른쪽끝은 소스측 선택 게이트 트랜지스터 ST2를 거쳐 소스선 SL에 접속되어 있다.
선택 게이트 트랜지스터 ST1, ST2의 게이트 전극의 구조는 각각 예를 들면, 부유 게이트(314)(3149, 31410)와 제어 게이트(316)(3169, 31610)을 도시한 장소에서 전기적으로 접속한 구조이다.
이들 메모리 셀 MC, 선택 게이트 트랜지스터 ST1, ST2 등이 형성된 P형 웰(311)은 CVD 산화막(317) 등에 의해 덮혀 있다. 비트선(BL)(318)은 CVD 산화막(317) 상에 배치되어 있다. 비트선(BL)(318)은 열방향으로 연장하여 있다.
각 메모리 셀 MC의 제어 게이트 CG(CG1∼CG8)는 행방향으로 나란한 NAND 셀로 공유되고, 워드선 WL(WL1∼WL8)로서 기능하다. 행방향은 열방향에 직교하는 방향이다.
드레인측 선택 게이트 트랜지스터 ST1의 게이트 전극(3149, 3169)은 행방향으로 나란한 드레인측 선택 게이트 트랜지스터 ST1로 공유되고, 드레인측 선택 게이트선 SGD로서 기능하다.
소스측 선택 게이트 트랜지스터 ST2의 게이트 전극(31410, 31610)은 행방향으로 나란한 소스측 선택 게이트 트랜지스터 ST2로 공유되고, 소스측 선택 게이트선 SGS로서 기능한다.
NAND 셀에 있어서의 1개의 메모리 셀 MC가 기억하는 데이터는 2치 또는 3치이상의 다치이다.
2치 기억의 경우, 메모리 셀 MC가 취할 수 있는 스레쉬홀드 전압의 범위를 2종류로 분리하고, 각각에 "1", "0"의 데이터가 할당된다. NAND형의 경우에는 데이터 소거후의 스레쉬홀드 전압은 통상 "부"로 되고, 이것을 예를 들면 "1" 데이터로 한다. 한편, 데이터 기록후 스레쉬홀드 전압은 통상 "정"으로 되고, 이것을 "0" 데이터로 한다.
또한, 다치 기억, 예를 들면 4치 기억의 경우에는 메모리 셀 MC가 취할 수 있는 스레쉬홀드 전압의 범위를 4종류로 분리하고, 각각에 "11", "10", "01", "00"의 데이터가 할당된다. NAND형의 경우에는 2치 경우와 마찬가지로, 데이터 소거후의 스레쉬홀드 전압은 통상 "부"로 되고, 이것을 "11" 데이터로 한다. 그리고, 데이터 기록후의 스레쉬홀드 전압은 통상 "정"으로 되고, 각각 스레쉬홀드 전압이 높게 되는 방향을 향하여 순차 "10" 데이터, "01" 데이터, "00" 데이터로 한다.
또한, 데이터 소거후의 데이터만을 "부"의 스레쉬홀드 전압으로 할 필요는 반드시 없고, 메모리 셀 MC가 취할 수 있는 스레쉬홀드 전압의 범위가 복수 종류로 분리되어 있으면 좋다. 또한, 스레쉬홀드 전압의 극성, 즉 스레쉬홀드 전압이 "부"인가 "정"인가는 상기 설명과 반대라도 물론 좋다.
이와 같은 NAND형 EEPROM의 기록 동작 방식에 있어서, 최근 로컬 셀프 부스트 방식(LSB 방식)이 유망시되고 있다. LSB 방식이 채용된 NAND형 EEPROM의 동작에 대하여 도 1b를 참조하여 이하 설명한다.
(데이터 소거 동작)
데이터 소거에는 크게 나누어 일괄 소거와 블록 소거 2가지가 있다.
일괄 소거는 메모리 셀 어레이 내에 존재하는 모든 메모리 셀 MC의 데이터를 동시에 소거한다. 이 경우, 메모리 셀 어레이 내의 모든 제어 게이트 CG(워드선 WL)을 0V로 하고, 비트선 BL 및 소스선 SL을 각각 부유 상태로 하여, P형 웰(311)에 고전압(예를 들면, 20V)를 인가한다. 이것에 의해, 메모리 셀 어레이 내에 존재하는 모든 메모리 셀 MC의 부유 게이트(314)에서 전자가 P형 웰(311)로 방출되고, 모든 메모리 셀 MC의 스레쉬홀드 전압이 부의 방향으로 시프트된다.
블록 소거는 메모리 셀 어레이 내에 존재하는 메모리 셀 MC의 데이터를 블록 단위로 소거한다. 통상, 블록은 행방향으로 나란하고, 또한 제어 게이트 CG(워드선 WL)을 공통으로 하고 있는 NAND 셀의 모임이다. 이 경우, 선택된 블록내의 제어 게이트 CG(워드선 WL)을 0V로 하고, 비선택 블록 내의 제어 게이트 CG(워드선 WL)을 고전압(예를 들면, 20V)로 하고, 비트선(BL) 및 소스선을 각각 부유 상태로하여, P형 웰(311)에 고전압(예를 들면, 20V)을 인가한다. 이것에 의해, 선택된 블록내에 존재하는 메모리 셀 MC의 부유 게이트(314)에서 전자가 P형 웰(311)로 방출되고, 선택된 블록내의 메모리 셀 MC의 스레쉬홀드 전압이 부의 방향으로 시프트된다.
이와 같은 데이터 소거 동작은 메모리 셀 어레이 전체에서의 데이터 기록 동작 또는 블록 단위에서의 데이터 기록 동작 전에 실시된다.
(데이터 기록 동작(LSB 방식))
데이터 기록 동작의 설명에 앞서, 선택된 블록 내의 선택된 제어 게이트 CG를 "CG(워드선 WL2)"로 가정하여 둔다.
데이터 기록에서는 선택된 블록 내의 선택 게이트선 SGD에 소정의 정전압 Vsgd를 인가하고, 선택 게이트선 SGS에 0V를 인가한다. 또한, 비선택 블록내의 모든 워드선 WL 및 비선택 블록내의 모든 선택 게이트선 SGD, SGS에 각각 0V를 인가한다.
이 상태에서, LSB 방식의 데이터 기록에서는 선택된 워드선 WL2에 기록용의 고전압 Vpp, 선택된 워드선 WL2에 인접한 비선택 워드선 WL1, WL3에 각각 0V, 비선택 워드선 WL1, WL3이외의 비선택 워드선 WL4∼WL8에 전압 Vpass를 각각 인가한다. 전압 Vpass는 0V와 기록용 고전압 Vpp의 대략 중간의 전압이다. 또한, 비선택 워드선 WL1, WL3에는 0V를 인가하였지만, 전압 Vpass미만의 정의 전압을 인가하도록 하여도 좋다.
데이터 기록은 통상, 비트선 BL에서 가장 먼 메모리 셀 MC8에서 비트선에 가장 가까운 메모리 셀 MC1을 향하여 순서대로 실행된다.
("0"데이터 기록)
"0" 데이터(본예에서는 스레쉬홀드 전압이 "정"으로 되는 데이터)를 기록할 때는 선택된 비트선 BL에 0V(기록 선택 전압)을 인가한다.
선택된 메모리 셀 MC2보다도 비트선 BL측에 존재하는 메모리 셀 MC1의 데이터는 항상 소거 상태(본예에서는 스레쉬홀드 전압이 "부"로 되는 데이터)에 있다. 이 때문에, 워드선 WL이 0V로 설정되어 있어도, 비트선 BL에 인가된 0V는 선택된 메모리 셀 MC2의 채널 및 N+형 확산층(319)까지 전송된다. 이 결과, 선택된 메모리 셀 MC2에서는 P형 웰(311)에서 부유 게이트(314)로 전자가 이동하고, 선택된 메모리 셀 MC2의 스레쉬홀드 전압이 정의 방향으로 시프트된다.
("1"데이터 기록)
"1" 데이터(여기서는 스레쉬홀드 전압이 "부"로 되는 데이터)를 기록할 때는 선택된 비트선 BL에 전압 Vsgd와 같은 또는 전압 Vsgd보다 높은 전압(기록 비선택 전압)을 인가한다.
여기서, 선택 게이트 SGD에는 전압 Vsgd가 인가되어 있다. 이 때문에, 선택 게이트 트랜지스터 ST1은 비도통으로 되고, 각 메모리 셀 MC1∼MC8의 채널 및 N+형 확산층(319)은 각각 "부유 상태"로 된다. 이 상태에서, 선택된 워드선 WL2에 기록용 고전압 Vpp 및 비선택 워드선 WL1, WL3이외의 비선택 워드선 WL4∼WL8에 전압 Vpass를 각각 인가하면, 선택된 메모리 셀 MC2의 채널 전위, 비선택 메모리 셀 MC4∼MC8의 채널 전위 및 N+형 확산층(319)의 전위가 각각 상승한다.
선택된 메모리 셀 MC2의 양 이웃의 메모리 셀 MC1, MC3은 각각 상승한 채널 전위에 의한 백 바이어스 효과에 의해 컷오프한다. 이때, 선택된 메모리 셀 MC2의 제어 게이트 CG2(워드선 WL2)에는 고전압 Vpp가 주어져 있으므로, 선택된 메모리 셀 MC2의 채널 전위는 더 상승한다. 선택된 메모리 셀 MC2의 채널 전위는 고전압 Vpp가 예를 들면 18V, 채널 부스트비가 0. 5라고 한다면, 8∼9V 정도로 상승한다. 즉, 워드선 WL2의 전위와 선택된 메모리 셀 MC2의 채널의 전위와의 전위차는 기록 금지 전압으로서 충분한 값까지 작게 된다. 이 결과, 선택된 메모리 셀 MC2에서는 P형 웰(311)에서 부유 게이트(314)로의 전자의 이동이 거의 없게 되고, 선택된 메모리 셀 MC2의 스레쉬홀드 전압은 "부"의 상태를 유지한다.
(데이터 판독 동작)
데이터 판독 동작에서는 선택된 블록내의 선택 게이트선 SGD, SGS 및 비선택 메모리 셀의 제어 게이트 CG(워드선 WL)에 각각 도전용의 전압(예를 들면, 3. 5V)가 인가된다. 이것에 의해, 선택된 블록내의 선택 게이트 트랜지스터 ST1, ST2 및 비선택 메모리 셀은 각각 "온" 상태로 된다. 이 상태에서, 선택된 블록 내의 선택 메모리 셀의 제어 게이트 CG(워드선 WL)에 판독용 전압 0V 또는 0V이외의 판독용 전압을 인가한다. 이때, 비트선 전위는 선택 메모리 셀을 거쳐 흘렀던 전류에 의해 변동한다. 이 변동한 비트선 전위를 검출하는 것에 의해, "1" 데이터 및 "0" 데이터의 어느 것인가가 판정된다. 또한, 4치 기억의 경우에는 "11" 데이터, "10"데이터, "01" 데이터 및 "00" 데이터의 어느 것인가가 판정된다.
이상 설명한 바와 같이, LSB 방식을 사용한 데이터 기록 동작에서는 고전압이 인가되는 선택된 워드선에 인접한 비선택 워드선에 0V이상 Vpass미만의 전압을 주고, 그밖의 비선택 워드선에 전압 Vpass를 준다.
이와 같은 LSB 방식은 선택된 메모리 셀의 채널 전위를 상승시킬 수 있으므로, 특히 "1" 데이터 기록시에 오기록의 발생을 억제할 수 있고, 또한 셀의 스레쉬홀드 전압 변동이 매우 작게 되므로, 특히 다치 메모리의 기록 방식으로서는 유망한 기술이다.
그러나, LSB 방식에 있어서도 셀의 미세화, 고집적화에 따른 문제가 생긴다.
LSB 방식의 최대 특징은 선택된 메모리 셀의 양 이웃의 비선택 메모리 셀은 이들 비선택 메모리 셀이 유지하고 있는 데이터에 관계없이, 컷오프 상태로 해야 한다는 것이다. 양 이웃의 비선택 메모리 셀은 임의의 스레쉬홀드 전압을 갖는다. 이 때문에, 양 이웃의 비선택 메모리 셀의 한쪽이 "정"의 스레쉬홀드 전압이거나 양쪽모두 "부"의 스레쉬홀드 전압(소거 상태)이거나 한다.
이와 같은 양 이웃의 비선택 메모리 셀을 채널 전위에 의한 백 바이어스 효과로 컷오프시키기 위해서는 전압 Vpass를 충분히 크게 하든가 소거후의 스레쉬홀드 전압의 분포를 제어하고 가장 낮은 스레쉬홀드 전압을 충분히 높게하는 것이 필요하다.
전자에 관해서는 전압 Vpass에 기인한 비선택 워드선과 선택된 비트선에 각각 접속된 비선택 메모리 셀의 스레쉬홀드 전압 변동을 억제하기 위해, 그다지 크게 할 수 없다. 반대로 전압 Vpass는 적으면 적은만큼 상기 비선택 메모리 셀의 스레쉬홀드 전압 변동을 억제할 수 있고, 오기록을 방지한다.
따라서, 후자의 소거 상태와 판독시키는 범위내에서 소거후의 스레쉬홀드 전압의 분포를 높은 쪽에 설정하고 또한 그 분포폭을 충분히 좁게하는 것이 필수이다.
일예를 들면, 소거후의 스레쉬홀드 전압의 분포폭을 "-3V∼-0. 5V"의 범위로 억제하는 것이다.
이 때문에, 출원인은 앞서 소프트 기록 방식을 제안하고 있다. 소프트 기록 방식은 데이터를 소거한 후, 메모리 셀에 조금씩 데이터를 기록하고, 메모리 셀의 스레쉬홀드 전압을 조금씩 정의 방향으로 이동시켜 가는 것이다. 상세하게는 데이터를 소거한 후, 충분히 작은 전압을 스타트 전압으로 하여, 이 전압의 스탭 업 및 블록마다의 검증을 반복하면서 블록마다 기록 펄스를 워드선에 부여하여 간다. 이것에 의해, 소거후의 스레쉬홀드 전압의 분포폭을 매우 좁게 할 수 있다.
NAND형 EEPROM에 있어서의 LSB 방식에 의한 기록 동작 및 소프트 기록 방식에 의한 소거후의 스레쉬홀드 전압의 분포를 제어하는 기술은 하기 문헌 등에 상세히 기재되어 있다.
특원평10-104652호(특원평9-124493호의 국내 우선출원)에는 소프트 기록을 실행하는 것에 의해, 과소거 상태의 메모리 셀을 정상 상태로 하는 기술(물론 소거 검증도 함)이 개시되어 있다.
특원평9-340971호에는 NAND 셀에서 데이터를 소거한 후에 소프트 기록과 소거 검증을 실행하고, 규정의 스레쉬홀드 전압에 도달한 메모리 셀이 소정의 수였던 것을 판정하여 소프트 기록을 종료하고, 과소거 상태의 메모리 셀을 정상 상태로 하는 기술이 개시되어 있다.
특원평9-224922호에는 NAND 셀에서 데이터를 소거하고 있을 때에 소거 검증과 과소거 검지 판독을 실행하고, 메모리 셀의 스레쉬홀드 전압을 모니터하면서 소거 상태의 스레쉬홀드 전압이 소망 상한값과 하한값 사이에 들어가도록 소거와 소프트 기록을 실행하는 기술이 개시되어 있다.
도 4a, 도 4b에 소프트 기록 방식의 개념을 도시한다.
도 4b 중의 실선 "INITIAL"에 나타낸 바와 같이, 블록 소거 또는 일괄 소거한 후의 스레쉬홀드 전압 Vth의 분포폭은 배우 넓다.
그러나, 도 4a중의 기울기 "Tb"에 나타낸 바와 같이 소거가 쉬운 메모리 셀은 기록도 쉽다.
따라서, 블록 소거 또는 일괄 소거의 전압, 그 후의 소프트 기록의 스타트 전압, 스탭 업 폭을 최적화하고, 각 블록마다 검증을 실행함으로써, 도 4b 중의 점선 "SOFTW"에 나타낸 바와 같이, 소거후의 스레쉬홀드 전압 Vth의 분포폭을 좁게 할 수 있다. 또한, 각 블록마다 검증을 실행하는 이유는 비트마다 검증을 실행하는 경우에 비하여, 보다 단시간에 검증을 완료할 수 있기 때문이다. 이것에 의해, 스레쉬홀드 전압 Vth의 분포폭을 블록 소거 또는 일괄 소거후의 시점과 비교하여 보다 좁힐 수 있다. 그러나, 소프트 기록에 의해 좁게 된 분포폭은 당연 각 블록내의 메모리 셀의 기록 특성 변동에 크게 영향을 받는다. 이 때문에, 소프트 기록 방식을 사용한 분포폭의 제어에서는 금후 미세화가 진행함에 따라, 다음과 같은 문제가 발생하리라고 생각된다.
도 5a는 기록 특성의 게이트 길이 의존성을 나타낸 도면이다. 또한, 도 5a에 도시한 게이트 길이 의존성은 데이터 기록시의 인가 전압 및 기록 펄스폭을 각각 일정 조건으로 하여 얻은 것이다.
도 5a에 나타낸 바와 같이, 기록 특성의 게이트 길이 의존성은 특히 게이트 길이 L이 0. 25 ㎛이하의 영역에서 매우 크다. 이것은 프로세스의 변동, 쇼트 채널 효과 등의 영향이다. 기록 특성의 게이트 길이 의존성이 크다고 하는 것은 게이트 길이 L이 작게 됨에 따라, 웨이퍼 내, 칩 내, 블록 내의 기록 특성이 변동하는 것을 의미하고 있다. 소프트 기록 시의 검증은 소거 시간의 제약에서 비트마다 검증은 바람직하지 않다. 이 때문에, 블록마다의 검증으로 된다.
따라서, 기록 특성의 변동은 소프트 기록후의 스레쉬홀드 전압의 분포에 크게 영향을 받게 된다. 이 결과, 특히 게이트 길이 L=0. 25 ㎛이하로 미세화된 메모리 셀에 대해서는 오기록이나 스레쉬홀드 전압의 변동이 증가한다.
이상과 같이, NAND 셀의 기록 방식에 있어서, LSB 방식은 기록 동작시에 일어나는 오기록이나 스레쉬홀드 전압의 변동을 억제하는 유망한 수법이다.
그러나, 메모리 셀의 미세화가 진행함에 따라, LSB 방식에 의해 중요한 소거후 스레쉬홀드 전압의 분포의 제어가 매우 어렵게 되어 간다. 소거후의 스레쉬홀드 전압의 분포폭이 확대하면, 소거후에 실행되는 기록 동작에 있어서 오기록 등, 신뢰성을 저하시키는 하나의 원인으로 된다.
본 발명의 목적은 상기 사정을 고려하여 이루어진 것으로, 메모리 셀의 미세화가 진행하여도 소거후의 스레쉬홀드 전압의 분포폭의 확대를 억제할 수 있는 불휘발성 반도체 메모리를 제공하는 것이다.
또한, 본 발명의 다른 목적은 다치 데이터의 판독에 요하는 시간을 줄일 수 있는 불휘발성 반도체 메모리를 제공하는 것이다.
도 1a는 NAND 셀의 평면도.
도 1b는 NAND 셀의 등가 회로도.
도 2a는 도 1a중의 2A-2A선을 따른 단면도.
조 2b는 도 1a중의 2B-2B선을 따른 단면도.
도 3은 도 1a중의 2B-2B선을 따른 단면의 다른 예를 도시한 단면도.
도 4a 및 도 4b는 각각 소프트 기록 방식의 개념을 설명하는 도면.
도 5a는 기록 특성의 게이트 길이 의존성을 설명하는 도면.
도 5b는 소거 특성의 게이트 길이 의존성을 설명하는 도면.
도 6은 본 발명의 제1실시 형태에 관한 데이터 소거 동작을 나타낸 흐름도.
도 7은 본 발명에 관한 소프트 기록 방식의 개념을 설명하는 도면.
도 8은 메모리 셀 어레이의 회로도.
도 9a 내지 도 9d는 각각 스레쉬홀드 전압의 분포를 도시한 도면.
도 10은 2개의 NAND 셀을 도시한 회로도.
도 11은 인접하는 셀의 스레쉬홀드 전압과 전압 Vpass의 관계를 도시한 도면.
도 12는 본 발명의 제2실시 형태에 관한 데이터 소거 동작을 나타낸 흐름도.
도 13a 및 도 13b는 각각 스레쉬홀드 전압의 분포를 도시한 도면.
도 14a는 소프트 소거시의 Vpwell 펄스예를 도시한 도면.
도 14b는 소프트 소거시의 각 단자의 전압예를 도시한 도면.
도 15a는 소프트 기록시의 Vpwell 펄스예를 도시한 도면.
도 15b는 소프트 기록시의 각 단자의 전압예를 도시한 도면.
도 16은 데이터 준위수가 "4"의 메모리 셀의 스레쉬홀드 전압의 분포를 도시한 도면.
도 17은 4치 기억식 NAND형 EEPROM 의 블록도.
도 18a는 데이터 준위수가 "4"의 메모리 셀의 스레쉬홀드 전압의 분포를 도시한 도면.
도 18b는 데이터 준위수가 "8"의 메모리 셀의 스레쉬홀드 전압의 분포를 도시한 도면.
도 19a는 데이터 준위수가 "4"일 때의 일반적인 4치 데이터 판독 방법을 나타낸 흐름도.
도 19b는 데이터 준위수가 "8"일 때의 일반적인 8치 데이터 판독 방법을 나타낸 흐름도.
도 20의(a)는 본 발명의 제3실시 형태에 관한 4치 데이터 판독 방법을 나타낸 흐름도.
도 20의(b)는 일반적인 4치 데이터 판독 방법을 나타낸 흐름도.
도 20의(c)는 스레쉬홀드 전압의 분포를 나타낸 도면.
도 21a는 2비트 데이터를 나타낸 도면.
도 21b는 3비트 데이터를 나타낸 도면.
도 22a 및 도 22b는 각각 정의 전위 Vm의 설정값을 설명하기 위한 도면.
도 23은 본 발명의 제3실시 형태에 관한 4치 데이터 판독 방법이 적용된 NAND형 EEPROM을 도시한 구성도.
도 24는 도 23에 도시한 데이터 판별 회로를 도시한 회로도.
도 25는 도 23에 도시한 NAND형 EEPROM의 동작 파형도.
도 26a는 비트 데이터1 판독시에 있어서의 스레쉬홀드 전압의 모양을 도시한 도면.
도 26b는 비트 데이터 2 판독시에 있어서의 스레쉬홀드 전압의 모양을 도시한 도면.
도 27의(a)는 본 발명의 제4실시 형태에 관한 8치 데이터 판독 방법을 나타낸 흐름도.
도 27의(b)는 일반적인 8치 데이터 판독 방법을 나타낸 흐름도.
도 27의(c)는 스레쉬홀드 전압의 분포를 나타낸 도면.
도 28a는 정의 전위 Vm1의 설정값을 설명하기 위한 도면.
도 28b는 정의 전위 Vm2 설정값을 설명하기 위한 도면.
도 29는 본 발명의 제4 실시 형태에 관한 8치 데이터 판독 방법이 적용된 NAND형 EEPROM을 도시한 구성도.
도 30은 도 29에 도시한 데이터 판별 회로의 회로도.
도 31은 도 29에 도시한 NAND형 EEPROM의 동작 파형도.
도 32a는 비트 데이터 1 판독시에 있어서의 스레쉬홀드 전압의 모양을 도시한 도면.
도 32b는 비트 데이터 2 판독시에 있어서의 스레쉬홀드 전압의 모양을 도시한 도면.
도 32c는 비트 데이터 3 판독시에 있어서의 스레쉬홀드 전압의 모양을 도시한 도면.
도 33은 본 발명의 제5 실시 형태에 관한 4치 데이터 판독 방법을 도시한 흐름도.
도 34는 본 발명의 제5 실시 형태에 관한 4치 데이터 판독 방법이 적용된 NAND형 EEPROM을 도시한 구성도.
도 35는 도 34에 도시한 데이터 판별 회로의 회로도.
도 36은 도 34에 도시한 NAND형 EEPROM의 동작 파형도.
도 37은 본 발명의 제6 실시 형태에 관한 8치 데이터 판독 방법을 나타낸 흐름도.
도 38은 본 발명의 제6 실시 형태에 관한 8치 데이터 판독 방법이 적용된 NAND형 EEPROM을 도시한 구성도.
도 39는 도 38에 도시한 데이터 판별 회로의 회로도.
도 40은 도 38에 도시한 NAND형 EEPROM의 동작 파형도.
도 41은 데이터 준위수와 데이터 판독 회수의 관계를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 비트선 제어 회로
3 : 컬럼 디코더
4 : 데이터 입출력 버퍼
5 : 데이터 입출력 단자
6 : 워드선 제어 회로
7 : 제어 신호 및 제어 전압 발생 회로
8 : 제어 신호 입력 단자
MC : 메모리 셀
WL : 워드선
BL : 비트선
SL : 소스선
상기 주요한 목적을 달성하기 위해, 본 발명에서는 데이터를 스레쉬홀드 전압에 대응시켜 기억하는 적어도 하나의 스레쉬홀드 전압 가변형 메모리 셀을 포함하는 메모리 셀부 및 상기 스레쉬홀드 전압 가변형 메모리 셀에 기억된 데이터에 관계한 전위가 전달되는 신호선을 포함하며, 상기 메모리 셀의 스레쉬홀드 전압을 부의 방향으로 이동시키는 데이터 소거 동작시에 상기 메모리 셀의 스레쉬홀드 전압을 조금씩 부의 방향으로 이동시키는 소프트 소거 동작을 실행하는 불휘발성 반도체 메모리가 마련된다.
상기 발명에 의하면, 불휘발성 메모리 셀의 스레쉬홀드 전압을 조금씩 부의 방향으로 이동시켜, 불휘발성 메모리 셀에서 데이터를 소거한다.
이와 같은 소거 방식이면, 불휘발성 메모리 셀의 스레쉬홀드 전압을 조금씩 정의 방향으로 이동시켜, 데이터 소거후의 스레쉬홀드 전압의 분포폭을 좁히는 종래 소프트 기록 방식에 비하여, 예를 들면 불휘발성 메모리 셀의 게이트 길이 의존성이 작다.
따라서, 메모리 셀의 미세화가 진행한 경우에도, 데이터 소거후의 스레쉬홀드값의 분포폭의 확대를 억제할 수 있다. 이 결과, 예를 들면, 데이터 소거후에 실행되는 기록 동작에 있어서, 오기록의 발생이나 스레쉬홀드 전압의 변동을 억제하는 것이 가능하게 된다. 스레쉬홀드 전압의 변동을 억제할 수 있으면, 특히 다치 기억의 메모리에 있어서의 데이터 안정화에 기여한다.
또한, 데이터 소거후의 스레쉬홀드값의 분포폭의 확대를 억제할 수 있으므로, 데이터 기록에 로컬 셀프 부스트 방식을 유효하게 사용할 수 있다.
상기 다른 목적을 달성하기 위해 본 발명에서는 n치(n은 4이상의 정수)의 데이터를 기억하는 적어도 2개의 제1, 제2 메모리 셀을 포함하는 메모리 셀 어레이, 상기 제1 메모리 셀에 소스 전위를 부여하는 제1배선 및 상기 제2 메모리 셀에 소스 전위를 부여하는 제2배선을 포함하며, 상기 n치의 데이터를 판별할 때, 상기 n치의 데이터 판독을 m(m은 log2n≤m을 만족하는 가장 작은 정수)이상 n-1미만의 데이터 판독으로 분할하고, 상기 분할한 데이터 판독 중, 제1 데이터 판독을 상기 제1, 제2 메모리 셀의 소스 전위를 각각 공통으로 하여 실행하고, 상기 제1 데이터 판독에 이어지는 제2 데이터 판독을 상기 제1 데이터 판독 결과에 따라, 상기 제1, 제2 메모리 셀의 소스 전위를 각각 개별로 하여 실행하는 불휘발성 반도체 메모리가 마련된다.
상기 발명에 의하면, 제1 데이터 판독 결과에 따라, 이것에 이어지는 제2 데이터 판독을 제1, 제2 메모리 셀의 소스 전위를 각각 개별로 하여 실행한다. 제2데이터 판독시의 소스 전위를 각각 개별로 함으로써, 제1 데이터 판독 결과에 따라, 메모리 셀의 스레쉬홀드 전압은 시프트된다. 스레쉬홀드 전압이 시프트되는 결과, 제2 데이터 기록에 있어서, 메모리 셀의 게이트에 주는 판독 전위의 공통화가 가능하게 된다.
물론, 제2 데이터 판독에 이어지는 데이터 판독에 있어서도, 상기와 마찬가지로, 전회의 데이터 판독 결과에 따라, 제1, 제2 메모리 셀의 소스 전위를 각각 개별로 하여 실행함으로써, 메모리 셀의 게이트에 주는 판독 전위의 공통화가 가능하다.
따라서, 데이터의 판독 회수를 종래에 비하여 줄일 수 있고, 다치 데이터 판독에 요하는 시간을 줄일 수 있다.
로컬 셀프 부스트(LSB) 방식에 있어서, 셀이 소거 상태와 판독시키는 범위 내에서 소거 스레쉬홀드 전압 분포를 높은 쪽에 설정하고(과소거를 없게 함), 또한 분포폭을 충분히 좁게 하는 것이 중요한 것은 이미 기술하였다.
도 5b는 소거 특성의 게이트 길이 의존성을 나타낸 도면이다. 도 5b에 도시한 게이트 길이 의존성은 데이터 소거시의 인가 전압 및 소거 펄스폭을 각각 일정 조건으로 하여 얻은 것이다.
도 5b에 도시한 바와 같이, 소거 특성의 게이트 길이 의존성은 도 5a에 도시한 기록 특성의 게이트 길이 의존성에 비하여 매우 적다. 이 때문에, 특히 게이트 길이가 미세화된 경우에 있어서도, 소거에 의한 스레쉬홀드 전압 변동은 십분 억제된다. 본 발명은 이 특성을 이용한다.
(제1실시 형태)
도 6은 본 발명의 제1실시 형태에 관한 NAND형 EEPROM의 데이터 소거 동작을 나타낸 흐름도이다.
도 6에 도시한 바와 같이, 제1실시 형태에서는 소거 상태로 하는 메모리 셀의 스레쉬홀드 전압 분포를 제어할 때에 최초에 처리 S11에 나타낸 바와 같이 소거하는 메모리 셀 어레이의 각 블록마다 일괄 기록을 실행한다.
그후, 처리 S12에 도시한 바와 같이, 소정 전압을 스타트 전압으로 하여 각 블록마다 소프트 소거하여 간다.
이어서, 처리 S13에 도시한 바와 같이, 소거 검증 판독을 거쳐, 처리 S14에 도시한 바와 같이, 셀의 스레쉬홀드 전압과 판정 기준값이 비교된다.
처리 S14에 있어서의 비교의 결과, 셀의 스레쉬홀드 전압이 판정 기준값에 도달하고 있지 않은 경우(NO)는 소프트 소거를 반복한다(루프 S15). 이 반복된 소프트 소거에 있어서의 소정 전압은 스타트 전압과는 다른 값으로 변화된다.
또한, 처리 S14에 있어서의 비교의 결과, 모든 셀의 스레쉬홀드 전압이 판정 기준값에 도달한 경우(YES), 이 시점에서 소프트 소거를 종료한다.
이와 같이, 소거후의 스레쉬홀드 전압을 수속시키는 동작을 포함하는 제어를 소프트 소거 방식이라고 부른다. 이 소프트 소거 방식이라 함은 LSB 방식과 연동하여 특히 유용한 데이터의 소거∼각 블록 단위에서의 소거 검증을 이루는 것으로, 본질적으로 종래부터 사용되고 있는 소거 동작과는 다르다.
도 7은 소프트 소거 방식의 개념을 도시한 도면이다.
도 7에 도시한 바와 같이, 데이터의 소거가 가장 빠른 셀의 스레쉬홀드 전압과 데이터의 소거가 가장 늦은 셀의 스레쉬홀드 전압에는 도 6의 처리 S11에 있어서의 기록 시점에서 차ΔVth가 있을 수 있다. 이 차 ΔVth를 스레쉬홀드 전압의 분포폭으로 고려하고, 소프트 소거에 의해 분포폭이 최대로 되는 포인트에 가깝도록 제어한다. 이하, 상세히 설명한다.
도 8은 메모리 셀 유닛(메모리 셀부)으로서의 NAND 셀이 매트릭스 형상으로 배열된 메모리 셀 어레이의 구성예를 도시한 회로도이다. 또한, 여기서는 8개의 메모리 셀 MC를 직렬 접속하여 NAND 셀을 구성한 예를 나타내고 있지만, 4개, 16개 또는 32개의 메모리 셀이 직렬 접속되어 NAND 셀을 구성하여도 좋고, NAND 셀 내의 메모리 셀의 개수는 특히 한정되는 것은 아니다.
메모리 셀 MC의 제어 게이트(워드선 WL(WL1∼WL8)), 드레인측 선택 게이트선 SGD 및 소스측 선택 게이트선 SGS는 각각 행방향으로 배치된다. 통상, 1줄의 제어 게이트에 접속되는 메모리 셀 MC의 집합을 "1 페이지"라고 하고, 1조의 드레인측 선택 게이트선 SGD와 소스측 선택 게이트선 SGS에 의해 끼워진 페이지의 집합을 "1 NAND 블록" 또는 "1블록"이라고 한다.
"1페이지"는 예를 들면 256 바이트(256×8)개의 메모리 셀 MC로 구성된다. "1페이지"분의 메모리 셀 MC에는 데이터가 대략 동시에 기록된다.
"1블록"은 예를 들면 2048 바이트(2048×8)개의 메모리 셀 MC로 구성된다. "1블록"분의 메모리 셀 MC로 부터는 데이터가 대략 동시에 소거된다.
도 9a∼도 9d는 상기 도 8에 도시한 NAND 셀에 대하여 실행하고, 본 발명의소프트 소거 방식을 순서에 따라 나타낸 설명도이고, 특히 스레쉬홀드 전압의 분포 변화 모양을 나타내고 있다.
도 9a에 도시한 바와 같이, 데이터 소거를 실행하는 블록(도 8 참조) 내의 전비트에 접속되어 있는 워드선 WL1∼L8에 소정의 고전압 Vpp 예를 들면, 20 V를 인가하고, 일괄해서 데이터 기록을 실행한다(도 6에 도시한 처리 S11에 상당함). 이것에 의해, 소거를 실행하는 블록내의 모든 메모리 셀 MC의 스레쉬홀드 전압이 정의 방향으로 이동한다. 이 데이터 기록시, 각 비트선 BL은 각각 0V, 비트선측 선택 게이트선 SGD는 소정의 정전압 Vsgd, 소스선 SL은 0 V 또는 정의 전압인 전압 Vs, 소스선측 제어 게이트선 SGS는 0 V이다.
또한, 기록 전압 Vpp는 상기 20 V에 한정되지 않고, 전비트가 십분 높은 스레쉬홀드 전압(바람직하게는 예를 들면, 1. 5 V 정도이고, 이것은 소거의 빠르기, 메모리 셀의 중성 스레쉬홀드 전압 등에 크게 의존하므로, 최적화할 필요가 있음.)으로 되도록 전압을 선택하면 좋다.
이어서, 도 9b에 도시한 바와 같이, 데이터 소거를 실행하는 블록 내의 모든 워드선 WL1∼WL8에 0 V 또는 정, 부라도 십분 작은 전압을 주고, 웰에 전압 Vpp의 스타트 전압, 예를 들면 12 V를 부여하여, 데이터 소거를 실행한다(도 6에 도시한 처리 S12에 상당함). 이때, 데이터 소거를 실행하지 않는 블록의 워드선에는 예를 들면, 웰과 같은 전압을 부여하고, 데이터가 소거되는 것을 방지한다.
이어서, 이 블록의 소거 상태를 블록마다 판독한다(도 6에 도시한 처리 S13에 상당함).
이 방법으로서는 예를 들면, 블록내의 전워드선 WL1∼WL8에 예를 들면 0 V를 부여하고, 소스선 SL에서 정의 전압을 이 블록 내의 메모리 셀의 채널에 부여한다.
이때, 블록내의 메모리 셀 MC중, 가장 높은 스레쉬홀드 전압의 메모리 셀이 아직 기록 상태였던 경우에는 비트선의 전위는 충분히 높지 않다. 따라서, 소프트 소거가 아직 충분하지 않다고 판단된다(도 6에 도시한 처리 S14에 상당함). 이 경우는 도 9c에 도시한 바와 같이, 또 한번 소프트 소거를 실행한다(도 6에 도시한 루프 S15에 상당함). 이 2회째의 소거 전압은 상기 스타트 전압과는 달리, 예를 들면, 상기 스타트 전압에서 0. 2 V 높은 12. 2 V로 실행한다(스탭 전압이 0. 2 V).
상기 전압 Vpp의 스타트 전압이나 스텝 전압은 소프트 소거를 실행한 후의 스레쉬홀드 전압 분포폭이 가장 작게 되고 또한 소프트 소거 시간이 가장 작게 되도록 선택하는 것으로, 상기에 한정되지 않는다. 구체적으로는, 메모리 셀의 중성 스레쉬홀드 전압이나 기록 소거 특성을 정하는 커플링비 등을 고려하여 최적의 값으로 결정된다.
이 후, 마찬가지로 블록마다 메모리 셀의 검증 판독이 실행되고, 블록내에서 가장 높은 스레쉬홀드 전압의 메모리 셀이 어떤 판정 기준값에 도달하고 있지 않은 경우는 또 예를 들면, 0. 2 V 스텝 업한 전압 Vpp로 소프트 소거가 실행되고, 이것을 반복하여 간다(도 6에 도시한 루프 S16에 상당함).
여기서, 소프트 소거 종료로 판정되는 스레쉬홀드 전압이 예를 들면, -0. 5 V라고 하면, 비트선 BL에는 도 6에 도시한 처리 S13에서 소스선 SL에서 0. 5 V의 전위가 주어진다. 이것에 의해, 도 6에 도시한 처리 S14에서 비트선 BL의 전위가 0. 5 V이상인가 0. 5 V이하인 가를 모니터함으로써 데이터 소거후의 검증 동작을 실행하면 좋다. 즉, 가장 높은 스레쉬홀드 전압을 갖는 메모리 셀이 소망 스레쉬홀드 전압(판정 기준값)에 도달한 경우에는 비트선의 전위가 0. 5V이상으로 충분히 올라가고 소프트 소거 종료로 판정된다(도 9d).
상기 제1실시 형태에 있어서, 소거후의 스레쉬홀드 전압의 바람직한 분포폭은 가장 높은 스레쉬홀드 전압이 -0. 5 V정도, 가장 낮은 스레쉬홀드 전압이 -2. 5 V 정도이다. 그리고, 이 분포폭은 좁으면 좁을수록 좋다.
또한, 여기서, 바람직한 분포폭을 -0. 5∼-2. 5 V로 한 것은 스레쉬홀드 전압 분포폭이 2 V 또는 그미만이 바람직하다고 하는 것에 기인하고 있다. 따라서, 특히 -0. 5 V, -2. 5 V의 값에는 한정되지 않는다.
또한, 제1실시 형태에서는 소거 검증 판독 동작 제어의 일예를 나타내었지만, 이것에 한정되지 않는다. 요는 부의 스레쉬홀드 전압을 각 블록마다 판독할 수 있는 방식이면 좋다.
또한, 제1실시 형태에서는 소거후의 스레쉬홀드 전압 중, 높은 쪽의 스레쉬홀드 전압이 소망 상한값 이하인 것을 검출하였다. 그러나, 소거후의 스레쉬홀드 전압중, 낮은 쪽의 스레쉬홀드 전압이 소망 하한값이상인 것을 검출하여도 좋다.
종래에는 소거후의 스레쉬홀드 전압의 분포폭을 좁히는 제어를 소프트 기록으로 실행한다. 소프트 기록은 통상의 기록과 같고, 전자를 부유 게이트에 주입하는 동작이므로, 도 5a에 도시한 바와 같이, 그 게이트 길이 의존성이 크다. 따라서, 특시 게이트 길이가 0. 25 ㎛이하로 미세화된 경우, 블록내의 소프트 기록후의 스레쉬홀드 전압의 분포폭이 크게 되고, 미세화에 적합한 스레쉬홀드 전압의 제약이 매우 어렵게 되어 간다.
이것에 대하여, 제1실시 형태에서는 소거후의 스레쉬홀드 전압의 분포폭을 좁히는 제어를 소프트 소거로 실행한다. 소프트 소거는 통상의 소거와 같고, 전자를 부유 게이트에서 인출하는 동작이므로, 도 5b에 도시한 바와 같이, 그의 게이트 길이 의존성은 매우 작다. 따라서, 종래 소프트 기록에 비하여, 제1실시 형태에 관한 소프트 소거 방식 쪽이 금후의 미세화에 매우 유효하다. 특히, 소프트 소거에 의하면, 예를 들면, 게이트 길이가 0. 25 ㎛이하로 미세화된 경우에 있어서도 스레쉬홀드 전압의 분포폭을 충분히 작게 억제할 수 있다.
또한, 소거후의 스레쉬홀드 전압의 제어를 정도좋게 실행하는 것에서, 스레쉬홀드 전압이 복수로 분리될 필요가 있는 다치 메모리에 있어서도 제1실시 형태에 관한 소프트 소거 방식은 매우 유효하게 된다.
이와 같이, 소프트 소거 방식을 사용하는 것에 의해, 데이터 소거후의 스레쉬홀드 전압의 분포를 배우 좁게 할 수 있고, 그후의 기록 동작에 있어서, 스레쉬홀드 전압의 변동이나 오기록이 매우 작은 메모리 셀을 실현할 수 있다.
셀로의 데이터 기록은 소프트 소거를 사용하여, 소거후의 스레쉬홀드 전압의 분포를 좁게 한 후에 이어서 실행한다. 이 데이터 기록은 종래 기술에서도 설명한 LSB 방식을 사용하는 것이 바람직하다.
도 10은 도 8의 NAND 셀의 유닛 2개를 추출한 회로도이다. 도 10에는 LSB방식을 사용한 데이터 기록에 대하여 각 단자의 전압 관계가 도시되어 있다.
(데이터 기록 동작(LSB 방식))
데이터 기록 동작의 설명에 앞서, 선택된 블록 내의 선택된 워드선 WL(제어 게이트)을 도 10에 나타낸 "WL2"로 가정하여 둔다.
데이터 기록에서는 선택된 블록내의 선택 게이트선 SGD에 소정의 정전압 Vsgd를 인가하고, 선택 게이트선 SGS에 0 V(Vss)를 인가한다. 또한, 비선택 블록내의 모든 워드선 WL 및 비선택 블록내의 모든 선택 게이트선 SGD, SGS에 각각 0 V(Vss)를 인가한다.
이 상태에서, LSB 방식의 데이터 기록에서는 선택된 워드선 WL2에 기록용 고전압 Vpp, 선택된 워드선 WL2에 인접한 비선택 워드선 WL1, WL3에 각각 0 V(Vss), 비선택 워드선 WL1, WL3이외의 비선택 워드선 WL4∼WL8에 전압 Vpass를 각각 인가한다. 전압 Vpass는 0 V(Vpass)와 기록용 고전압 Vpp의 대략 중간의 전압이다. 고전압 Vpp의 일예는 18 V이고, 전압 Vpass의 일예는 9 V이다. 또한, 비선택 워드선 WL1, WL3에는 0 V를 인가하였지만, 전압 Vpass미만의 정의 전압을 인가하도록 하여도 좋다.
데이터 기록은 통상 비트선 BL에서 가장 먼 메모리 셀 MC18이나 MC28에서 비트선에 가장 가까운 메모리 셀 MC11이나 MC21을 향하여 순서대로 실행된다.
예를 들면, 메모리 셀 MC12에 "0" 데이터(본예에서는 스레쉬홀드 전압이 "정"으로 되는 데이터)를 기록할 때는 선택된 비트선 BL(E)에 0 V(기록 선택 전압)을 인가한다. 선택된 메모리 셀 MC12보다도 비트선 BL측에 존재하는 메모리 셀MC11의 데이터는 항상 소거 상태(본예에서는 스레쉬홀드 전압이 "부"로 되는 데이터)에 있다. 이 때문에, 워드선 WL1이 0 V로 설정되어 있어도, 비트선 BL에 인가된 0 V는 선택된 메모리 셀 MC12의 채널 및 N+형 확산층까지 전송된다. 이 결과, 선택된 메모리 셀 MC12에서는 P형 웰에서 부유 게이트로 전자가 이동하고, 선택된 메모리 셀 MC12의 스레쉬홀드 전압이 정의 방향으로 시프트된다.
동시에, 메모리 셀 MC22에 "1" 데이터(여기서는 스레쉬홀드 전압이 "부"로 되는 데이터)를 기록할 때는 선택된 비트선 BL(O)에 전압 Vb1(기록 비선택 전압)을 인가한다. 전압 Vb1은 전압 Vsgd와 같든가 또는 전압 Vsgd보다 높은 정의 전압으로 통상 설정된다.
이때, 드레인측 선택 게이트선 SGD의 전압은 Vsgd이므로, 선택 게이트 트랜지스터 ST1은 비도통으로 되고, 각 메모리 셀 MC21∼MC28의 채널 및 N+형 확산층은 각각 "부유 상태"로 된다. 이때, 선택된 워드선 WL2에 고전압 Vpp가 비선택 워드선 WL4∼WL8에 전압 Vpass가 각각 인가되고 있다. 이 때문에, 선택된 메모리 셀 MC22의 채널 전위, 버선택 메모리 셀 MC24∼MC28의 채널 전위 및 N+형 확산층의 전위는 각각 상승한다.
선택된 메모리 셀 MC22의 양 이웃의 메모리 셀 MC21, MC23은 각각 상승한 채널 전위에 의한 백 바이어스 효과에 의해 컷오프한다. 이때, 선택된 메모리 셀 MC22의 제어 게이트에 고전압 Vpp가 주어지고 있으면, 메모리 셀 MC22의 제어 게이트와 메모리 셀 MC22의 채널 및 N+형 확산층(소스·드레인 영역)이 커플링하고, 메모리 셀 MC22의 채널 전위가 상승한다.
이때의 채널 전위는 고전압 Vpp가 18 V, 채널 부스트비가 0. 5라고 하면, 8∼9 V정도로 상승한다. 즉, 워드선 WL2의 전위와 선택된 메모리 셀 MC22의 채널 전위의 전위차는 기록 금지 전압으로서 충분한 값까지 작게 된다. 이 결과, 선택된 메모리 셀 MC22에서는 P형 웰에서 부유 게이트로의 전자가 거의 이동하지 않게 되고, 선택된 메모리 셀 MC22의 스레쉬홀드 전압은 "부"의 상태를 유지한다.
또한, 선택된 워드선 WL2의 양 이웃의 워드선 WL1, WL3은 반드시 0 V일 필요는 없고, 메모리 셀을 컷오프 상태로 할 수 있는 충분히 작은 전압이면 좋다.
또한, 선택된 워드선 WL2와 인접하는 소스선측의 워드선 WL3에 대해서도 부의 전압이라도 좋다.
또한, 선택되는 워드선 WL2와 인접하는 워드선 WL1, WL3중, 소스선측의 워드선 WL3에만 메모리 셀을 컷오프 상태로 할 수 있는 충분히 작은 전압을 인가하고, NAND 셀내의 임의의 메모리 셀에서 순서대로 데이터 기록을 실행하여도 좋다.
상기 전압 Vpass는 크면 클수록, 고전압이 인가된 워드선(선택된 워드선)과 기록 비선택 전압 Vb1이 인가된 비트선에 접속되는 메모리 셀, 즉 "1" 데이터를 기록하는 메모리 셀의 스레쉬홀드 전압의 변동은 작게 억제된다.
그러나, 전압 Vpass가 인가된 워드선(비선택 워드선)과 기록 선택 전압 0 V가 인가된 비트선에 접속되는 메모리 셀의 스레쉬홀드 전압의 변동이 크게 되어 버리므로, 전압 Vpass는 그다지 크게할 수 없다.
도 11은 소거 상태에 있어서의 메모리 셀 MC21, MC23의 스레쉬홀드 전압 Vth와 전압 Vpass의 관계 내지 메모리 셀 MC22의 스레쉬홀드 전압 Vth와 전압 Vpass의 관계를 나타낸 도면이다. 또한, 도 11에 도시한 관계는 메모리 셀 MC21, MC23의 제어 게이트에 각각 0 V를 인가한 상태에서, 메모리 셀 MC22에 "1" 데이터를 기록하였을 때의 스레쉬홀드 전압의 변동을 도시하고 있다.
도 11에서 명확한 바와 같이, 예를 들면, 전압 Vpass가 8 V일 때, 스레쉬홀드 전압의 변동이 없게 하기 위해서는 소거 상태의 메모리 셀이 취득하는 스레쉬홀드 전압 Vth중 가장 낮은 스레쉬홀드 전압이 약 -2. 5 V보다 높은 것이 필요하다.
또한, 소거 상태의 메모리 셀이 취득하는 스레쉬홀드 전압 Vth중 가장 높은 스레쉬홀드 전압은 예를 들면, -0. 5 V보다 낮게 하는 것이 바람직하다. 데이터 판독시의 마진을 확보하는 관점 때문이다. 이것에 의해, 스레쉬홀드 전압의 분포 허용 범위는 -2.5 V < Vth < -0. 5 V이다. 이와 같이, 스레쉬홀드 전압의 분포폭은 대강 2 V보다도 작게 억제할 필요가 있다.
또한, 소거 상태의 메모리 셀의 스레쉬홀드 전압의 분포폭을 작게할 수 있으면 있는만큼 가장 높은 스레쉬홀드 전압은 예를 들면 -1 V와 같이 더 낮게 할 수 있다. 이와 같이, 가장 높은 스레쉬홀드 전압을 더 낮출 수 있으면, 판독 마진이 확대하고, 불휘발성 반도체 메모리의 신뢰성이 향상한다.
(제2실시 형태)
도 12는 본 발명의 제2실시 형태에 관한 NAND형 EEPROM의 데이터 소거 동작을 도시한 흐름도이다.
이 실시 형태에서는 소거후의 스레쉬홀드 전압의 분포폭을 더 좁게 하기 위해 소프트 소거후에 소프트 기록을 한다. 이것에 의해, 오기록이 적은 LSB 방식을 사용한 NAND형 불휘발성 반도체 기억 장치를 실현한다.
즉, 도 12에 도시한 바와 같이, 소거 상태로 하는 메모리 셀의 스레쉬홀드 전압의 분포를 제어할 때에 처음에 처리 S21에 나타낸 바와 같이 각 블록마다 기록을 실행한다.
그후, 처리 S22에 나타낸 바와 같이, 소정 전압을 스타트 전압으로 하여 각 블록마다 소프트 소거하여 간다.
이어서, 처리 S23의 검증 판독을 거쳐, 처리 S24에 나타낸 바와 같이 셀의 스레쉬홀드 전압과 판정 기준값이 비교된다.
처리 S24에 있어서의 비교의 결과, 셀의 스레쉬홀드 전압이 판정 기준값에 도달하고 있지 않는 경우(NO), 또 소프트 소거를 반복한다(루프 S25). 소프트 소거의 소정 전압은 스타트 전압에서 변화된다. 모든 셀의 스레쉬홀드 전압이 판정 기준값에 도달한 시점(여기서는 높은 쪽의 소거 스레쉬홀드 전압이 낮은 쪽으로 진행하여 판정 기준값에 도달한 시점)에서 소프트 소거를 종료한다.
그후, 처리 S26∼S29에 나타낸 바와 같이 소프트 기록, 검증 판독을 반복하고, 낮은 쪽의 소거 스레쉬홀드 전압이 보다 높게 되도록 유도된다. 즉, 처리 S27의 검증 판독을 거쳐, 처리 S28에 나타낸 바와 같이 셀의 높은 쪽의 스레쉬홀드 전압과 판정 기준값이 비교된다. 그래서, 셀의 높은 쪽의 스레쉬홀드 전압이 판정 기준값에 도달하고 있지 않은 경우는 또 소프트 기록을 반복한다(루프 S29). 소프트 기록의 소정 전압은 스타트 전압에서 변화시켜 실행된다. 적어도 하나의 셀의 스레쉬홀드 전압이 판정 기준값에 도달한 시점(여기서는 높은 쪽의 소거 스레쉬홀드 전압이 높은 쪽으로 진행하여 판정 기준값에 도달한 시점)에 소프트 기록을 종료한다.
도 13a 및 도 13b는 각각 상기 동작예를 설명하기 위한 소거 스레쉬홀드 전압의 분포도이다. 처음에, 소프트 소거에 관해서는 판정 기준값을 예를 들면, -0. 8 V로 하여 둔다. 소프트 소거 동작이 실행되고(도 12의 S22∼S25), 소거 스레쉬홀드 전압 분포 중 가장 높은 스레쉬홀드 전압의 메모리 셀이 이 -0. 8 V보다도 낮게 된 시점에 소프트 소거 종료로 한다(도 13a).
이후의 소프트 기록에 관해서는 판정 기준값을 예를 들면, -0. 5 V로 한다. 소프트 기록 동작이 실행되고(도 12에 나타낸 처리 S26∼S29에 상당함), 소거 스레쉬홀드 전압 분포 중 가장 높은 스레쉬홀드 전압의 메모리 셀이 -0. 5 V를 넘은 시점에 소프트 기록 종료로 한다(도 13b).
상기 검증 방법으로서, 워드선 전압으로서 예를 들면, 0. 3 V의 마진 전압을 준다. 이 경우, 비트선 전위 0. 8 V를 고정의 판정 기준값으로 하면, 메모리 셀의 스레쉬홀드 전압이 -0. 8 V보다도 높고, -0. 5 V를 넘지 않는 스레쉬홀드 전압인가 아닌가라는 판정을 할 수 있다. 즉, 스레쉬홀드 전압 -0. 5 V이상에서 "FAILURE"라고 판정할 수 있다(특원평9-340971호 참조).
상기 소프트 소거, 소프트 기록의 일련의 동작을 1회 또는 수회에 걸쳐(도 12의 점선의 루프 S30), 판정 기준값을 적당히 선택하여 실행하는 것에 의해, 제1실시 형태보다도 더 좁게 소거후의 스레쉬홀드 전압의 분포를 만들 수 있다. 이와같이 할 수 있었던 매우 좁은 소거후의 스레쉬홀드 전압의 분포에 의해 매우 작은 전압 Vpass(예를 들면, 7 V)로 기록을 실행할 수 있다. 이 결과, 오기록을 더욱 방지할 수 있고, 신뢰성 높은 메모리 셀을 실현할 수 있다.
도 14a는 본 발명에 적용되는 소프트 소거의 스타트 전압, 스텝 업 전압의 제어예를 나타낸 파형도이고, 도 14b는 1블록중의 1NAND 셀을 도시한 회로도이다. 도 14b에는 스텝 업 방식을 사용한 소프트 소거시에 인가되는 전압의 일예가 도시되어 있다.
P형 웰에 인가하는 전압 Vpwell은 예를 들면, 12 V를 스타트 전압으로 하여, 0. 2 V씩 스텝 업하여 간다. 각각의 인가 시간은 15 μsec이고, 최종적으로 웰에 인가하는 전압 Vpwell은 14 V까지 스텝 업할 수 있도록 제어된다. 물론, 14 V에 도달하기 전의 스텝 업 단계에서 설정하고 있던 소거 스레쉬홀드 전압의 조건을 만족하면 소거 동작은 종료한다. 이와 같은 제어는 상기 제1, 제2실시 형태의 소프트 소거 동작에서 적용가능하다.
도 15a는 본 발명에 적용되는 소프트 기록의 스타트 전압, 스텝 전압의 제어예를 나타낸 파형도이고, 도 15b는 1블록중의 1NAND 셀을 도시한 회로도이다. 도 15b에는 스텝 업 방식을 사용한 소프트 기록시에 인가되는 전압의 일예가 도시되어 있다.
웰에 인가하는 전압 Vpwell을 0 V로 한다. 워드선(제어 게이트)에 인가하는 전압 Vpp는 예를 들면, 12 V를 스타트 전압으로 하여, 0. 2 V씩 스텝 업하여 간다. 각각의 인가 시간은 15 μsec이고, 최종적으로 워드선에 인가하는 전압은 14 V까지스텝 업할 수 있도록 제어된다. 물론, 14 V에 도달하기 전의 스텝 업 단계에서, 설정한 소거 스레쉬홀드 전압의 조건을 만족하면 소프트 기록 동작은 종료한다. 이와 같은 제어는 상기 제2실시 형태의 소프트 기록 동작에서 적용가능하다.
상기 전압 Vpwell이나 고전압 Vpp의 스타트 전압, 스텝 전압은 각각 소프트 소거, 소프트 기록을 실행한 후의 소거 스레쉬홀드 전압의 분포폭이 가장 작게 되고, 또한 소거 스레쉬홀드 전압을 수속시키는 데에 시간이 가장 작게 걸리도록 선택하는 것으로, 상기에 한정되지 않는다. 예를 들면, 메모리 셀의 중성 스레쉬홀드 전압이나 기록/소거 특성을 정하는 커플링비 등을 고려하여 적절히 결정하면 좋다.
도 16은 상기 제1 또는 제2실시 형태에 관한 4치의 다치 메모리에 관한 메모리 셀의 각 기억 데이터를 분별하는 스레쉬홀드 전압 분포를 도시한 도면이다. 여기서는 소거측(스레쉬홀드 전압이 부)에는 하나의 데이터("11"), 기록측(스레쉬홀드 전압이 정)은 3개의 데이터("10", "01", "00")으로 나뉘는 것을 나타내고 있다.
스레쉬홀드 전압이 정인 3개의 데이터의 나눔방법은 예를 들면, 특원평10-104652호 등에 기재되어 있다. 일예로서는 기록에 필요한 제어 전압의 인가 시간을 각 데이터에 따라 각각 다르게 하여 실현한다.
즉, 데이터 "10" 기록 동작시는 데이터 "01", "00"의 기록 동작시보다도 0 V의 기록 선택의 전압이 비트선에 인가되는 시간을 짧게 한다. 이것은 데이터 "10"을 기억시키기 위해 메모리 셀의 부유 게이트에 주입하는 전자량이 데이터 "01", "00"을 기억시키기 위해 주입하는 전자보다 작은 것이 좋기 때문이다.
마찬가지로, 데이터 "01" 기록 동작시는 데이터 "00"의 기록 동작시보다도 0 V의 기록 선택 전압이 비트선에 인가되는 시간을 짧게 한다. 데이터 "00" 기록 동작시는 0 V의 기록 선택 전압이 비트선에 인가되는 시간을 데이터 "10", "01"보다 길게 하면 좋다. 예를 들면, 데이터 "10", "01", "00" 기록을 위한 비트선으로의 0 V의 기록 선택의 전압 인가 시간은 각각 1 μsec, 5 μsec, 25 μsec와 같이 기록 펄스 길이를 제어하면 좋다.
데이터의 판독은 선택된 블록내의 선택 게이트선 및 비선택 메모리 셀의 워드선에 판독용 전압 Vread(예를 들면, 3. 5 V)를 인가한다. 이것에 의해, 비선택 메모리 셀은 각각 온 상태로 된다. 이 상태에서 선택된 메모리 셀의 워드선에 판독용 소정 전압을 인가한다. 이 소정 전압의 값에는 선택된 메모리 셀의 스레쉬홀드 전압의 상태에 따라, 선태된 메모리 셀이 "도통 상태" 또는 "비도통 상태"의 어느 것으로 할 수 있는 값이 선택된다. 이와 같은 소정 전압을 선택된 메모리 셀의 제어 게이트에 인가하는 것에 의해, 선택된 메모리 셀은 그의 스레쉬홀드 전압의 상태에 따라 "도통 상태" 또는 "비도통 상태"로 된다. 이 결과, 비트선에 흐르는 전류는 "도통 상태"인가 "비도통 상태"인가에 의해 변화하고, 이것에 의해 비트선의 전위는 변동한다. 이 변동한 비트선 전위를 검출하는 것에 의해, 복수 종류중, 하나의 데이터의 판정이 이루어진다.
이와 같은 다치 메모리의 기억 데이터의 설정시에, 본 발명의 소프트 소거 방식을 사용한다. 이 결과, 데이터의 소거("11" 데이터를 설정)을 하는 경우의 스레쉬홀드 전압의 분포를 매우 좁힐 수 있고, 그후의 각 데이터의 기록 동작에 있어서, 스레쉬홀드 전압 변동도 오기록도 매우 작은 메모리 셀을 실현할 수 있다.
도 17은 상기 제1 또는 제2실시 형태에 관한 4치 기억식 NAND형 EEPROM(NAND 프래쉬 메모리)의 구성을 도시한 블록도이다.
복수의 비트선과 복수의 워드선과 공통의 소스선을 포함하고, 전기적으로 데이터의 리라이트가 가능한 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이(1)에 대하여, 비트선을 제어하기 위한 비트선 제어 회로(2)와 워드선 제어 회로(6)가 마련된다.
비트선 제어 회로(2)는 비트선을 거쳐 메모리 셀 어레이(1) 중의 메모리 셀의 데이터를 판독하거나 비트선을 거쳐 메모리 셀 어레이(1) 중의 메모리 셀의 상태를 검출하거나 비트선을 거쳐 메모리 셀 어레이(1) 중의 메모리 셀에 기록 제어 전압을 인가하여 메모리 셀에 대하여 기록을 실행한다.
비트선 제어 회로(2)는 4치 데이터를 분별하는 데이터 기억 회로를 복수 포함하고 있다(특원평10-104652호 공보 참조). 컬럼 디코더(3)에 의해 선택된 데이터 기억 회로에서 판독된 메모리 셀의 데이터는 데이터 입출력 버퍼(4)를 거쳐 데이터 입출력 단자(5)에서 외부로 출력된다. 또한, 외부에서 데이터 입출력 단자(5)에 입력된 기록 데이터는 데이터 입출력 버퍼(4)를 거쳐 컬럼 디코더(3)에 의해 선택된 데이터 기억 회로에 초기적인 제어 데이터로서 입력된다.
워드선 제어 회로(6)는 메모리 셀 어레이(1) 중의 워드선을 선택하고, 판독, 기록 또는 소거에 필요한 전압을 부여한다.
메모리 셀 어레이(1), 비트선 제어 회로(2), 컬럼 디코더(3), 데이터 입출력버퍼(4) 및 워드선 제어 회로(6)는 제어 신호 및 제어 전압 발생 회로(7)에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는 외부에서 제어 신호 입력 단자(8)에 입력되는 제어 신호에 의해 제어된다.
제어 신호 및 제어 전압 발생 회로(7)에서는 본 발명의 도 6 또는 도 12의 흐름도에 나타낸 알고리즘에서 사용되는 전압이 생성된다. 즉, 메모리 셀의 스레쉬홀드 전압의 분포가 매우 좁은 소거 상태를 실현하기 위한 블록 일괄 기록이나 통상의 기록 또는 소프트 소거후의 소프트 기록을 위한 기록계의 전압 Vpp(가변), 메모리 셀의 스레쉬홀드 전압 분포가 매우 좁은 소거 상태를 실현하는 소프트 소거 동작을 위한 웰 전압 Vpwell(가변), 판독계 전압 Vread(가변) 등을 Vss(5 V)에서 Vcc(예를 들면, 3. 3 V)의 전원 전압에서 승압, 제어를 거쳐 생성한다.
상기 제1, 제2실시 형태에 의하면, EEPROM 셀이 소거 상태와 판독시키는 범위내에서 소거 스레쉬홀드 전압 분포를 높은 쪽에 설정하고(과소거를 없게 함) 또한 분포를 충분히 좁게 하는 것이 가능하게 된다.
이 결과, LSB 방식에 있어서의 기록에 있어서는 보다 적은 Vpass 전압에서 동작하는 것이 가능하게 되고, 메모리 셀의 오기록 또는 스레쉬홀드 전압의 변동을 대폭적으로 적게 할 수 있다. 따라서, 종래에 비하여 기록시의 신뢰성이 매우 높아진다.
또한, 본 발명은 특히 0. 25 ㎛룰이하의 미세화된 2치 및 다치 메모리에 대응할 수 있는 고신뢰성의 우수한 불휘발성 반도체 기억 장치의 실현을 기대할 수 있다.
또한, 본 발명의 블록 일괄 기록→소프트 소거 동작을 도입하는 기술은 LSB 방식에 한정되지 않고, 셀프 부스트 기록 방식을 채용한 각종 EEPROM에 대해서도 유효하게 적용한다.
또한, 상기 본 발명의 기술은 메모리 셀의 구조, 소자 분리의 구조(LOCOS, 트랜치), 선택 게이트 트랜지스터의 수, 메모리 셀에 기억할 수 있는 데이터의 종류(다치 메모리), 제조 방법 등에 의존하지 않고, 그 효과를 발휘한다.
또한, 기준으로 되는 스레쉬홀드 전압(소거후의 스레쉬홀드 전압)을 수속시키는 본 발명의 기술은 모든 데이터의 스레쉬홀드 전압 분포가 부측에 있는 경우나 4치보다도 더 다치 데이터중 하나의 데이터를 기억하는 경우에 있어서도 마찬가지로 유효하다.
(제3실시 형태)
종래, 하나의 메모리 셀이 기억하는 데이터 준위수 n은 "n=2"였지만, 근년 기억 용량을 대규모화하는 기술로 하여, 데이터 준위수 n을 "n≥3"으로 하는 다치 메모리가 주목받고 있다.
예를 들면, 데이터 준위수 n을 "n=4"로 하면, 하나의 메모리 셀에 "00", "01", "10", "11"의 2비트 데이터를 기억시킬 수 있다. 종래 데이터 준위수 n이 "n=2"의 메모리에서는 2비트 데이터를 기억하기 위해 2개의 메모리 셀이 필요하다.
이와 같이, 데이터 준위수 n이 "n=4"로 된 다치 메모리는 메모리 셀의 집적수가 데이터 준위수 n이 "n=2"의 메모리와 같은 경우에도 그의 기억 용량은 2배로 된다. 이와 같이, 다치 메모리는 기억 용량의 대규모화에 유용한 기술이다.
데이터 준위수 n을 "n≥3"으로 하는 이론은 다음과 같다.
예를 들면, EEPROM의 메모리 셀에 있어서, 그의 데이터 준위수 n을 "n≥3"으로 하는 경우에는 메모리 셀이 취할 수 있는 스레쉬홀드 전압을 3종류 이상으로 하면 좋다.
예를 들면, 데이터 준위수 n을 "n=4"로 하는 데는 도 18a에 도시한 바와 같이, 메모리 셀이 취할 수 있는 스레쉬홀드 전압 Vth를 "Vth00", "Vth01", "Vth10", "Vth11"의 4종류로 하면 좋다. 스레쉬홀드 전압 Vth를 4종류로 하기 위해서는 메모리 셀의 부유 게이트에 축적되는 전하의 양을 4단계로 나누면 좋다.
마찬가지로, 데이터 준위수 "8"로 하는 데는 도 18b에 도시한 바와 같이, 메모리 셀이 취할 수 있는 스레쉬홀드 전압 Vth를 "Vth000", "Vth001", "Vth010", "Vth011", "Vth100", "Vth101", "Vth110", "Vth111"의 8종류로 하면 좋다.
그러나, 다치 EEPROM은 3종류이상의 복수의 스레쉬홀드 전압을 판별하고, 다비트 데이터로 변환하기 위해 데이터 판독을 "데이터 준위수 n-1"회 반복해야 한다.
예를 들면, 4종류의 스레쉬홀드 전압 "Vth00", "Vth01", "Vth10", "Vth11"을 판별하고, "00", "01", "10", "11"의 2비트 데이터로 변환하기 위해서는 도 19a에 도시한 바와 같이, 이하의 3회의 데이터 판독을 실행하는 것이 필요하게 된다.
제1회 판독 ;
소스 전위를 0 V로 하고, 메모리 셀의 게이트 전위를 "Vth11"과 "Vth10" 사이의 판독 전압 Vtc1로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc1>Vth)하면, 데이터 "11"이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "10", "01", "00"의 어느것인가이다.
제2회 판독 ;
소스 전위를 0 V로 하고, 메모리 셀의 게이트 전위를 "Vth10"과 "Vth01" 사이의 판독 전압 Vtc2로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc2>Vth)하면, 데이터 "10"이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "01", "00"의 어느것인가이다.
제3회 판독 :
소스 전위를 0 V로 하고, 메모리 셀의 게이트 전위를 "Vth01"과 "Vth00" 사이의 판독 전압 Vtc3로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc3>Vth)하면, 데이터 "01"이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "00"이 확정한다.
마찬가지로, 8종류의 스레쉬홀드 전압 "Vth000", …, "Vth111"을 "000", …. "111"의 3비트 데이터로 변환하기 위해서는 도 19b에 도시한 바와 같이, 7회의 데이터 판독을 실행해야 한다.
이와 같이, 다치 EEPROM은 종래 EEPROM에 비하여 기억 용량을 대규모화하기 쉽게 되는 이점이 있지만, 데이터 판독에 요하는 시간이 오히려 길게 되어 버린다고 하는 사정이 있다.
그래서, 제3실시 형태는 n치(n은 4이상의 정수)의 데이터를 기억하는 메모리 셀을 구비하는 불휘발성 반도체 메모리의 데이터 판독에 요하는 시간을 짧게 하는것을 목적으로 하고 있다.
이하, 본 발명의 제3실시 형태를 도면을 참조하여 설명한다.
제3실시 형태의 설명에 앞서, 본 명세서에서는 2비트이상의 데이터를 최상위 비트에서 순서대로 비트 데이터 1, 비트 데이터 2, …로 정의한다. 구체적으로는 2비트 데이터는 최상위 비트를 비트 데이터 1, 최하위 비트를 비트 데이터 2로 정의한다(도 21a 참조). 마찬가지로, 3비트 데이터는 최상위 비트에서 순서대로 비트 데이터 1, 비트 데이터 2, 최하위 비트를 비트 데이터 3으로 정의한다(도 21b 참조).
도 20의(a)는 본 발명의 제3실시 형태에 관한 4치 데이터 판독 방법을 나타낸 흐름도, 도 20의(b)는 일반적인 4치 데이터 판독 방법을 나타낸 흐름도, 도 20의(c)는 4치 데이터를 기억하는 메모리 셀의 스레쉬홀드 전압의 분포를 나타낸 분포도이다.
먼저, 4치 데이터를 기억하는 메모리 셀의 스레쉬홀드 전압 Vth의 분포를 설명한다.
도 20의(c)에 도시한 바와 같이, 4치 데이터를 기억하는 메모리 셀에서는 스레쉬홀드 전압 Vth의 분포가 4단계로 나뉘어져 있다. 낮은 순으로 설명하면,
제1단계 : 스레쉬홀드 전압 Vth11을 피크로 한 분포,
제2단계 : 스레쉬홀드 전압 Vth10을 피크로 한 분포,
제3단계 : 스레쉬홀드 전압 Vth01을 피크로 한 분포,
제4단계 : 스레쉬홀드 전압 Vth00을 피크로 한 분포,
이다. 이들 4개의 단계의 스레쉬홀드 전압 Vth의 분포는 각각 2비트 데이터 "11", "10", "01", "00"에 대응한다.
제1단계는 가장 스레쉬홀드 전압 Vth가 낮게 되는 분포이고, 일반적인 프래쉬 메모리에 있어서의 데이터를 소거한 상태(부유 게이트의 전자가 가장 적음)에 상당한다. 제2∼제4단계는 각각 데이터를 기록한 상태이고, 순서대로 부유 게이트에 주입된 전자의 양이 많게 되어 있다.
종래에는 4개의 단계의 스레쉬홀드 전압의 분포를 갖는 메모리 셀의 데이터를 도 20의(b)에 도시한 바와 같이 "3"회의 데이터 판독에 의해, 2비트 데이터로 변환하였다. 또한, 도 20의(b)에 대해서는 도 19a를 참조하여 설명한 바와 같다.
이것에 대하여, 제3실시 형태에 관한 4치 데이터 판독 방법에서는 4 단계의 스레쉬홀드 전압의 분포를 갖는 메모리 셀의 데이터를 도 20의(a)에 도시한 바와 같이 "2"회의 데이터 판독에 의해 2비트 데이터로 변환할 수 있다. 이하, 도 20의(a)를 참조하여 설명하면,
제1회 판독 ;
소스 전위 Vs를 0 V로 하고, 메모리 셀의 게이트 전위를 "Vth10"과 "Vth01" 사이의 판독 전압 Vtc2로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc2>Vth)하면, 데이터 "11", "10"의 어느 것 인가이다. 즉, 2비트 데이터의 어느것인가 한쪽, 이 제3실시 형태에서는 비트 데이터 1이 "1"인 것이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "01", "00"의 어느 것 인가이다. 즉, 비트 데이터 1이 "0"인 것이 확정한다.
제2회 판독 :
제2회 판독에 앞서, 메모리 셀의 소스 전위 Vs를 제1회 판독 결과에 따라 변경한다. 즉, 비트 데이터 1이 "1"이면, 소스 전위를 "0 V"에서 정의 전위 Vm으로 변경한다. 정의 전위 Vm의 레벨은 본 발명에 관한 데이터 판독을 실현하기 위해 다음 값으로 설정된다.
도 22a, 도 22b는 각각 정의 전위 Vm의 설정을 설명하기 위한 도면이다.
도 22a에 도시한 바와 같이, 소스 전위 Vs를 "0 V"로 하였을 때, 스레쉬홀드 전압 Vth가 "Vtc1"로 되는 메모리 셀을 고려한다. 메모리 셀은 기본적으로 MOSFET이다. 이 때문에, 소스 전위 Vs를 "0 V"보다 높은 정의 전위로 하면, 통상의 MOSFET와 마찬가지로, 기판 바이어스 효과에 의해 스레쉬홀드 전압 Vth는 정의 방향으로 시프트한다.
이 현상을 이용하여, 도 22b에 도시한 바와 같이, 스레쉬홀드 전압 Vth가 소스 전위 Vs가 "0 V"일 때의 "Vtc1"에서 "Vtc3"으로 시프트되도록 정의 전위 Vm을 설정한다.
이와 같이, 정의 전위 Vm의 값을 정하고, 비트 데이터 1에 따라, 메모리 셀마다 소스 전위 Vs를 개별로 설정한다.
또한, 비트 데이터 1이 "0"이면, 소스 전위는 그대로 "0 V"로 변경하지 않는다.
소스 전위 Vs를 개별로 설정한 상태에서, 게이트 전위를 "Vth01"과 "Vth00" 사이의 판독 전압 Vtc3으로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc3>Vth)하면, 데이터 "01", "11"의 어느 것 인가이다. 즉, 2비트의 데이터의 다른쪽, 이 제3실시 형태에서는 비트 데이터 2가 "1"인 것이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "00", "10"의 어느 것 인가이다. 즉, 비트 데이터 2가 "0"인 것이 확정한다.
상기 제3실시 형태에 의하면, 제1회 판독에서 비트 데이터 1이 확정하고, "1"이면 소스 전위 Vs를 "0 V"에서 "Vm"으로 변경한다. 이것에 의해, 소스 전위가 "0 V"일때에 "Vth11"이었던 스레쉬홀드 전압을 "Vth01"로 시프트할 수 있다. 동시에 소스 전위가 "0 V"일 때에 "Vth10"이었던 스레쉬홀드 전압에 대해서도 "Vth00"으로 시프트할 수 있다.
따라서, "01", "00"의 군, "11", "10"의 군 어느곳에 대해서도 게이트 전위를 Vtc3으로 공통으로 한 제2회 판독에서, 비트 데이터 2를 확정시킬 수 있다.
이 결과, 2회의 데이터 판독에 의해, 하나의 메모리 셀이 기억하고 있는 4치 데이터를 2비트 데이터로 변환할 수 있다. 따라서, 4치 데이터를 판별할 때, 3회의 데이터 판독을 요구하였던 종래에 비하여, 2회의 데이터 판독으로 판별할 수 있다.
또한, 상기 사정을 대수로 나타내면, "n치의 데이터를 판별할 때, 이 제1실시형태에서는 n치의 데이터를 m(m은 log2n≤m을 만족하는 가장 작은 정수)이상, n-1미만의 판독으로 판별할 수 있음"으로 된다.
이와 같이, 제3실시 형태에 관한 4치 데이터 판독 방법에 의하면, 데이터 판독 회수를 줄일 수 있으므로, 데이터 판독에 요하는 시간을 줄일 수 있다.
도 23은 제3실시 형태에 관한 4치 데이터 판독이 적용된 NAND형 EEPROM의 일구성예를 나타낸 구성도이다.
도 23에 도시한 바와 같이, NAND형 EEPROM은 메모리 셀 어레이(101)과 메모리 셀 어레이(101)의 열을 선택하는 컬럼 선택 회로(102)와 메모리 셀 어레이(101)에서 데이터를 판독하고 또한 메모리 셀 어레이(101)에 데이터를 기록하는 데이터선계 회로(103)를 갖는다.
메모리 셀 어레이(101)에는 NAND 셀(104)이 형성되어 있다. NAND 셀(104)는 서로 직렬 접속된 메모리 셀 MC1∼MC8과 메모리 셀 MC1과 비트선 BL(BLk, BLk+1) 사이에 직렬 접속된 선택 트랜지스터 ST1과 메모리 셀 MC8과 소스선 SL(SLk, SLk+1) 사이에 직렬 접속된 선택 트랜지스터 ST2를 포함한다.
메모리 셀 MC1∼MC8은 그의 게이트와 기판 사이에 전하를 축적하기 위한 부유 게이트 FG를 갖는 스레쉬홀드 전압 가변형 MOSFET이고, 그의 게이트는 워드선 WL1∼WL8에 접속되어 있다. 워드선 WL1∼WL8은 컬럼 선택 회로(102)의 워드선 구동 회로(105-1)∼(105-8)에 접속되어 있다. 워드선 구동 회로(105-1)∼(105-8)은 도시한 컬럼 어드레스 신호에 따라, 워드선 WL1∼WL8 중에서 데이터를 읽고 쓰는 1줄의 워드선 WL을 선택한다.
선택 트랜지스터 ST1, ST2는 통상의 MOSFET이고, 그의 게이트는 선택 게이트선 SG1, SG2에 접속되어 있다. 선택 게이트선 SG1, SG2는 컬럼 선택 회로(102)의 선택 게이트선 구동 회로(106-1), (106-2)에 접속되어 있다. 선택 게이트선 구동회로(106-1), (106-2)는 도시한 로우 어드레스 신호에 따라 선택 게이트선 SG1, SG2에 의해 끼워진 블록(도 23에서는 하나의 블록만 도시함) 중에서 데이터를 읽고 쓰는 하나를 선택한다.
데이터선계 회로(103)는 비트선 BL(BLk, BLk+1)을 충방전하는 충방전 회로(107)(107k, 107k+1)와 비트선 BL(BLk, BLk+1)으로 판독된 데이터를 판별하는 데이터 판별 회로(108)(108k, 108k+1)와 소스선 SL(SLk, SLk+1)을 구동하는 소스선 구동 회로(109)(109k, 109k+1)를 포함한다.
도 24는 데이터 판별 회로(108k)의 회로도이다. 또한, 도 24는 데이터 판별 회로(108k)를 도시하고 있지만, 데이터 판별 회로(108k+1)도 마찬가지 회로이다.
도 24에 도시한 바와 같이, 데이터 판별 회로(108k)는 비트 데이터 1을 판별하고, 판별한 비트 데이터 1을 래치하는 센스 앰프겸 데이터 래치 회로(110-1), 비트 데이터 2를 판별하고, 판별한 비트 데이터 2를 래치하는 센스 앰프겸 데이터 래치 회로(110-2), 접속/분리 신호 ψ1에 응답하여 비트선 BLk와 센스 앰프겸 래치 회로(110-1)를 접속/분리하는 접속/분리 회로(111-1), 및 접속/분리 신호 ψ2에 응답하여, 비트선 BLk와 센스 앰프겸 데이터 래치 회로(110-2)를 접속/분리하는 접속/분리 회로(111-2)를 갖고 있다.
센스 앰프겸 데이터 래치 회로(110-1)는 정상 노드 N1과 역상 노드 /N1을 갖는다. 정상 노드 N1에는 비트선 BLk의 전위가 접속/분리 회로(111-1)를 거쳐 전해진다. 역상 노드 /N1에는 참조 전위 Vref가 전해진다. 센스 앰프겸 데이터 래치 회로(110-1)은 정상 노드 N1의 전위와 역상 노드 /N1의 전위를 비교하여 증폭/래치한다. 증폭/래치된 정상 노드 N1의 전위, 역상 노드 /N1의 전위는 비트 데이터 1을 나타내는 상보 신호이다.
마찬가지로, 센스 앰프겸 데이터 래치 회로(110-2)는 정상 노드 N2와 역상 노드 /N2를 갖는다. 정상 노드 N2에는 비트선 BLk의 전위가 접속/분리 회로(111-2)를 거쳐 전해진다. 역상 노드 /N2에는 상기 참조 전위 Vref가 전해진다. 센스 앰프겸 데이터 래치 회로(110-2)는 정상 노드 N2의 전위와 역상 노드 /N2의 전위를 비교하여 증폭/래치한다. 증폭/래치된 정상 노드 N2의 전위, 역상 노드 /N2의 전위는 비트 데이터 2를 나타내는 상보 신호이다.
이 실시 형태에서는 소스선 SL(SLk, SLk+1)을 0 V(Vss)로 하여, 비트 데이터 1을 판별한 후, 이 비트 데이터 1의 판별 결과에 따라, 소스선 SL(SLk, SLk+1)을 0 V(Vss)나 정의 전위 Vm중의 어느 것 인가로 하여, 비트 데이터2를 판별한다. 비트 데이터 2의 판별시, 소스선 SL(SLk, SLk+1)의 전위를 전환하는가 않는가는 센스 앰프겸 데이터 래치 회로(110-1)의 정상 노드 N1(또는 역상 노드 /N1)의 전위에 따라 결정된다.
이어서, 그의 동작을 설명한다. 또한, 이하의 동작 설명은 비트선 BLk에 주목하고, 워드선 WL3이 선택된 경우를 상정한다.
도 25는 도 23에 도시한 NAND형 EEPROM의 동작을 나타낸 동작 파형도, 도 26a는 비트 데이터 1판독시에 있어서의 스레쉬홀드 전압의 모양을 도시한 도면, 도 26b는 비트 데이터 2판독시에 있어서의 스레쉬홀드 전압의 모양을 도시한 도면이다.
도 25에 도시한 바와 같이, 먼저 시각 t0에 있어서, 비트선 BLk를 전위 Vpc로 프리차지한다.
이어서, 시각 t1에 있어서, 일시적으로 신호 ψ1, ψ2를 "H" 레벨로 하고, 정상 노드 N1, N2를 각각 전위 Vpc로 프리차지한다.
이어서, 시각 t2에 있어서, 소스선 SLk의 전위를 0 V로 한 상태에서 선택 게이트선 SG1, SG2를 전위 Vread, 선택 워드선 WL3을 전위 Vtc2, 비선택 워드선 WL1, WL2, WL4∼WL8을 전위 Vread로 한다. 이것에 의해 비트선 BLk의 전위가 메모리 셀 MC3의 스레쉬홀드 전압에 따라 변화한다.
즉, 도 26a에 도시한 바와 같이, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc2보다도 높으면, 메모리 셀 MC3은 오프하고, 비트선 BLk의 전위는 전위 Vpc에서 실질적으로 변화하지 않는다. 또한, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc2보다도 낮으면, 메모리 셀 MC3은 온하고, 비트선 BLk의 전위는 전위 Vpc에서 저하한다.
이어서, 시각 t3에 있어서, 일시적으로 신호 ψ1을 "H"레벨로 하고, 정상 노드 N1에 비트선 BLk의 전위를 전송한다.
이어서, 시각 t4에 있어서, 정상 노드 N1의 전위와 역상 노드 /N1의 전위 Vref의 전위를 비교/증폭한다. 정상 노드 N1의 전위가 역상 노드 /N1의 전위 Vref 보다도 높으면, 비트 데이터1이 "0"인 것이 확정하고, 반대로 낮으며 비트 데이터 1이 "1"인 것이 확정한다. 비트 데이터 1의 "0", "1"이 확정한 것을 받아서, 소스선 SLk의 전위를 변화시킨다. 즉, 비트 데이터 1이 "0"일 때, 소스선 SLk은 그대로0 V이고, 비트 데이터 1이 "1"일 때 소스선 SLk는 정의 전위 Vm으로 한다.
또한, 이 실시 형태에 있어서는 신호 ψ1이 "H" 레벨에서 "L" 레벨로 된 후, 선택 게이트선 SG1, SG2, 선택 워드선 WL3, 비선택 워드선 WS1, WL2, WL4∼WL8을 모두 0 V로 한다.
이어서, 시각 t5에 있어서, 소스선 SLk를 0 V 또는 정의 전위 Vm으로 한 상태에서, 선택 게이트선 SG1, SG2를 전위 Vread, 선택 워드선 WL3을 전위 Vtc3, 비선택 워드선 WL1, WL2, WL4∼WL8을 전위 Vread로 한다. 이것에 의해, 비트선 BLk의 전위가 메모리 셀 MC3의 스레쉬홀드 전압에 따라 변화한다.
즉, 도 26b에 도시한 바와 같이, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc3보다도 높으면, 메모리 셀 MC3은 오프하고, 비트선 BLk의 전위는 전위 Vpc에서 실질적으로 변화하지 않는다. 또한, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc3보다도 낮으면, 메모리 셀 MC3은 온하고, 비트선 BLk의 전위는 전위 Vpc에서 저하한다.
이어서, 시각 t6에 있어서, 일시적으로 신호 ψ2를 "H" 레벨로 하고, 정상 노드 N2에 비트선 BLk의 전위를 전송한다.
이어서, 시각 t7에 있어서, 정상 노드 N2의 전위와 역상 노드 /N2의 전위 Vref의 전위를 비교/증폭한다. 정상 노드 N2의 전위가 역상 노드 /N2의 전위 Vref보다도 높으면, 비트 데이터 2가 "0"인 것이 확정하고, 정상 노드 N1의 전위가 전위 Vref보다도 낮으면, 비트 데이터 2가 "1"인 것이 확정한다.
이와 같이, 도 23에 도시한 NAND형 EEPROM이면, 2회의 데이터 판독에 의해,하나의 메모리 셀이 기억하고 있는 4치 데이터를 2비트 데이터로 변환할 수 있다.
(제4실시 형태)
이어서, 본 발명을 8치 EEPROM에 적용한 예를 제4실시 형태로서 설명한다.
도 27의(a)는 본 발명의 제4실시 형태에 관한 8치 데이터 판독 방법을 나타내는 흐름도, 도 27의(b)는 종래 8치 데이터 판독 방법을 나타낸 흐름도, 도 27의(c)는 8치 데이터를 기억하는 메모리 셀의 스레쉬홀드 전압의 분포를 나타낸 도면이다.
도 27의(c)에 도시한 바와 같이, 8치 데이터를 기억하는 메모리 셀에서는 스레쉬홀드 전압 Vth의 분포가 8단계로 나뉘어져 있다. 낮은 순으로 설명하면,
제1단계 : 스레쉬홀드 전압 Vth111을 피크로 한 분포,
제2단계 : 스레쉬홀드 전압 Vth110을 피크로 한 분포,
제3단계 : 스레쉬홀드 전압 Vth101을 피크로 한 분포,
제4단계 : 스레쉬홀드 전압 Vth100을 피크로 한 분포,
제5단계 : 스레쉬홀드 전압 Vth011을 피크로 한 분포,
제6단계 : 스레쉬홀드 전압 Vth010을 피크로 한 분포,
제7단계 : 스레쉬홀드 전압 Vth001을 피크로 한 분포,
제8단계 : 스레쉬홀드 전압 Vth000을 피크로 한 분포
이다. 이들 8개 단계의 스레쉬홀드 전압 Vth의 분포는 각각 3비트 데이터 "111", "110", "101", "100", "011", "010", "001", "000"에 대응한다.
제1단계는 가장 스레쉬홀드 전압 Vth가 낮게 되는 분포이고, 일반적인 프래쉬 메모리에 있어서의 데이터를 소거한 상태(부유 게이트의 전자가 가장 작음)에 상당한다. 제2∼제8단계는 각각 데이터를 기록한 상태이고, 순서대로 부유 게이트에 주입된 전자의 양이 많게 되어 있다.
종래에는 8개 단계의 스레쉬홀드 전압의 분포를 갖는 메모리 셀의 데이터를 도 27의(b)에 도시한 바와 같이, 7회의 데이터 판독에 의해, 3비트 데이터로 변환하였다.
이것에 대하여, 제4실시 형태에 관한 데이터 판독 방법에서는 8개 단계의 스레쉬홀드 전압의 분포를 갖는 메모리 셀의 데이터를 도 27의(a)에 도시한 바와 같이, 3회의 데이터 판독에 의해, 3비트 데이터로 변환할 수 있다. 이하, 설명하면, 도 27의(a)와 같이,
제1회 판독
소스 전위 Vs를 0 V로 하고, 메모리 셀의 게이트 전위를 "Vth100"과 "Vth011" 사이의 판독 전압 Vtc4로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc4>Vth)하면, 데이터 "111", "110", "101", "100"의 어느 것 인가이다. 즉, 3비트 데이터의 하나, 이 제4실시 형태에서는 비트 데이터 1이 "1"인 것이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "011", "010", "001", "000"의 어느 것 인가이다. 즉, 비트 데이터 1이 "0"인 것이 확정한다.
제2회 판독
제2회 판독에 앞서, 메모리 셀의 소스 전위 Vs를 제1회 판독 결과에 따라 변경한다. 즉, 비트 데이터 1이 "1"이면, 소스 전위를 "0 V"에서 정의 전위 Vm1로변경한다. 정의 전위 Vm1의 레벨은 다음 값으로 설정된다.
도 28a는 정의 전위 Vm1의 설정값을 설명하기 위한 도면이다.
도 28a에 도시한 바와 같이, 소스 전위 Vs가 "0 V"일 때, 스레쉬홀드 전압 Vth가 "Vtc2"로 되는 메모리 셀을 고려한다. 이 메모리 셀의 스레쉬홀드 전압 Vth가 "Vtc2"에서 "Vtc6"으로 시프트되도록, 정의 전위 Vm1은 설정된다.
이와 같이, 정의 전위 Vm1의 값을 구하고, 비트 데이터 1에 따라, 메모리 셀마다 소스 전위 Vs를 개별로 설정한다.
또한, 비트 데이터 1이 "0"이면, 소스 전위는 그대로 "0 V"로 변경하지 않는다.
소스 전위 Vs를 개별로 설정한 상태에서, 게이트 전위를 판독 전압 Vtc6으로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc6>Vth)하면, 데이터 "011", "010", "111", "110"의 어느 것 인가다. 즉, 3비트의 데이터 2개째, 이 제4실시 형태에서는 비트 데이터 2가 "1"인 것이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "000", "001", "100", "101"의 어느 것 인가이다. 즉, 비트 데이터 2가 "0"인 것이 확정한다.
제3회 판독
제3회 판독에 앞서, 메모리 셀의 소스 전위 Vs를 제2회 판독 결과에 따라 변경한다. 즉, 비트 데이터 2가 "1"이면, 제1회째 판독시의 소스 전위 Vs에 또 정의 전위 Vm2를 가산한다. 정의 전위 Vm2의 레벨은 다음 값으로 설정된다.
도 28b는 정의 전위 Vm2의 설정값을 설명하기 위한 도면이다.
도 28b에 도시한 바와 같이, 소스 전위 Vs가 "0 V" 및 "Vm"일 때, 스레쉬홀드 전압 Vth가 "Vtc5"로 되는 메모리 셀을 고려한다. 이 메모리 셀의 스레쉬홀드 전압 Vth가 "Vtc5"에서 "Vtc7"로 시프트되도록, 정의 전위 Vm2는 설정된다.
이와 같이, 정의 전위 Vm2의 값을 정하고, 비트 데이터 2에 따라, 메모리 셀마다 소스 전위 Vs를 개별로 설정한다.
또한, 비트 데이터 2가 "0"이면, 소스 전위는 그대로 "0 V" 또는 "Vm"으로 변경하지 않는다.
소스 전위 Vs를 개별로 설정한 상태에서, 게이트 전위를 판독 전압 Vtc7로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc7>Vth)하면, 데이터 "001", "011", "101", "111"의 어느 것 인가이다. 즉, 3비트의 데이터 3개째, 이 제4실시 형태에서는 비트 데이터 3이 "1"인 것이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "000", "010", "100", "110"의 어느 것 인가이다. 즉, 비트 데이터 3이 "0"인 것이 확정한다.
이 결과, 3회의 데이터 판독에 의해, 하나의 메모리 셀이 기억하고 있는 8치 데이터를 3비트 데이터로 변환할 수 있다. 따라서, 8치 데이터를 판별할 때, 7회의 데이터 판독을 요구하였던 종래에 비하여, 3회의 데이터 판독으로 판별할 수 있다.
도 29는 본 발명의 제4실시 형태에 관한 8치 데이터 판독 방법이 적용된 NAND형 EEPROM의 일구성예를 도시한 구성도이다.
도 29에 도시한 바와 같이, 제4실시 형태가 적용된 EEPROM이 도 23에 도시한EEPROM과 다른 점은 데이터선계 회로(103')의 구성이다. 구체적으로는, 소스선 구동 회로(109')(109'k, 109'k+1)가 비트 데이터 1에 따라 소스 전위 Vs를 0 V(Vss)나 정의 전위 Vm의 어느 것 인가로 전환함과 동시에 비트 데이터 2에 따라, 소스 전위 Vs에 또 정의 전위 Vm2를 가산하는 것이다.
도 30은 데이터 판별 회로(108'k)의 회로도이다. 또한, 도 30은 데이터 판별 회로(108'k)를 나타내고 있지만, 데이터 판별 회로(108'k+1)도 마찬가지 회로이다.
도 30에 도시한 바와 같이, 데이터 판별 회로(108'k)는 센스 앰프겸 데이터 래치 회로(110-1)∼(110-3)와 접속/분리 회로(111-1)∼(111-3)을 갖고 있다. 접속/분리 회로(111-1)∼(111-3)은 각각 접속/분리 신호 ψ1, ψ3에 응답하여, 비트선 BLk와 센스 앰프겸 데이터 래치 회로(110-1)∼(110-3)를 접속/분리한다.
센스 앰프겸 데이터 래치 회로(110-1)는 정상 노드 N1과 역상 노드 /N1을 갖는다. 정상 노드 N1에는 비트선 BLk의 전위가 접속/분리 회로(111-1)를 거쳐 주어진다. 역상 노드 /N1에는 참조 전위 Vref가 주어진다. 센스 앰프겸 데이터 래치 회로(110-1)은 정상 노드 N1의 전위와 역상 노드 /N1의 전위를 비교하여 증폭/래치한다. 증폭/래치된 정상 노드 N1의 전위, 역상 노드 /N1의 전위는 비트 데이터 1을 나타내는 상보 신호이다.
마찬가지로, 센스 앰프겸 데이터 래치 회로(110-2)는 정상 노드 N2와 역상 노드 /N2를 갖는다. 정상 노드 N2에는 비트선 BLk의 전위가 접속/분리 회로(111-2)를 거쳐 전해진다. 역상 노드 /N2에는 상기 참조 전위 Vref가 전해진다. 센스앰프겸 데이터 래치 회로(110-2)는 정상 노드 N2의 전위와 역상 노드 /N2의 전위를 비교하여 증폭/래치한다. 증폭/래치된 정상 노드 N2의 전위, 역상 노드 /N2의 전위는 비트 데이터 2를 나타내는 상보 신호이다.
마찬가지로, 센스 앰프겸 데이터 래치 회로(110-3)는 정상 노드 N3과 역상 노드 /N3을 갖는다. 정상 노드 N3에는 비트선 BLk의 전위가 접속/분리 회로(111-3)를 거쳐 전해진다. 역상 노드 /N3에는 상기 참조 전위 Vref가 전해진다. 센스 앰프겸 데이터 래치 회로(110-3)는 정상 노드 N3의 전위와 역상 노드 /N3의 전위를 비교하여 증폭/래치한다. 증폭/래치된 정상 노드 N3의 전위, 역상 노드 /N3의 전위는 비트 데이터 3을 나타내는 상보 신호이다.
이 실시 형태에서는 소스선 SL(SLk, SLk+1)을 0 V(Vss)로 하여, 비트 데이터 1을 판별한 후, 이 비트 데이터 1의 판별 결과에 따라, 소스선 SL(SLk, SLk+1)를 0 V(Vss)인가 정의 전위 Vm1인가 어느 것 인가로 하여 비트 데이터 2를 판별한다. 또한, 소스선 SL(SLk, SLk+1)을 0 V인가 정의 전위Vm1인가의 어느 것 인가로 하여, 비트 데이터 2를 판별한 후, 이 비트 데이터 2의 판별 결과에 따라, 소스선 SL(SLk, SLk+1)에 정의 전위 Vm2를 또 가산하여 비트 데이터 3을 판별한다.
비트 데이터 2의 판별 시, 소스선 SL(SLk, SLk+1)의 전위를 전환하는가 않는가는 센스 앰프겸 데이터 래치 회로(110-1)의 정상 노드 N1(또는 역상 노드 /N1)의 전위에 따라 결정된다.
또한, 비트 데이터 3의 판별 시, 소스선 SL(SLk, SLk+1)의 전위에 정의 전위 Vm2를 가산하는가 않는가는 센스 앰프겸 데이터 래치 회로(110-2)의 정상 노드 N2(또는 역상 노드 /N2)의 전위에 따라 결정된다.
이어서, 그의 동작을 설명한다. 또한, 이하의 동작 설명은 비트선 BLk에 주목하여, 워드선 WL3이 선택된 경우를 상정한다.
도 31은 도 29에 도시한 NAND형 EEPROM의 동작 파형도, 도 32a, 도 32b, 도 32c는 각각 비트 데이터 1의 판독시, 비트 데이터 2의 판독시, 비트 데이터 3의 판독시에 있어서의 스레쉬홀드 전압의 모양을 도시한 도면이다.
도 31에 도시한 바와 같이, 먼저, 시각 t0에 있어서, 비트선 BLk을 전위 Vpc로 프리차지한다.
이어서, 시각 t1에 있어서, 일시적으로 신호 ψ1, ψ2, ψ3을 "H" 레벨로 하고, 정상 노드 N1, N2, N3을 각각 전위 Vpc로 프리차지한다.
이어서, 시각 t2에 있어서, 소스선 SLk의 전위를 0 V로 한 상태에서, 선택 게이트선 SG1, SG2를 전위Vread, 선택 워드선 L3을 전위 Vtc4, 비선택 워드선 WL1, WL2, WL4∼WL8을 전위 Vread로 한다. 이것에 의해, 비트선 BLk의 전위가 메모리 셀 MC3의 스레쉬홀드 전압에 따라 변화한다.
즉, 도 32a에 도시한 바와 같이, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc4보다도 높으면, 메모리 셀 MC3은 오프하고, 비트선 BLk의 전위는 전위 Vpc에서 실질적으로 변화하지 않는다. 또한, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc4보다도 낮으면, 메모리 셀 MC3은 온하고, 비트선 BLk의 전위는 전위 Vpc에서 저하한다.
이어서, 시각 t3에 있어서, 일시적으로 신호 ψ1을 "H" 레벨로 하고, 정상노드 N1에 비트선 BLk의 전위를 전송한다.
이어서, 시각 t4에 있어서, 정상 노드 N1의 전위와 역상 노드 /N1의 전위 Vref의 전위를 비교/증폭한다. 정상 노드 N1의 전위가 역상 노드 /N1의 전위 Vref보다도 높으면, 비트 데이터 1이 "0"인 것이 확정하고, 반대로 낮으면, 비트 데이터 1이 "1"인 것이 확정한다. 비트 데이터 1의 "0", "1"이 확정한 것을 받아서, 소스선 SLk의 전위를 변화시킨다. 즉, 비트 데이터 1이 "0"일 때, 소스선 SLk는 그대로 0 V이고, 비트 데이터 1이 "1"일 때, 소스선 SLk는 정의 전위 Vm1로 한다.
또한, 이 실시 형태에 있어서는 신호 ψ1이 "H" 레벨에서 "L" 레벨로 된 후, 선택 게이트선 SG1, SG2, 선택 워드선 WL3, 비선택 워드선 WL1, WL2, WL4∼WL8을 모두 0 V로 한다.
이어서, 시각 t5에 있어서, 소스선 SLk의 전위를 0 V 또는 Vm1로 한 상태에서, 선택 게이트선 SG1, SG2를 전위 Vread, 선택 워드선 WL3을 전위 Vtc6, 비선택 워드선 WL1, WL2, WL4∼WL8을 전위 Vread로 한다. 이것에 의해, 비트선 BLk의 전위가 메모리 셀 MC3의 스레쉬홀드 전압에 따라 변화한다.
즉, 도 32b에 도시한 바와 같이, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc6보다도 높으면, 메모리 셀 MC3은 오프하고, 비트선 BLk의 전위는 전위 Vpc에서 실질적으로 변화하지 않는다. 또한, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc6보다도 낮으면, 메모리 셀 MC3은 온하고, 비트선 BLk의 전위는 전위 VpC에서 저하한다.
이어서, 시각 t6에 있어서, 일시적으로 신호 ψ2를 "H" 레벨로 하고, 정상노드 N2에 비트선 BLk의 전위를 전송한다.
이어서, 시각 t7에 있어서, 정상 노드 N2의 전위와 역상 노드 /N2의 전위 Vref의 전위를 비교/증폭한다. 정상 노드 N2의 전위가 역상 노드 /N2의 전위 Vref보다도 높으면, 비트 데이터 2가 "0"인 것이 확정하고, 정상 노드 N2의 전위가 전위 Vref보다도 낮으면, 비트 데이터 2가 "1"인 것이 확정한다. 비트 데이터 2의 "0", "1"이 확정한 것을 받아서, 소스선 SLk의 전위를 변화시킨다. 즉, 비트 데이터 2가 "0"일 때, 소스선 SLk는 0 V 또는 그대로 Vm1이고, 비트 데이터 2가 "1"일 때, 소스선 SLk에는 또 정의 전위 Vm2가 가산된다.
또한, 이 실시 형태에 있어서는 신호 ψ2가 "H"레벨에서 "L" 레벨로 된 후, 선택 게이트선 SG1, SG2, 선택 워드선 WL3, 비선택 워드선 WL1, WL2, WL4∼WL8을 모두 0 V로 한다.
이어서, 시각 t8에 있어서, 소스선 SLk의 전위를 0 V, Vm1, Vm2 또는 Vm1+Vm2로 한 상태에서, 선택 게이트선 SG1, SG2를 전위 Vread, 선택 워드선 WL3을 전위 Vtc7, 비선택 워드선 WL1, WL2, WL4∼WL8을 전위 Vread로 한다. 이것에 의해, 비트선 BLk의 전위가 메모리 셀 MC3의 스레쉬홀드 전압에 따라 변화한다.
즉, 도 32c에 도시한 바와 같이, 메모리 셀 MC3의 스레쉬홀드 전압이 Vtc7보다도 높으면, 메모리 셀 MC3은 오프하고, 비트선 BLk의 전위는 전위Vpc에서 실질적으로 변화하지 않는다. 또한, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc7보다도 낮으면, 메모리 셀 MC3은 온하고, 비트선 BLk의 전위는 전위 Vpc에서 저하한다.
이어서, 시각 t9에 있어서, 일시적으로 신호 ψ3을 "H" 레벨로 하고, 정상노드 N3에 비트선 BLk의 전위를 전송한다.
이어서, 시각 t10에 있어서, 정상 노드 N3의 전위와 역상 노드 /N3의 전위 Vref의 전위를 비교/증폭한다. 정상 노드 N3의 전위가 역상 노드 /N2의 전위 Vref보다도 높으면, 비트 데이터 3이 "0"인 것이 확정하고, 정상 노드 N3의 전위가 전위 Vref보다도 낮으면, 비트 데이터 3이 "1"인 것이 확정한다.
이와 같이, 도 29에 도시한 NAND형 EEPROM이면, 3회의 데이터 판독에 의해, 하나의 메모리 셀이 기억하고 있는 8치 데이터를 3비트 데이터로 변환할 수 있다.
(제5실시 형태)
다치 데이터의 판독 방식에는 두가지 기본적인 방식이 있다.
하나는 비트선 BL을 "H" 레벨로 프리차지하고, 프리차지된 비트선 BL이 메모리 셀 MC가 온인가 오프인가에 따라, 비트선 BL이 디스차지되었는 가 아닌가를 검지하는 방식이다(이하, 비트선 디스차지 방식이라 함).
또 하나는 공통선 CL을 "H" 레벨, 비트선 BL을 "L" 레벨에서 플로팅한 상태에서, 메모리 셀 MC를 온시킨다. 그리고, 비트선 BL의 충전 레벨이 메모리 셀 MC의 스레쉬홀드 전압에 따라 변하는 것을 이용하여, 기준 전위를 n-1회 전환하여 비트선 BL이 어느 전위 레벨까지 충전되었는 가를 검지하는 방식이다(이하, 스레쉬홀드 전압 검출 방식이라 함).
제3, 제4실시 형태에서 이용한 기판 바이어스 효과에 의한 스레쉬홀드 전압의 시프트는 MOSFET의 소스, 드레인의 어느 것 인 가가 저전위 단자의 전위를 변화시킴으로써 발생한다. 그리고, 제3, 제4실시 형태는 메모리 셀의 소스 전위를 개별로 설정한 것에 대하여, 이 제5실시 형태는 메모리 셀의 드레인 전위에 상당하는 비트선 전위를 개별로 설정한다.
도 33은 본 발명의 제5실시 형태에 관한 4치 데이터 판독 방법을 나타낸 흐름도이다.
도 33에 도시한 바와 같이,
제1회 판독 ;
비트선 전위 VBL을 0 V에서 플로팅한 상태에서, 메모리 셀의 게이트 전위를 "Vth10"과 "Vth01" 사이의 판독 전압 Vtc2로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc2>Vth)하면, 데이터 "11", "10"의 어느 것 인가이다. 즉, 2비트 데이터의 어느 것인가 한쪽, 이 제5실시 형태에서는 비트 데이터 1이 "1"인 것이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "01", "00"의 어느 것 인가이다. 즉, 비트 데이터 1이 "0"인 것이 확정한다.
제2회 판독 ;
제2회 판독에 앞서, 비트선 전위 VBL을 제1판독 결과에 따라 변경한다. 즉, 비트 데이터 1이 "1"이면, 비트선 전위 VBL을 정의 전위 Vm에서 플로팅으로 한다. 또한, 비트 데이터 1이 "0"이면, 비트선 전위 VBL은 제1회 판독과 마찬가지로 0 V에서 플로팅으로 한다.
또한, 비트선 BL의 전위 VBL을 정의 전위 Vm에서 플로팅으로 한 경우에는 기준 전위 Vref에는 정의 전위 Vm이 가산된다.
이와 같이, 비트선 전위 VBL을 개별로 설정한 상태에서 게이트 전위를"Vth01"과 "Vth00" 사이의 판독 전압 Vtc3으로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc3>Vth)하면, 데이터 "01", "11"의 어느 것 인가이다. 즉, 2비트 데이터의 다른 쪽, 이 제5실시 형태에서는 비트 데이터 2가 "1"인 것이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "00", "10"의 어느 것 인가이다. 즉 비트 데이터 2가 "0"인 것이 확정한다.
상기 제5실시 형태에 의하면, 제3실시 형태와 마찬가지로, 제1회 판독에서 비트 데이터 1이 확정하고, "1"이면 비트선 전위 VBL을 정의 전위 Vm에서 플로팅으로 되도록 변경한다. 또한, 기준 전위 Vref에 정의 전위 Vm을 가산한다. 이것에 의해, 게이트 전위를 Vtc3으로 공통으로 한 제2회 판독에서 비트 데이터 2를 확정시킬 수 있다.
이 결과, 제3실시 형태와 마찬가지로, 2회 판독에 의해, 하나의 메모리 셀이 기억하고 있는 4치 데이터를 2비트 데이터로 변환할 수 있다.
이와 같은 제5실시 형태에 의하면, 기준 전위를 n-1회 변환하고, 비교/증폭을 n-1회 실행하는 종래 스레쉬홀드 전압 검출 방식에 비하여, 비교/증폭 회수를 m(m은 log2n≤m을 만족하는 가장 작은 정수)이상 n-1미만으로 줄일 수 있다. 따라서, 데이터 판독에서 데이터 확정까지에 요하는 시간을 단축하기 쉽게 된다고 하는 효과를 얻을 수 있다.
도 34는 본 발명의 제5실시 형태에 관한 4치 데이터 판독 방법이 적용된 NAND형 EEPROM의 일구성예를 도시한 구성도이다.
도 34에 도시한 바와 같이, 제5실시 형태에 관한 4치 데이터 판독 방법이 적용된 NAND형 EEPROM의 데이터선계 회로(133)는 비트선 BL(BLk, BLk+1)을 충방전하는 충방전 회로(137)(137k, 137k+1), 비트선 BL(BLk, BLk+1)으로 판독된 데이터를 판별하는 데이터 판별 회로(138)(138K, 138k+1), 각 NAND 셀(4)에서 공통의 공통선 CL을 구동하는 공통선 구동 회로(39) 및 기준 전위(참조 전위) 스위치(140)(140k, 140k+1)을 포함한다.
도 35는 데이터 판별 회로(138k)의 회로도이다. 또한, 도 35는 데이터 판별 회로(138k)를 도시하고 있지만, 데이터 판별 회로(138k+1)도 마찬가지 회로이다.
도 35에 도시한 바와 같이, 데이터 판별 회로(138k)는 제3실시 형태의 데이터 판별 회로(108k)와 대략 마찬가지 구성이다. 다른 점은 비트 데이터 1을 비트선 BL(BLk, BLk+1)의 전위를 0 V에서 플로팅으로 하여 판별한 후, 이 비트 데이터 1의 판별 결과에 따라, 비트선 BL(BLk, BLk+1)의 전위를 0 V에서 플로팅 또는 정의 전위 Vm에서 플로팅으로 하여 비트 데이터 2를 판별하는 것 및 기준 전위 Vref에 정의 전위 Vm을 가산하는 것이다.
비트 데이터 2의 판별 시, 기준 전위와 비트선 BL(BLk, BLk+1)의 전위를 전환하는 가 않는가는 센스 앰프겸 데이터 래치 회로(110-1)의 정상 노드 N1(또는 역상 노드 /N1)의 전위에 따라 결정된다.
이어서, 그의 동작을 설명한다. 또한, 이하의 동작 설명은 비트선 BLk에 주목하여, 워드선 WL3이 선택된 경우를 상정한다.
도 36은 도 34에 도시한 NAND형 EEPROM의 동작 파형도이다.
도 36에 도시한 바와 같이, 먼저, 시각 t0에 있어서, 비트선 BLk을 0 V로 프리차지한다.
이어서, 시각 t1에 있어서, 일시적으로 신호 ψ1, ψ2를 "H" 레벨로 하고, 정상 노드 N1, N2를 각각 0 V로 프리차지한다.
이어서, 시각 t2에 있어서, 비트선 BLk의 전위를 0 V에서 프로팅, 공통선 CL의 전위를 Vd로 한 상태에서, 선택 게이트선 SG1, SG2를 전위Vread, 선택 워드선 L3을 전위 Vtc2, 비선택 워드선 WL1, WL2, WL4∼WL8을 전위 Vread로 한다. 이것에 의해, 비트선 BLk의 전위가 메모리 셀 MC3의 스레쉬홀드 전압에 따라 변화한다. 즉, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc2보다도 높으면, 메모리 셀 MC3은 오프하고, 비트선 BLk의 전위는 0 V에서 실질적으로 변화하지 않는다. 또한, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc2보다도 낮으면, 메모리 셀 MC3은 온하고, 비트선 BLk의 전위는 0 V에서 메모리 셀의 스레쉬홀드 전압에 따라 "Vtc2-Vth10", "Vtc2-Vth11"의 어느 것 인가로 상승한다.
이어서, 시각 t3에 있어서, 일시적으로 신호 ψ1을 "H" 레벨로 하고, 정상 노드 N1에 비트선 BLk의 전위를 전송한다.
이어서, 시각 t4에 있어서, 정상 노드 N1의 전위와 역상 노드 /N1의 전위 Vref의 전위를 비교/증폭한다. 정상 노드 N1의 전위가 역상 노드 /N1의 전위 Vref보다도 높으면, 비트 데이터 1이 "1"인 것이 확정하고, 반대로 낮으면, 비트 데이터 1이 "0"인 것이 확정한다. 비트 데이터 1의 "0", "1"이 확정한 것을 받아서, 비트선 BLk의 전위 및 참조 전위 Vref를 변화시킨다. 즉, 비트 데이터 1이 "0"일때, 비트선 BLk는 0 V, 비트 데이터 1이 "1"일 때, 비트선 BLk는 정의 전위 Vm으로 한다. 또한, 비트 데이터 1이 "1"일 때, 기준 전위 Vref에는 정의 전위 Vm이 가산된다.
또한, 이 실시 형태에 있어서는 신호 ψ1이 "H" 레벨에서 "L" 레벨로 된 후, 선택 게이트선 SG1, SG2, 선택 워드선 WL3, 비선택 워드선 WL1, WL2, WL4∼WL8을 모두 0 V로 한다.
이어서, 시각 t5에 있어서, 비트선 BLk를 0 V에서 플로팅 또는 정의 전위Vm에서 플로팅, 공통선 CL을 Vd로 한 상태에서, 선택 게이트선 SG1, SG2를 전위 Vread, 선택 워드선 WL3을 전위 Vtc3, 비선택 워드선 WL1, WL2, WL4∼WL8을 전위 Vread로 한다. 이것에 의해, 비트선 BLk의 전위가 메모리 셀 MC3의 스레쉬홀드 전압에 따라 변화한다. 즉, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc3보다도 높으면, 메모리 셀 MC3은 오프하고, 비트선 BLk의 전위는 0 V 또는 정의 전위 Vm에서 실질적으로 변화하지 않는다. 또한, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc3보다도 낮으면, 메모리 셀 MC3은 온하고, 비트선 BLk의 전위는 "Vtc3-Vth01"만큼 상승한다.
이어서, 시각 t6에 있어서, 일시적으로 신호 ψ2를 "H" 레벨로 하고, 정상 노드 N2에 비트선 BLk의 전위를 전송한다.
이어서, 시각 t7에 있어서, 정상 노드 N2의 전위와 역상 노드 /N2의 전위 Vref 또는 Vref+Vm의 전위를 비교/증폭한다. 정상 노드 N2의 전위가 역상 노드 /N2의 전위 Vref 또는 전위 Vref+Vm보다도 높으면, 비트 데이터 2가 "1"인 것이 확정하고, 정상 노드 N1의 전위가 전위 Vref 또는 전위 Vref+Vm보다도 낮으면, 비트 데이터 2가 "0"인 것이 확정한다.
이와 같이, 도 34에 도시한 NAND형 EEPROM이면, 2회의 데이터 판독, 2회의 비교/증폭에 의해, 하나의 메모리 셀이 기억하고 있는 4치 데이터를 2비트 데이터로 변환할 수 있다.
(제6실시 형태)
도 37은 본 발명의 제6실시 형태에 관한 8치 데이터 판독 방법을 나타낸 흐름도이다.
도 37에 도시한 바와 같이,
제1회 판독 ;
비트선 전위 VBL을 0 V에서 플로팅으로 한 상태에서, 메모리 셀의 게이트 전위를 "Vth011"과 "Vth100" 사이의 판독 전압 Vtc4로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc4>Vth)하면, 데이터 "100", "101", "110", "111"의 어느 것 인가이다. 즉, 3비트 데이터의 하나, 이 제6실시 형태에서는 비트 데이터 1이 "1"인 것이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "000", "001","010", "011"의 어느 것 인가이다. 즉, 비트 데이터 1이 "0"인 것이 확정한다.
제2회 판독 ;
제2회 판독에 앞서, 비트선 전위 VBL을 제1판독 결과에 따라 변경한다. 즉, 비트 데이터 1이 "1"이면, 비트선 전위 VBL을 정의 전위 Vm1에서 플로팅으로 한다. 또한, 비트 데이터 1이 "0"이면, 비트선 전위 VBL은 제1회 판독과 마찬가지로 0 V에서 플로팅으로 한다. 또한, 비트 데이터 1이 "1"이면, 기준 전위 Vref에 정의 전위 Vm1을 가산한다.
이와 같이, 비트선 전위 VBL과 기준 전위 Vref를 제1회 판독 결과에 따라, 개별로 설정한 상태에서 게이트 전위를 "Vth010"과 "Vth001" 사이의 판독 전압 Vtc6으로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc6>Vth)하면, 데이터 "010", "011", "110", "111"의 어느 것 인가이다. 즉, 3비트 데이터의 2개째, 이 제6실시 형태에서는 비트 데이터 2가 "1"인 것이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "000", "001", "100", "101"의 어느 것 인가이다. 즉 비트 데이터 2가 "0"인 것이 확정한다.
제3회 판독 ;
제3회 판독에 앞서, 비트선 전위 VBL을 제2회 판독 결과에 따라 변경한다. 즉, 비트 데이터 2가 "1"이면, 비트선 전위 VBL에 정의 전위 Vm2를 가산하고 나서 플로팅으로 한다. 또한, 비트 데이터 2가 "0"이면, 비트선 전위 VBL은 제2회 판독과 마찬가지로 전위 0 V 또는 정의 전위 Vm1에서 플로팅으로 한다. 또한, 비트 데이터 2가 "1"이면, 기준 전위 Vref 또는 Vref+Vm1에 정의 전위 Vm2를 가산한다.
이와 같이, 비트선 전위 VBL과 기준 전위 Vref를 개별로 설정한 상태에서 게이트 전위를 "Vth001"과 "Vth000" 사이의 판독 전압 Vtc7로 하여 데이터를 판독한다. 메모리 셀이 "온"(Vtc7>Vth)하면, 데이터 "001", "011", "101", "111"의 어느 것 인가이다. 즉, 3비트 데이터의 3개째, 이 제6실시 형태에서는 비트 데이터 3이 "1"인 것이 확정한다. 또한, 메모리 셀이 "오프"하면, 데이터 "000", "010","100", "110"의 어느 것 인가이다. 즉 비트 데이터 3이 "0"인 것이 확정한다.
상기 제6실시 형태에 의하면, 제4실시 형태와 마찬가지로, 제1회 판독에서 비트 데이터 1이 확정하고, "1"이면 비트선 전위 VBL을 정의 전위 Vm1에서 플로팅으로 되도록 변경한다. 또한, 기준 전위 Vref에 정의 전위 Vm1을 가산한다. 이것에 의해, 비트 데이터 2를 게이트 전위를 Vtc6으로 공통으로 한 제2회 판독에서 비트 데이터 2를 확정시킬 수 있다. 또한, 제2회 판독에서 비트 데이터 2가 "1"이면 비트선 전위 VBL에 정의 전위 Vm2를 가산한 전위에서 플로팅으로 되도록 변경한다. 또한, 기준 전위 Vref, Vref+Vm1에 정의 전위 Vm2를 가산한다. 이것에 의해, 비트 데이터 3을 게이트 전위를 Vtc7로 공통으로 한 제3회 판독에서 비트 데이터 3을 확정시킬 수 있다.
이 결과, 제4실시 형태와 마찬가지로, 3회의 데이터 판독, 3회 비교/증폭에 의해, 하나의 메모리 셀이 기억하고 있는 8치 데이터를 3비트 데이터로 변환할 수 있다.
또한, 제6실시 형태에 의하면, 제5실시 형태와 마찬가지로, 기준 전위를 n-1회 전환하고, 비교/증폭을 n-1회 실행하는 종래 스레쉬홀드 전압 검출 방식에 비하여, 비교/증폭 회수를 m(m은 log2n≤m을 만족하는 가장 작은 정수)이상 n-1미만으로 줄일 수 있다. 따라서, 기준 전위를 n-1회 전환하는 다치 데이터 판독 방법에 비하여, 데이터 판독에서 데이터 확정까지에 요하는 시간을 단축하기 쉽게 된다고 하는 효과를 얻을 수 있다.
도 38은 본 발명의 제6실시 형태에 관한 8치 데이터 판독 방법이 적용된 NAND형 EEPROM의 일구성예를 도시한 구성도이다.
도 38에 도시한 바와 같이, 제6실시 형태가 적용된 EEPROM이 도 34에 도시한 EEPROM과 다른 점은 데이터선계 회로(133')의 구성이다. 구체적으로, 비트선 충방전 회로(137')(137'k, 137'k+1)가 비트 데이터 1에 따라 비트선의 전위 VBL을 0 V나 정의 전위 Vm1로 전환함과 동시에 비트 데이터 2에 따라, 비트선의 전위 VBL로 또한 정의 전위 Vm2를 가산하는 점, 또한 기준 전위 스위치(140'k)의 접속이 비트 데이터 1, 비트 데이터 2에 따라 제어가능하게 되어 있는 점이다.
도 39는 도 33에 도시한 데이터 판별 회로(138'k)의 회로도이다. 또한, 도 39에는 데이터 판별 회로(138'k)를 도시하고 있지만, 데이터 판별 회로(138'k+1)도 마찬가지 회로이다.
도 39에 도시한 바와 같이, 데이터 판별 회로(138'k)는 제4실시 형태의 데이터 판별 회로(108'k)와 대략 마찬가지 구성이다. 다른 점은 비트 데이터 1을 비트선 BL(BLk, BLk+1)을 0 V에서 플로팅으로 하여 판별한 후, 이 비트 데이터 1의 판별 결과에 따라, 비트선 BL(BLk, BLk+1)을 0 V에서 플로팅 또는 정의 전위 Vm1에서 플로팅으로 하여 비트 데이터 2를 판별하는 것 및 기준 전위 Vref에 정의 전위 Vm1을 가산하는 것이다.
또한, 비트 데이터 2의 판별 결과에 따라, 비트선 BL(BLk, BLk+1)을 0 V에서 플로팅 또는 정의 전위 Vm2에서 플로팅 또는 정의 전위 Vm1에서 플로팅 또는 정의 전위 Vm1+Vm2에서 플로팅으로 하여 비트 데이터 2를 판별하는 것 및 기준 전위Vref 또는 Vref+Vm1에 정의 전위 Vm2를 가산하고, 기준 전위 Vref, Vref+Vm2, Vref+Vm1, Vref+Vm1+Vm2의 어느 것 인가로 하는 것이다.
비트 데이터 2의 판별 시, 비트선 BL(BLk, BLk+1)의 전위를 전환하는 가 않는가 및 기준 전위 VreF, Vref+Vm1을 전환하는가 않는가는 센스 앰프겸 데이터 래치 회로(110-1)의 정상 노드 N1(또는 역상 노드 /N1)의 전위에 따라 결정된다.
또한, 비트 데이터 3의 판별 시, 비트선 BL(BLk, BLk+1)의 전위를 전환하는 가 않는가 및 기준 전위 Vref를 전환하는가 않는가는 센스 앰프겸 데이터 래치 회로(110-2)의 정상 노드 N2(또는 역상 노드 /N2)의 전위에 따라 결정된다.
이어서, 그의 동작을 설명한다. 또한, 이하의 동작 설명은 비트선 BLk에 주목하여, 워드선 WL3이 선택된 경우를 상정한다.
도 40은 도 38에 도시한 NAND형 EEPROM의 동작 파형도이다.
도 40에 도시한 바와 같이, 먼저, 시각 t0에 있어서, 비트선 BLk를 0 V로 프리차지한다.
이어서, 시각 t1에 있어서, 일시적으로 신호 ψ1, ψ2, ψ3을 "H" 레벨로 하고, 정상 노드 N1, N2, N3을 각각 0 V로 프리차지한다.
이어서, 시각 t2에 있어서, 비트선 BLk의 전위를 0 V에서 프로팅, 공통선 CL의 전위를 Vd로 한 상태에서, 선택 게이트선 SG1, SG2를 전위Vread, 선택 워드선 WL3을 전위 Vtc4, 비선택 워드선 WL1, WL2, WL4∼WL8을 전위 Vread로 한다. 이것에 의해, 비트선 BLk의 전위가 메모리 셀 MC3의 스레쉬홀드 전압에 따라 변화한다. 즉, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc4보다도 높으면, 메모리 셀 MC3은오프하고, 비트선 BLk의 전위는 0 V에서 실질적으로 변화하지 않는다. 또한, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc4보다도 낮으면, 메모리 셀 MC3은 온하고, 비트선 BLk의 전위는 0 V에서 메모리 셀의 스레쉬홀드 전압에 따라 "Vtc4-Vth100", "Vtc4-Vth101", "Vtc4-Vth110", "Vtc4-Vth111" 의 어느것인가로 상승한다.
이어서, 시각 t3에 있어서, 일시적으로 신호 ψ1을 "H" 레벨로 하고, 정상 노드 N1에 비트선 BLk의 전위를 전송한다.
이어서, 시각 t4에 있어서, 정상 노드 N1의 전위와 역상 노드 /N1의 전위 Vref의 전위를 비교/증폭한다. 정상 노드 N1의 전위가 역상 노드 /N1의 전위 Vref보다도 높으면, 비트 데이터 1이 "1"인 것이 확정하고, 반대로 낮으면, 비트 데이터 1이 "0"인 것이 확정한다. 비트 데이터 1의 "0", "1"이 확정한 것을 받아서, 비트선 BLk의 전위를 변화시킨다. 즉, 비트 데이터 1이 "0"일 때, 비트선 BLk는 0 V, 비트 데이터 1이 "1"일 때, 비트선 BLk는 정의 전위 Vm1로 한다. 또한, 비트 데이터 1이 "1"일 때, 기준 전위 Vref에는 정의 전위 Vm1이 가산된다.
또한, 이 실시 형태에 있어서는 신호 ψ1이 "H" 레벨에서 "L" 레벨로 된 후, 선택 게이트선 SG1, SG2, 선택 워드선 WL3, 비선택 워드선 WL1, WL2, WL4∼WL8을 모두 0 V로 한다.
이어서, 시각 t5에 있어서, 비트선 BLk를 0 V에서 플로팅 또는 정의 전위Vm1에서 플로팅, 공통선 CL을 Vd로 한 상태에서, 선택 게이트선 SG1, SG2를 전위 Vread, 선택 워드선 WL3을 전위 Vtc6, 비선택 워드선 WL1, WL2, WL4∼WL8을 전위 Vread로 한다. 이것에 의해, 비트선 BLk의 전위가 메모리 셀 MC3의 스레쉬홀드 전압에 따라 변화한다. 즉, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc6보다도 높으면, 메모리 셀 MC3은 오프하고, 비트선 BLk의 전위는 0 V 또는 정의 전위 Vm1에서 실질적으로 변화하지 않는다. 또한, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc6보다도 낮으면, 메모리 셀 MC3은 온하고, 비트선 BLk의 전위는 "Vtc6-Vth010" 또는 "Vtc6-Vth011"만큼 상승한다.
이어서, 시각 t6에 있어서, 일시적으로 신호 ψ2를 "H" 레벨로 하고, 정상 노드 N2에 비트선 BLk의 전위를 전송한다.
이어서, 시각 t7에 있어서, 정상 노드 N2의 전위와 역상 노드 /N2의 전위 Vref의 전위를 비교/증폭한다. 정상 노드 N2의 전위가 역상 노드 /N2의 전위 Vref 또는 전위 Vref+Vm1보다도 높으면, 비트 데이터 2가 "1"인 것이 확정하고, 정상 노드 N2의 전위가 전위 Vref 또는 전위 Vref+Vm1보다도 낮으면, 비트 데이터 2가 "0"인 것이 확정한다. 비트 데이터 2의 "0", "1"이 확정한 것을 받아서, 비트선 BLk의 전위 및 참조 전위 Vref를 변화시킨다. 즉, 비트 데이터 2가 "0"일 때, 비트선 BLk는 0 V 또는 정의 전위 Vm1, 비트 데이터 1이 "1"일 때, 비트선 BLk에 정의 전위 Vm2를 가산함과 동시에 기준 전위 Vref에 정의 전위 Vm2를 가산한다.
또한, 이 실시 형태에 있어서는 신호 ψ2가 "H" 레벨에서 "L" 레벨로 된 후, 선택 게이트선 SG1, SG2, 선택 워드선 WL3, 비선택 워드선 WL1, WL2, WL4∼WL8을 모두 0 V로 한다.
이어서, 시각 t8에 있어서, 비트선 BLk를 0 V에서 플로팅 또는 정의 전위 Vm2에서 플로팅 또는 정의 전위 Vm1에서 플로팅 또는 정의 전위 Vm1+Vm2에서 플로팅, 공통선 CL을 Vd로 한 상태에서 선택 게이트선 SG1, SG2를 전위 Vread, 선택 워드선 WL3을 전위 Vtc7, 비선택 워드선 WL1, WL2, WL4∼WL8을 전위 Vread로 한다. 이것에 의해 비트선 BLk의 전위가 메모리 셀 MC3의 스레쉬홀드 전압에 따라 변화한다. 즉, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc7보다도 높으면, 메모리 셀 MC3은 오프하고, 비트선 BLk의 전위는 0 V, 정의 전위 Vm2, 정의 전위 Vm1, 정의 전위 Vm1+Vm2에서 실질적으로 변화하지 않는다. 또한, 메모리 셀 MC3의 스레쉬홀드 전압이 전위 Vtc7보다도 낮으면, 메모리 셀 MC3은 온하고, 비트선 BLk의 전위는 "Vtc7-Vth001"만큼 상승한다.
이어서, 시각 t9에 있어서, 일시적으로 신호 ψ3을 "H" 레벨로 하고, 정상 노드 N3에 비트선 BLk의 전위를 전송한다.
이어서, 시각 t10에 있어서, 정상 노드 N3의 전위와 역상 노드 /N3의 전위 Vref의 전위를 비교/증폭한다. 정상 노드 N3의 전위가 역상 노드 /N3의 전위 Vref 또는 전위 Vref+Vm2 또는 전위 Vref+Vm1 또는 전위 Vref+Vm1+Vm2보다 높으면, 비트 데이터 3이 "1"인 것이 확정하고, 정상 노드 N3의 전위가 역상 노드 /N3의 전위 Vref 또는 전위 Vref+Vm2 또는 전위 Vref+Vm1 또는 전위 Vref+Vm1+Vm2보다도 낮으면, 비트 데이터 2가 "0"인 것이 확정한다.
이와 같이, 도 38에 도시한 NAND형 EEPROM이면, 3회의 데이터 판독, 3회의 비교/증폭에 의해, 하나의 메모리 셀이 기억하고 있는 8치 데이터를 3비트 데이터로 변환할 수 있다.
도 41은 데이터 준위수와 데이터 판독 회수의 관계를 도시한 도면이다.
도 41에 도시한 바와 같이, 제3∼제6실시 형태에 의하면, 데이터 준위수 n의 판별에 필요한 데이터 판독 회수가 종래 n-1회에서 m(m은 log2n≤m을 만족하는 가장 작은 정수)이상 n-1회로 줄일 수 있다. 이와 같이, 데이터 판독 회수를 줄이는 것에 의해, 데이터 판독에 요하는 시간을 단축할 수 있다.
이상, 제3∼제6실시 형태에 관한 발명을 설명하였지만, 본 발명은 제3∼제6실시 형태에 한정되는 것은 아니고, 그의 요지를 이탈하지 않는 범위에서 여러 가지로 변형할 수 있는 것은 물론이다.
예를 들면, 제3∼제6실시 형태에서는 NAND형 EEPROM을 예시하였지만, 본 발명은 NAND형 EEPROM이 아니라도 NOR형, DINOR형, AND형 등, 다른 EEPROM에도 적용할 수 있다.
또한, 특히 제4, 제6실시 형태에서는 제3회 판독시에 소스선 또는 비트선에 공급되는 전위를 제2회 판독시에 소스선 또는 비트선으로 공급되는 정의 전위 Vm1에 정의 전위 Vm2를 가산하였다. 이것은 정의 전위 Vm2를 가산하지 않아도, 정의 전위 Vm1과 Vm2를 대략 가산한 값의 전위를 따로 준비하여 두고, 이것을 스위칭에 의해 소스선 또는 비트선에 공급하도록 하는 것도 가능하다.
마찬가지로, 제5, 제6실시 형태에서는 기준 전위 Vref에 정의 전위 Vm 또는 정의 전위 Vm1 또는 정의 전위 Vm2를 가산하여 변경하였지만, 제2실시 형태에서는 2종류의 기준 전위, 제4실시 형태에서는 4종류의 기준 전위를 각각 준비하여 두고, 이것을 스위칭에 의해, 센스 앰프겸 래치 회로(110)(110-1∼110-3)에 공급하도록하여도 좋다.
이상 설명한 바와 같이, 제1, 제2실시 형태에 관한 발명에 의하면, 소거후의 메모리 셀의 스레쉬홀드 전압의 분포를 제어할 때에, 스레쉬홀드 전압을 조금씩 부의 방향으로 이동시키는 소프트 소거 동작을 채용한다. 그 결과, 미세화 된 메모리 셀에서도, 소거후의 스레쉬홀드 전압의 분포를 대폭적으로 좁힐 수 있다. 이것에 의해, 데이터의 기록에 있어서, 메모리 셀의 오기록 또는 스레쉬홀드 전압의 변동을 대폭적으로 작게 할 수 있고, 특히 게이트 길이 0. 25 ㎛룰 이하의 미세화된 2치 및 다치 메모리에 있어서, 고신뢰성의 불휘발성 반도체 기억 장치를 제공할 수 있다.
또한, 본 발명의 제3∼제6실시 형태에 관한 발명에 의하면, n치(n은 4이상의 정수)의 데이터를 기억하는 메모리 셀을 구비하는 불휘발성 반도체 메모리에 있어서, 상기 메모리 셀로 부터의 데이터 판독에 요하는 시간을 줄일 수 있다.

Claims (25)

  1. 데이터를 스레쉬홀드 전압에 대응시켜 기억하는 적어도 하나의 스레쉬홀드 전압 가변형 메모리 셀을 포함하는 메모리 셀부 ; 및
    상기 스레쉬홀드 전압 가변형 메모리 셀에 기억된 데이터에 관계한 전위가 전달되는 신호선
    을 포함하며,
    상기 메모리 셀의 스레쉬홀드 전압을 부의 방향으로 이동시키는 데이터 소거 동작시에 상기 메모리 셀의 스레쉬홀드 전압을 조금씩 부의 방향으로 이동시키는 소프트 소거 동작을 실행하고,
    상기 소프트 소거 동작 전에, 상기 메모리 셀의 스레쉬홀드 전압을 정의 방향으로 이동시키는 데이터 기록 동작을 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 데이터를 스레쉬홀드 전압에 대응시켜 기억하는 적어도 하나의 스레쉬홀드 전압 가변형 메모리 셀을 포함하는 메모리 셀부 ; 및
    상기 스레쉬홀드 전압 가변형 메모리 셀에 기억된 데이터에 관계한 전위가 전달되는 신호선
    을 포함하며,
    상기 메모리 셀의 스레쉬홀드 전압을 부의 방향으로 이동시키는 데이터 소거 동작시에 상기 메모리 셀의 스레쉬홀드 전압을 조금씩 부의 방향으로 이동시키는 소프트 소거 동작과 상기 메모리 셀의 스레쉬홀드 전압을 조금씩 정의 방향으로 이동시키는 소프트 기록 동작을 실행하고,
    상기 소프트 소거 동작 전에, 상기 메모리 셀의 스레쉬홀드 전압을 정의 방향으로 이동시키는 데이터 기록 동작을 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항에 있어서, 상기 소프트 소거 동작 후, 상기 메모리 셀의 스레쉬홀드 전압을 검증하는 검증 동작을 실행하고, 상기 검증 결과에 따라, 상기 소프트 소거 동작을 반복하는가 종료하는가가 결정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제2항에 있어서, 상기 소프트 소거 동작 후, 상기 메모리 셀의 스레쉬홀드 전압을 검증하는 검증 동작을 실행하고, 상기 검증 결과에 따라, 상기 소프트 소거 동작을 반복하는가 종료하는가가 결정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제2항에 있어서, 상기 소프트 기록 동작 후, 상기 메모리 셀의 스레쉬홀드 전압을 검증하는 검증 동작을 실행하고, 상기 검증 결과에 따라, 상기 소프트 기록 동작을 반복하는가 종료하는가가 결정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 데이터를 스레쉬홀드 전압에 대응시켜 기억하는 복수의 스레쉬홀드 전압 가변형 메모리 셀을 포함하는 메모리 셀 유닛 ;
    상기 메모리 셀 유닛이 복수 배열되어 구성된 블록을 포함하는 메모리 셀 어레이 ;
    상기 메모리 셀 유닛의 전류 통로의 한쪽 끝에 전기적으로 접속되어, 상기 스레쉬홀드 전압 가변형 메모리 셀에 기억된 데이터에 관계한 전위가 전달되는 제1 신호선 ; 및
    상기 메모리 셀 유닛의 다른쪽 끝에 전기적으로 접속된 제2 신호선
    을 포함하며,
    상기 메모리 셀의 스레쉬홀드 전압을 부의 방향으로 이동시키는 데이터 소거 동작시, 상기 블록마다 상기 메모리 셀의 스레쉬홀드 전압을 조금씩 부의 방향으로 이동시키는 소프트 소거 동작과 상기 메모리 셀의 스레쉬홀드 전압을 검증하는 검증 동작을 반복해서 실행하고,
    상기 소프트 소거 동작 전에, 상기 메모리 셀의 스레쉬홀드 전압을 정의 방향으로 이동시키는 데이터 기록 동작을 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제6항에 있어서, 상기 소프트 소거 동작은 상기 메모리 셀의 스레쉬홀드 전압을 부의 방향으로 이동시키기 위한 제어 전압을 스타트 전압에서 소정의 스텝폭으로 증가시켜가는 스텝 업 방식을 사용하여 실행하고,
    상기 검증 동작에 있어서, 상기 블록중의 모든 메모리 셀의 스레쉬홀드 전압이 판정 기준값보다도 작게 되었다고 검출되었을 때, 상기 소프트 소거 동작이 종료되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  8. 데이터를 스레쉬홀드 전압에 대응시켜 기억하는 복수의 스레쉬홀드 전압 가변형 메모리 셀을 포함하는 메모리 셀 유닛 ;
    상기 메모리 셀 유닛이 복수 배열되어 구성된 블록을 포함하는 메모리 셀 어레이 ;
    상기 메모리 셀 유닛의 전류 통로의 한쪽 끝에 전기적으로 접속되어, 상기 스레쉬홀드 전압 가변형 메모리 셀에 기억된 데이터에 관계한 전위가 전달되는 제1 신호선 ; 및
    상기 메모리 셀 유닛의 다른쪽 끝에 전기적으로 접속된 제2 신호선
    을 포함하며,
    상기 메모리 셀의 스레쉬홀드 전압을 부의 방향으로 이동시키는 데이터 소거 동작시, 상기 블록마다 상기 메모리 셀의 스레쉬홀드 전압을 조금씩 부의 방향으로 이동시키는 소프트 소거 동작과 상기 메모리 셀의 스레쉬홀드 전압을 검증하는 제1검증 동작을 반복해서 실행하고,
    상기 소프트 소거 동작이 종료한 후, 상기 메모리 셀의 스레쉬홀드 전압을 조금씩 정의 방향으로 이동시키는 소프트 기록 동작과 상기 메모리 셀의 스레쉬홀드 전압을 검증하는 제2검증 동작을 반복해서 실행하고,
    상기 소프트 소거 동작 전에, 상기 메모리 셀의 스레쉬홀드 전압을 정의 방향으로 이동시키는 데이터 기록 동작을 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
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