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KR100413997B1 - 불휘발성 반도체 메모리 - Google Patents

불휘발성 반도체 메모리 Download PDF

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KR100413997B1
KR100413997B1 KR10-2000-0035886A KR20000035886A KR100413997B1 KR 100413997 B1 KR100413997 B1 KR 100413997B1 KR 20000035886 A KR20000035886 A KR 20000035886A KR 100413997 B1 KR100413997 B1 KR 100413997B1
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gate
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Abstract

하나의 메모리 셀에 복수 비트의 데이터를 기억시킨 경우라도, 데이터의 유지에 관한 신뢰성의 저하를 억제한다.
선택 트랜지스터 및 이 선택 트랜지스터에 결합되어 각각이 게이트 절연막 중에 전하 포획 회로를 갖는 복수의 메모리 셀을 포함하는 메모리 셀 스트링이 매트릭스형으로 배치된 메모리 셀 어레이와, 선택 트랜지스터가 비선택일 때에, 이 비선택인 선택 트랜지스터에 결합되는 메모리 셀 게이트에 소정의 전위를 공급하는 바이어스 회로(12)를 구비하는 것을 특징으로 하고 있다.

Description

불휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은 하나의 메모리 셀에 복수 비트분의 데이터를 기억시킬 수 있는 불휘발성 반도체 메모리에 관한 것으로, 특히 메모리 셀의 데이터의 유지 특성의 개선에 관한 것이다.
일반적인 불휘발성 반도체 메모리로서 전기적으로 데이터의 소거와 기록이가능한 EEPROM, 그 중에서도 플래시 메모리가 잘 알려져 있다. 플래시 메모리는 주로 NAND형인 것과 NOR형인 것이 있는데, NAND형을 예로 들어 종래의 문제점을 설명한다.
NAND형 플래시 메모리는, 도 13과 같은 구성을 하고 있고 선택 트랜지스터, 각각이 부유 게이트를 가지며 서로 직렬로 접속된 복수의 메모리 셀, 및 스위칭 트랜지스터로 이루어진 메모리 셀 스트링을 가지며, 이 메모리 셀 스트링을 매트릭스형으로 배치하여 집적화하고 있다. 도 13을 하나의 메모리 셀 스트링이라고 하면, 이 메모리 셀 스트링은 메모리 셀 어레이에 도 14에 도시한 바와 같이 매트릭스형으로 배치된다.
1개의 메모리 셀에 1비트분의 데이터를 기억하는 NAND형 플래시 메모리에서는, 메모리 셀에 기억시키는 데이터의 논리 “1"과 논리 “0"을 메모리 셀의 임계치 전압의 양과 음에 대응시키도록 하고 있다. 이러한 양의 임계치 전압을 가질지 또는 음의 임계치 전압을 가질지는 부유 게이트 중의 전자의 축적 상태에 따라서 결정되고, 부유 게이트에 전자가 주입되고 있는 상태일 때는 양의 임계치 전압이 되고, 부유 게이트로부터 전자가 방출되고 있는 상태일 때는 음의 임계치 전압이 된다. 부유 게이트로의 전자의 주입과 방출은 부유 게이트와 채널 영역 사이의 제1 게이트 절연막을 통해서 터널 효과를 이용하여 행해진다. 데이터 기록시에는 스위칭 트랜지스터를 오프시키고, 데이터 판독시에는 스위칭 트랜지스터를 온시킨다.
데이터의 판독은, 판독하고자 하는 메모리 셀이 접속되어 있는 선택 트랜지스터를 온시켜서, 선택된 메모리 셀의 제어 게이트를 논리 "0"(예를 들면 접지 전위)으로, 비선택 메모리 셀의 제어 게이트를 논리 "1"로 설정한다. 임계치 전압이 부인 메모리 셀은 제어 게이트가 논리 “0"에서도 온하고, 임계치 전압이 양인 메모리 셀은 제어 게이트가 논리 "0"이 되면 오프한다. 이와 같이 선택된 메모리 셀이 온일지 오프일지에 따라서 데이터가 판독된다. 비선택 메모리 셀의 제어 게이트는 논리 "1"로 설정되고, 비선택 메모리 셀은 그 임계치 전압의 양,음에 관계 없이 온 상태로 설정된다. 즉, NAND형의 EEPROM에서는 메모리 셀이 직렬로 접속되어 있기 때문에, 비선택 메모리 셀을 항상 온 상태로 하여, 선택된 메모리 셀이 온일지 오프일지에 따라서 직렬 접속된 메모리 셀을 통해서 전류가 흐를지 흐르지 않을지로 선택된 메모리 셀에 기억된 데이터를 판독한다. 선택 트랜지스터가 비선택일 때에는, 이 비선택인 선택 트랜지스터에 접속되는 메모리 셀의 제어 게이트를 논리 “0"으로 하여 대기하도록 하고 있다.
이러한 NAND형 플래시 EEPROM에 있어서, 하나의 메모리 셀에 복수 비트분의 데이터를 기억시킬 때는 메모리 셀의 임계치 전압을 복수 종류 설정하여 행한다. 예를 들면 2개의 메모리 셀에 2 비트분의 데이터를 기억시킬 때는 임계치 전압을 하기 표 1과 같이 4 종류로 나눠서 기억한다.
표 1에 도시한 바와 같이, 2 비트분의 기억 데이터를 (D1, D2)라고 하면 (D1)과 (D2)와의 데이터의 조합에 메모리 셀의 임계치 전압을 대응시킨다. (D1,D2)의 데이터의 조합(0,0),(0,1),(1,0),(1,1) 각각에 임계치 전압 (Vth1, Vth2, Vth3, Vth4)가 대응한다. 표 1에 도시한 바와 같이, Vth1<Vth2<Vth3<Vth4의 대소 관계가 있다고 한다면, (Vth1)은 음의 값으로 설정되고 (Vth2, Vth3, Vth4)는 양의 값으로 설정된다.
이러한 메모리 셀로부터의 데이터 판독에 관하여 도 15를 참조하여 설명한다. 예를 들면 도 13에 도시하는 메모리 셀 (2)이 선택된다고 하면, 선택된 워드선 (WL2)를 (Vth1)과 (Vth2) 사이의 전위로 설정한다. 이 경우 (Vth1)이 음의 값이고 (Vth2)가 양의 값이면 워드선 (WL2)를 OV로 한다. 이것이 선택 워드선 전위 1이다. 다른 워드선 (WL1, WL3, WL4)의 전위를 (Vth4)보다도 높게 하여 메모리 셀 (1,3,4)가 가장 높은 임계치 전압 (Vth4)였다고 해도 온하도록 한다 (비선택 워드선 전위는 도시하지 않음).
만약, 메모리 셀(2)의 임계치 전압이 (Vth1)이면 메모리 셀(2)은 온하기 때문에 선택 트랜지스터가 접속되는 열선의 전위가 선택 트랜지스터, 메모리 셀(1∼4), 스위칭 트랜지스터를 통해서 방전되고, 이 상태를 감지 증폭기가 검출한다. 이 때 D1=D2="O"으로 판정된다.
만약, 메모리 셀(2)의 임계치 전압이 (Vth2)보다도 높으면, 메모리 셀(2)은 오프한 상태 그대로이기 때문에 열선은 충전된 상태 그대로이다. 다음에 선택된 워드선 (WL2)을 (Vth2)와 (Vth3) 사이의 전위로 설정한다. 이것이 선택 워드선 전위(2)이다. 이 때 메모리 셀(2)의 임계치 전압이 (Vth2)이면 메모리 셀(2)은 온하기 때문에 선택 트랜지스터가 접속되는 열선의 전위가 선택 트랜지스터, 메모리 셀(1∼4), 스위칭 트랜지스터를 통해 방전되어 이 상태를 감지 증폭기가 검출한다. 이 때, D1="O", D2=“1"로 판정된다.
만약, 메모리 셀(2)의 임계치 전압이 (Vth3)보다도 높으면, 메모리 셀(2)은 오프한 상태 그대로이기 때문에, 열선은 충전된 상태 그대로이다. 다음에 선택된 워드선 (WL2)을 (Vth3)과 (Vth4)사이의 전위로 설정한다. 이것이 선택 워드선 전위(3)이다. 이 때 메모리 셀(2)의 임계치 전압이 (Vth3)이면 메모리 셀(2)은 온하기 때문에 선택 트랜지스터가 접속되는 열선의 전위가 선택 트랜지스터, 메모리 셀(1∼4), 스위칭 트랜지스터를 통해서 방전되어 이 상태를 감지 증폭기 검출한다. 이 때, D1="l", D2="O"으로 판정된다.
만약, 메모리 셀(2)의 임계치 전압이 (Vth4)일 때는, 메모리 셀(2)은 오프한 상태 그대로이기 때문에 열선은 충전된 상태 그대로이다. 이 상태를 감지 증폭기가 검출한다. 이 때 D1="1", D2="1"로 판정된다. 물론 선택된 워드선의 전위를 (Vth4)보다도 높게 하여 열선의 방전 상태를 검출하도록 하여도 좋다.
데이터의 판독이 종료하면 각 워드선은 0V가 된다. 또한, 선택 트랜지스터가 비선택인, 즉 신호 (SG)가 "O"인 선택 트랜지스터에 접속되는 메모리 셀의 워드선도 OV로 설정된다.
이와 같은 하나의 메모리 셀에 복수 비트의 데이터를 기억한 것에서는, 보다많은 임계치 전압을 이용할 필요가 있기 때문에, 하나의 메모리 셀에 1 비트의 데이터를 기억한 것과 비교하여 메모리 셀의 임계치 전압이 높아져 버린다. 즉, 하나의 메모리 셀에 1 비트의 데이터를 기억한 것보다도 많은 전자가 부유 게이트에 주입된다. 이 때문에, 하나의 메모리 셀에 1 비트의 데이터를 기억한 것보다도, 하나의 메모리 셀에 복수 비트의 데이터를 기억한 것이 부유 게이트로의 전자의 주입량이 많은만큼, 부유 게이트와 채널, 부유 게이트와 드레인, 부유 게이트와 소스, 와의 사이의 전계가 강해져서 전자가 방출될 가능성이 높아지고, 신뢰성면에서 바람직하지 못하다. 또한, 부유 게이트와 채널 사이의 게이트 절연막을 통해서, 터널 효과를 이용하여 전자의 주입을 행하고 있기 때문에, 이 부유 게이트와 채널 사이의 게이트 절연막은 특히 얇게 형성된다. 이 때문에, 이 게이트 절연막의 신뢰성은 특히 중요하다. 신호 (SG)가 “O"인 선택 트랜지스터에 접속되는 메모리 셀의 워드선이 0V로 설정되어 있기 때문에, 하나의 메모리 셀에 1 비트의 데이터를 기억한 것과 비교하여, 임계치 전압이 가장 높게 설정되는 부유 게이트로의 전자의 주입량이 가장 많은 메모리 셀의 상기 전계가 강해져서, 하나의 메모리 셀에 1 비트의 데이터를 기억한 것과 동일한 신뢰성을 확보할 수 없다.
본 발명은, 상기 사정에 기초하여 이루어진 것으로, 하나의 메모리 셀에 복수 비트의 데이터를 기억시킨 경우라도, 데이터의 유지에 관한 신뢰성의 저하를 억제할 수 있는 불휘발성 반도체 메모리를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 메모리가 구비하는 행 디코더의 일부를 도시하는 회로도.
도 2의 (a) 내지 (d)는 각각 바이어스 회로의 회로예를 도시하는 회로도.
도 3은 본 발명의 제1 실시 형태의 변형예에 따른 불휘발성 반도체 메모리를 도시하는 구성도.
도 4는 본 발명의 일 실시 형태의 변형예에 따른 불휘발성 반도체 메모리가 구비하는 회로부의 1 회로예를 도시하는 회로도.
도 5는 NOR형 플래시 메모리의 메모리 셀 어레이를 도시한 도면.
도 6은 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 메모리가 구비하는 메모리 셀 어레이 및 그 근방을 도시하는 회로도.
도 7은 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 메모리가 구비하는 회로부의 1 회로예를 도시하는 회로도.
도 8은 행 디코더의 1 회로예를 도시하는 회로도.
도 9는 행 디코더의 다른 회로예를 도시하는 회로도.
도 10은 행 디코더의 또 다른 회로예를 도시하는 회로도.
도 11은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 메모리의 주요 부분의 타이밍을 도시하는 타이밍 파형도.
도 12의 (a) 내지 (d)는 각각 메모리 셀 스트링의 다른 예를 도시하는 등가 회로도.
도 13은 NAND형 메모리 셀 스트링을 도시하는 등가 회로도.
도 14는 NAND형 플래시 EEPROM의 메모리 셀 어레이를 도시하는 구성도.
도 15는 메모리 셀의 임계치 전압과 선택 워드선 전위와의 관계를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 메인 디코더
11 : 부분 디코더
12 : 바이어스 회로
14 : 회로부
21 : 소스 전위 회로
상기 목적을 달성하기 위해서, 본 발명에 따른 불휘발성 반도체 메모리는,선택 트랜지스터와, 이 선택 트랜지스터에 결합되어 각각이 전하 축적층을 갖는 적어도 1개의 메모리 셀을 포함하는 메모리 셀 스트링이 매트릭스형으로 배치된 메모리 셀 어레이와, 판독시 또는 기록시에 상기 선택 트랜지스터가 비선택일 때, 이 비선택인 선택 트랜지스터에 결합되는 상기 메모리 셀 스트링내의 상기 메모리 셀의 게이트에 접지 전위와는 다른 전위를 공급하는 전위 공급 회로를 구비하는 것을 특징의 하나로 하고 있다.
이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다. 모든 도면에 있어서, 공통되는 부분에는 공통되는 참조 부호를 붙인다.
[제1 실시 형태]
도 1을 참조하여 본 발명의 제1 실시 형태를 설명한다.
도 1은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 메모리가 구비되는 행 디코더의 일부를 도시하고, 예를 들면 도 14에 도시한 바와 같이 메모리 셀 스트링에 접속되어 있다. 이 일 실시 형태는 예를 들면 NAND형 플래시 메모리에 적합하게 사용되는 것이다.
도 1에 도시한 바와 같이, 메인 디코더(10)는 도시하지 않은 어드레스 신호에 응답하여 선택 트랜지스터를 선택하기 위한 신호를 출력한다. 메인 디코더(10)의 출력이 "1"일 때, 신호 (SG)가 "1"이 되고, 1행의 선택 트랜지스터가 선택된다. 메인 디코더(10)의 출력은 인버터 I1에 입력되고, 인버터 (I1)의 출력 신호 (/SG)는 인버터 (I2)에 입력되며, 그 출력 신호 (SG)는 선택 트랜지스터의 게이트에 공급된다. 또한, 신호 (/SG)는 P 채널 트랜지스터 (P1)의 게이트 및 N 채널 트랜지스터 (N2)의 게이트에 공급되고, 신호 (SG)는 P 채널 트랜지스터 (P2)의 게이트 및 N 채널 트랜지스터 (N1)의 게이트에 공급된다. 신호 (/SG)가 "0"이고 신호 (SG)가 “1"일 때, 트랜지스터 (N1, P1)이 온하고 트랜지스터 (N2, P2)가 오프하기 때문에, 온하고 있는 트랜지스터 (N1, P1)을 통해 부분 디코더(11)로부터의 신호가 대응하는 워드선 (WL1∼WL4)에 공급된다. 어드레스 신호에 응답하여 부분 디코더(11)는 워드선 (WL1∼WL4)에 대응하는 신호 중 하나를 “0", 나머지를 "1"로 설정한다. 즉 선택된 하나의 워드선을 "O"으로, 나머지의 비선택인 워드선을 "1"로 한다. 이 "0"은 도 15의 선택 워드선 전위(1∼3)에 대응한다.
선택 트랜지스터가 선택되지 않을 때 예를 들면 메인 디코더(10)의 출력이 "O"일 때는, 신호 (/SG)가 "1"이고 신호 (SG)가 “O"이 되므로, 트랜지스터 (N1, P1)이 오프하고 트랜지스터 (N2, P2)가 온하기 때문에, 바이어스 회로(12)로부터의 전압이 대응하는 각 워드선에 공급된다. 종래는, 이 바이어스 회로(12)로부터 출력되는 소정의 전위 대신에 접지 전위가 공급되기 때문에, 선택 트랜지스터가 비선택인 메모리 셀의 제어 게이트에는 0V가 공급되었다. 비선택인 메모리 셀의 제어 게이트에 전위를 공급하는 바이어스 회로(12)의 회로예의 몇가지를, 도 2의 (a) 내지 (d)에 도시한다.
도 2의 (a)는 외부로부터 공급되는 전원 전압 (VC)를 바이어스 회로(12)의 출력으로 하는 것이다. 최근에는 외부로부터 공급되는 전원 전압이 내려가고 있고, 3.3V 혹은 1.8V인 것도 있다. 이러한 경우, 외부로부터의 전원 전압을 집적 회로 내부에서 승압하여, 승압한 전압을 내부 전원으로서 사용하고 있다. 예를 들면 승압한 전압은 행 디코더에 공급되어 메모리 셀의 게이트에 공급된다. 이 때문에, 전원 전압에는 외부의 전원 전압의 크기에도 따르지만, 외부로부터 공급되는 전원 전압을 이용하여도 좋다.
도 2의 (b)는 바이어스 회로의 다른 회로예를 도시한다. 이 다른 회로예에서는 P 채널 트랜지스터 (P1O)과 N 채널 트랜지스터 (NlO)과의 접속점에서 바이어스 회로의 출력을 얻도록 하고 있다. 트랜지스터 (P10)의 저항치와 트랜지스터 (NlO)의 저항치의 비에 의해 임의의 전위가 얻어진다.
도 2의 (c)는 바이어스 회로의 또 다른 실시 형태를 도시한다. 이 실시 형태에서는 전원간에 게이트와 드레인이 접속된 N 채널 트랜지스터 (Nl1∼N14)를 직렬로 접속하여 바이어스 회로의 출력을 얻도록 하고 있다. 또한, 전원으로서 외부로부터 공급되는 전원 전압 (VC)가 아니라, 집적 회로 내부에서 승압한 전압을 이용하여도 좋다. 또한, 각 트랜지스터의 임계치 전압의 합이 전원 전압보다도 높아지도록 설정하면, 전원간에 정상 전류가 흐르는 일이 없기 때문에 소비 전류를 절약할 수 있다. 또한, 트랜지스터의 수는 이 실시 형태와 같이 4개에 한하지 않고 각 트랜지스터의 임계치 전압과 전원 전압에 의해 최적의 갯수로 되어도 좋은 것은 물론이다. 도 2의 (c)와 같이 트랜지스터 (N12)의 드레인측(D12)으로부터 출력을 얻고자 할 때에는, 출력의 전위가 전원 전압으로부터 트랜지스터 (N14)의 임계치 전압 (VthN14)와 트랜지스터 (N13)의 임계치 전압 (VthN13)의 합을 뺀 값보다도 낮아지면, 전원 전압으로부터 (VthN14)와 (VthN13)와의 합을 뺀 값까지 충전되고, 기준 전위(예를 들면 접지 전위)보다도 트랜지스터 (N12)의 임계치 전압 (VthN12)와트랜지스터 (N11)의 임계치 전압 (VthN11)의 합보다도 높아지면, 기준 전위보다도 (VthN12)와 (VthN11)의 합만큼 높은 값까지 방전된다. 즉, (기준 전위+VthN12+VthN11)과 (전원 전압-VthN14-VthN13) 사이의 전위로 설정된다.
도 2의 (d)는 바이어스 회로의 또 다른 회로예를 도시한다. 이 회로 예에서는 전원간에 직렬로 접속된 저항 (R1)과 (R2)의 접속점에서 출력이 얻어지고, (R1)의 저항치와 (R2)의 저항치의 비에 의해서 임의의 전압을 얻을 수 있다.
이제, 가장 임계치 전압이 낮은 메모리 셀과 가장 임계치 전압이 높은 메모리 셀에 관해서 생각한다. 예를 들면 도 14에 도시한 블록(0)을 선택하고, 블록(1)을 비선택으로 하는 경우를 생각한다. 비선택 블록(1) 내의 메모리 셀의 임계치 전압, 즉 메모리 셀에 기록된 데이터의 여하에 관계없이, 이하에 설명하는 최적의 전위가 제어 게이트(워드선)에 주어진다. 도 15를 참조하여 보다 구체적으로 설명한다.
비선택 블록(1) 내의 임의의 2개의 메모리 셀의 임계치 전압을 각각 Vth1=-2V, Vth4=7V로 하고, 제어 게이트가 OV일 때의 임계치 전압 (Vth1, Vth4)를 갖는 메모리 셀의 부유 게이트의 전위를 각각 (V1, V4)로 한다. 제어 게이트의 전위를 (VCG)로 하면, (Vth1, Vth4)의 메모리 셀의 부유 게이트의 전위는 각각 VCG×α+V1, VCG×α+V4로 나타낼 수 있다(α는 0과 1 사이의 숫자). 각 메모리 셀은 부유 게이트의 전위에 의해서 제어되기 때문에 제어 게이트로부터 본 임계치 전압이 다르더라도 온할 때의 부유 게이트의 전위는 같다.
임시로 부유 게이트가 1V일 때에 메모리 셀이 온한다고 하면 임계치 전압이Vth1=-2V인 메모리 셀은 -2×α+V1=1의 식이 성립하고, 임계치 전압이 Vth4=7V인 메모리 셀은 7×α+V1=1의 식이 성립한다. α를 O.6으로 하면 V1=2.2, V4=-3.2가 된다. 따라서, 임계치 전압이 Vth1=-2V인 메모리 셀의 부유 게이트의 전위는 VCG×0.6+2.2가 되고, 임계치 전압이 Vth4=7V인 메모리 셀의 부유 게이트의 전위는 VCG×0.6-3.2가 된다. VCG×0.6+2.2는 양의 값이고, VCG×0.6-3.2는 음의 값이기 때문에, 양자를 더하여 제로가 되는 곳이 최적의 제어 게이트의 전위이다.
이 때문에, VCG×0.6+2.2+VCG×0.6-3.2=0일 때의 (VCG)의 값은 (3.2-2.2)/(2×0.6), 즉 VCG=0.83V로 바이어스 회로의 출력을 설정하는 것이 좋다. 물론 이것은 설정해야 할 메모리 셀의 임계치 전압 혹은 메모리 셀의 특성 등에 대응하여 변화하는 값이다. 예를 들면 상기 α는 제어 게이트와 부유 게이트 사이의 용량 결합, 부유 게이트와 채널 사이의 용량 결합 등에 의해서 결정되는 값인데, α를 0.7로 하면 V1=2.4, V4=-3.9가 된다. 따라서, VCG×0.7+2.4+VCG×0.7-3.9=0이 되어 VCG=1.07V가 된다.
상기한 바와 같이, α가 0.6이고 VCG=0.83V으로 설정한 경우, Vth1=-2V의 메모리 셀의 부유 게이트의 전위는 약 +2.7V가 되고, Vth4=7V의 메모리 셀의 부유 게이트의 전위는 약 -2.7V가 된다. 이 때문에, 가장 임계치 전압이 낮은 메모리 셀의 부유 게이트와 채널 사이의 전계와, 가장 임계치 전압의 높은 메모리 셀의 부유 게이트와 채널 사이의 전계를 같은 값으로 할 수 있다. 즉, 가장 임계치 전압이 낮은 메모리 셀과 가장 임계치 전압이 높은 메모리 셀에서 부유 게이트하의 게이트 절연막에 관한 전계를 같게 할 수 있으며, 종래에 비교하여 신뢰성을 향상시킬 수있다.
상기 NAND형의 플래시 메모리에 관해서 생각하였지만, 다음에 NOR형에 관해서 생각한다. NOR형의 메모리 셀의 임계치 전압은 음의 값을 취하지 않기 때문에, 가장 임계치 전압이 낮은 메모리 셀과 가장 임계치 전압이 높은 메모리 셀의 임계치 전압을 Vth1=1V, Vth4=1OV로 하고, 제어 게이트가 OV일 때의 (Vth1, Vth4)의 메모리 셀의 부유 게이트의 전위를 각각 (V1, V4)로 한다. 제어 게이트의 전위를 (VCG)로 하면, (Vth1, Vth4)의 메모리 셀의 부유 게이트의 전위는 각각 VCG×α+V1, VCG×α+ V4로 나타낼 수 있다(α는 0과 1 사이의 숫자).
NAND형일 때와 마찬가지로, 부유 게이트가 1V일 때에 메모리 셀이 온한다고 하면, 임계치 전압이 Vth1=1V인 메모리 셀은 1×α+V1=1의 식이 성립하고, 임계치 전압이 Vth4=1OV인 메모리 셀은 1O×α+V4=1의 식이 성립한다. α를 0.6로 하면 V1=0.4, V4=-5가 된다. 따라서, 임계치 전압이 Vth1=1V인 메모리 셀의 부유 게이트의 전위는 VCG×0.6+O.4가 되고, 임계치 전압이 Vth4=1OV인 메모리 셀의 부유 게이트의 전위는 VCG×0.6=-5가 된다. (Vth1)의 메모리 셀과 (Vth4)의 메모리 셀에서 서로 부유 게이트와 채널 사이의 전계를 같게 하고자 할 때는, VC6×0.6+0.4는 양의 값이고 VCG×0.6-5는 음의 값이기 때문에, 이 경우도 양자를 더하여 제로가 되는 곳이 최적의 제어 게이트의 전위이다. 이 때문에, VCG×0.6+0·4+VCG×0.6-5=0일 때의 VCG의 값은 (5-0.4)/(2×0.6) 즉 VCG=3.83V로 바이어스 회로의 출력을 설정하는 것이 좋다. 이와 같이 제어 게이트의 전위를 설정함으로써, 가장 임계치 전압이 낮은 메모리 셀의 부유 게이트와 채널 사이의 전계와, 가장 임계치 전압이높은 메모리 셀의 부유 게이트와 채널 사이의 전계를 같은 값으로 할 수 있다. 즉, 가장 임계치 전압이 낮은 메모리 셀과 가장 임계치 전압이 높은 메모리 셀에서 부유 게이트하의 게이트 절연막에 관한 전계를 서로 같게 할 수 있으며, 종래에 비교하여 신뢰성을 향상시킬 수 있다.
도 3에 도시하는 구성도는 일 실시 형태의 변형예에 관한 것이다. 이 변형예는 도 1에 도시한 트랜지스터 N2, P2를 메모리 셀 어레이에 대하여 행 디코더와 반대측에 회로부 (14)로서 배치한 예이다. 이 회로부(14)의 일 회로예를 도 4에 도시한다. 신호 (SG)가 “1"인 선택 트랜지스터가 선택되어 있는 메모리 셀 스트링에서는, 신호 (SG)가 입력되어 있는 인버터 (I3)의 출력이 "0"이, 인버터 (I3)의 출력이 입력되어 있는 인버터 (I4)의 출력이 “1"이 되기 때문에, N 채널 트랜지스터 (N2) 및 P 채널 트랜지스터 (P2)가 오프한다. 이 때문에, 워드선에는 도 1에 도시한 트랜지스터 (N1) 및 (P1)을 통해서 디코드 신호가 공급된다. 한편, 신호 (SG)가 "O"인 선택 트랜지스터가 선택되지 않을 때는, 신호 (SG)가 입력되어 있는 인버터 (I3)의 출력이 "1"이, 인버터 (I3)의 출력이 입력되어 있는 인버터 (I4)의 출력이 “0"이 되기 때문에, N 채널 트랜지스터 (N2) 및 P 채널 트랜지스터 (P2)가 온한다. 따라서 워드선에는 이들 트랜지스터 (N2, P2)를 통해서 바이어스 회로(12)로부터의 전위가 공급된다. 이 때, 도 1에 도시한 트랜지스터 (N1) 및 (P1)은 오프한다. 이 때문에, 디코드 신호가 바이어스 회로(12)에 유입되는 일은 없다.
이와 같이 트랜지스터 (N1, P1)과 트랜지스터 (N2, P2)를 서로 메모리 셀 어레이의 반대측에 배치하면, 하나의 장소의 트랜지스터의 수를 적게 할 수 있기 때문에, 여유를 갖고 패턴을 레이아웃할 수 있다는 이점이 있다. 또한, 이 실시 형태에서는 인버터 (I4)를 이용하였지만, 인버터 (I4)를 생략하고 트랜지스터 (P2)의 게이트에 직접 신호 (SG)를 제공하여도 좋다.
[제2 실시 형태]
도 5는 NOR형 플래시 메모리 어레이를 도시한다. 이것은 출력 1 비트분을 도시하고 있지만, 8 비트 구성으로 하면 이러한 메모리 셀 어레이 8개를 동일 행 상에 배치한다. 이러한 8 비트 구성의 메모리 셀 어레이를 복수개 배치한 것을 도 6에 도시한다.
NOR형 플래시 메모리는, 잘 알려져 있는 바와 같이, 제어 게이트를 OV 혹은 부의 전압으로 하여, 소스에 고전압을 인가하여 메모리 셀의 부유 게이트로부터 소스에 전자를 방출하여 데이터를 소거한다. 이 소거시에 소스에 고전압을 인가하는 것이 소스 전위 회로(21)이고, 데이터의 판독 및 기록시에는 소스 전위 회로(21)는 접지 전위를 메모리 셀의 소스에 공급한다. 도 6에 도시하는 다른 실시 형태에서는, 메모리 셀 어레이를 일점 쇄선으로 둘러싸도록 메모리 셀 어레이를 2개의 블록으로 나누고, 각각의 블록에 소스 전위 회로(21)를 설치하도록 하여 블록 단위로 데이터의 소거, 기록 및 판독을 행한다. 이 외의 실시 형태에서는, 비선택인 블록의 메모리 셀의 제어 게이트를 접지 전위보다도 높은 소정의 전위로 설정하여 대기하도록 하고, 신뢰성, 특히 데이터 보유에 관한 신뢰성을 높이고 있다. 또한, 비선택인 블록의 메모리 셀의 소스를 접지 전위보다도 높은 소정의 전위로 설정하여대기하도록 하더라도, 마찬가지로 신뢰성, 특히 데이터 유지에 관한 신뢰성을 높일 수 있다.
도 6에 도시한 바와 같이, 제2 실시 형태에서는 메모리 셀 어레이에 대하여 행 디코더의 반대측에 회로부(15)가 설치되고, 각각의 블록의 각 워드선에 접속되어 있다.
회로부(15)의 일 회로예를 도 7에 도시한다. 도 7 중 블록 선택 신호 (BS)는, 도 6 중 상측 블록을 선택할지 하측의 블록을 선택할지를 결정하는 신호이고, 예를 들면 신호 (BS)가 "1"일 때에는 상측의 블록이 선택되고, “O"일 때에는 하측의 블록이 선택된다. 비선택인 블록에 있어서는, 각 워드선이 소정의 전위로 설정되고, 열 디코더의 모든 출력이 "0"이 되어 열 게이트의 모든 트랜지스터가 오프한다. 상측의 블록에 대응하는 것이 인버터 (I5)에 신호 (BS)가 입력되는 것이고, 하측의 블록에 대응하는 것이 인버터 (I5)에 신호 (BS)의 반전 신호 (/BS)가 입력되는 것이다. 여기서는, 인버터 (I5)에 신호 (BS)가 입력되는 것에 관해서 설명한다. 신호 (BS)가 “1"의 상측의 블록이 선택될 때는, 인버터 (I5)의 출력이 "0"이 되기 때문에, 인버터 (I5)의 출력이 게이트에 공급되는 N 채널 트랜지스터 (N3)은 오프한다. 인버터 (I5)의 출력이 입력되는 인버터 (I6)의 출력은 “1"이 되고, 이 인버터 (I6)의 출력이 게이트에 공급되는 P 채널 트랜지스터 (P3)도 오프한다. 트랜지스터 (N3) 및 (P3)이 오프하기 때문에, 이들 트랜지스터 (N3) 및 (P3)의 일단에 접속되는 바이어스 회로(12)는 트랜지스터 (N3) 및 (P3)이 대응하는 타단이 각각 접속되는 각 워드선과는 분리된다. 이 때문에, 각 워드선은 행 디코더의 출력에 의해서 제어된다. 한편, 신호 (BS)가 "O"의 상측의 블록이 대기 상태일 때는, 인버터 (I5)의 출력이 "1"이 되기 때문에, 인버터 (I5)의 출력이 게이트에 공급되는 N 채널 트랜지스터 (N3)은 온한다. 인버터 (I5)의 출력이 입력되는 인버터 (I6)의 출력은 "0"이 되고, 이 인버터 (I6)의 출력이 게이트에 공급되는 P 채널 트랜지스터 (P3)도 온한다. 트랜지스터 (N3) 및 (P3)이 온하기 때문에, 이들 트랜지스터 (N3) 및 (P3)의 일단에 접속되는 바이어스 회로(12)는, 트랜지스터 (N3) 및 (P3)이 대응하는 타단이 각각 접속되는 각 워드선과 대응하는 트랜지스터 (N3) 및 (P3)을 통해서 접속된다. 이 때문에, 각 워드선에는 바이어스 회로(12)로부터의 출력이 공급되고, 소정의 전압으로 설정되기 때문에, 종래 접지 전위로 설정되었을 때보다도 신뢰성, 특히 데이터 유지에 관한 신뢰성을 향상시킬 수 있다.
행 디코더의 일 회로예를 도 8에 도시한다. 이 디코더가 포함되는 블록이 선택될 때에는 신호 (BS)가 "1"이 되기 때문에, N 채널 트랜지스터 (N30) 및 N 채널 트랜지스터 (N31)이 온한다. 따라서, N 채널 트랜지스터 (N32,N33,···,Nk) 각각이 게이트에 공급되는 어드레스 신호 (Al,A2,···,Ak)에 응답하여 동작하고, 워드선의 선택, 비선택을 제어한다. 신호 (BS)가 "0"일 때, 예를 들면 도 8에 도시하는 디코더가 포함되는 블록이 비선택인 경우에는 트랜지스터 (N30,N31)은 오프한다. 이 때문에, P 채널 트랜지스터 (P31)의 게이트는 "1" 레벨로 충전되어 트랜지스터 (P31)은 오프한다. 즉, 트랜지스터 (N31) 및 (P31)은 오프하기 때문에, 워드선에는 이 디코더는 영향을 미치지 않으며, 바이어스 회로(12)의 출력에 의해서만 제어된다.
행 디코더의 다른 회로예를 도 9에 도시한다. 이 다른 회로예에서는 도 7에 도시하는 회로부는 사용하지 않는다. 도 9에 도시하는 다른 회로예가 도 8에 도시하는 일 회로예와는 다른 것은, 트랜지스터 (N31)의 드레인에 N 채널 트랜지스터 (N41)의 드레인이 접속되어 있는 점이고, 트랜지스터 (N41)의 소스는 바이어스 회로(12)에 접속되고, 게이트에는 신호 (BS)의 반전 신호 (/BS)가 공급된다. 신호 (BS)가 “1"일 때에는 신호 (/BS)는 “O"이기 때문에 트랜지스터 (N41)은 오프하고, 도 8에 도시한 일 회로예와 마찬가지로 동작한다. 신호 (BS)가 “O"일 때, 예를 들면 도 9에 도시하는 디코더가 포함되는 블록이 비선택일 때에는 도 8에 도시한 일 회로예와 마찬가지로 트랜지스터 (N31) 및 (P31)은 오프한다. 이 때, 신호 (/BS)는 "1"이고, 또한, 트랜지스터 (N42)의 게이트도 "1"이기 때문에, 온하고 있는 트랜지스터 (N41) 및 (N42)를 통해서 바이어스 회로(12)가 워드선에 접속되고, 비선택인 블록의 각 워드선은 소정의 전위로 설정된다.
도 10은 행 디코더의 또 다른 회로예를 도시하고 있다. 도 8에 도시한 일 회로예에서는, 트랜지스터 (P31)에 데이터의 판독시에 전원 전압 (VC)를, 데이터의 기록시에 고전압 (VP)를 전환하여 공급하고 있었지만, 도 10에 도시하는 회로에서는, 데이터의 판독시에 (VC)를, 데이터의 기록시에 (VP)를, 대기 상태일 때에 바이어스 회로(12)로부터의 소정의 전압을 각각 전환하여 공급한다. 이 전환은, 예를 들면 VC/VP/바이어스 회로 전환 회로(5O)에 의해 행해진다. 도 10에 도시하는 디코더가 포함되는 블록이 선택되고, 또한 데이터의 판독과 기록시에는 신호 (/BS)가 "O"이 되기 때문에, P 채널 트랜지스터 (P51)이 온하고, N 채널 트랜지스터 (N51)이 오프한다. 이 때문에, 어드레스 신호에 응답하여 대응하는 워드선이 선택되었을 때에는, (VC) 혹은 (VP)가 워드선에 출력되고, 대응하는 워드선이 비선택일 때에는 기준 전위(접지 전위)로 된다. 도 10에 도시하는 디코더가 포함되는 블록이 비선택일 때에는, 신호 (/BS)가 "1"이 되기 때문에, P 채널 트랜지스터 (P51)이 오프하고, N 채널 트랜지스터 (N51)이 온한다. 이 때문에, 트랜지스터 (P31) 및 (N42)의 게이트가 기준 전위로 되어, 트랜지스터 (P31)은 온하고, 트랜지스터 (N42)는 오프하여, 트랜지스터 (P31)을 통해서 워드선에는 바이어스 회로(12)로부터의 전압이 출력되어, 메모리 셀의 제어 게이트는 소정의 전위로 설정된다.
[제3 실시 형태]
도 11은 본 발명의 제3 실시 형태를 도시하는 타이밍도이다. 이 실시 형태에서는 선택된 블록으로부터 데이터가 판독되면, 판독된 데이터를 래치 회로에 래치하여 래치된 데이터를 출력한다. 데이터를 래치한 후에는, 모든 워드선에 바이어스 회로(12)로부터의 전압을 공급함으로써, 전하 축적층과 기판(채널) 사이의 전계를 완화할 수 있다. 이 때문에, 메모리 셀의 데이터 유지 특성에 관한 신뢰성을 올리도록 한다. 이것은, NAND형 플래시 메모리에서도, NOR형 플래시 메모리에서도 적용할 수 있지만, 도 11에는 NAND형 플래시 메모리의 판독시에 있어서의 파형을 도시한다.
도 11에 도시한 바와 같이, 선택 트랜지스터를 선택하는 신호 (SG)가 “O"일 때에는, 이 선택 트랜지스터에 접속되는 메모리 셀의 제어 게이트(WL1∼WL4)에는 소정의 전위가 공급된다.
반대로 선택 트랜지스터를 선택하는 신호 (SG)가 "1"일 때에는, 이 선택 트랜지스터에 접속되는 메모리 셀 중, 선택된 워드선 (WL3)에 접속되는 메모리 셀의 제어 게이트가 "0"이, 다른 비선택인 워드선 (WL1,WL2,WL4)에 접속되는 메모리 셀의 제어 게이트가 "1"이 된다. 이 결과, 선택된 워드선 (WL3)에 접속되는 메모리 셀에 기억된 데이터가 비트선을 통해 감지 증폭기 등에 판독된다. 데이터가 감지 증폭기 등에 판독된 후, 래치 신호(래치)가 " 1"이 되어, 판독된 데이터가 래치 회로에 래치되어 래치된 데이터가 래치 회로로부터 출력된다. 이 후, 신호 (SG)가 "0"이 되어 워드선 (WL1∼WL4)가 소정의 전위, 예를 들면 전하 축적층과 기판(채널) 사이의 전계를 완화할 수 있는 전위로 되지만, 메모리 셀로부터 판독된 데이터는 래치 회로로부터 계속 출력되게 된다. 예를 들면 외부로부터 공급되는 어드레스 신호가 변화하지 않을 경우라도, 소정 시간 후에는 워드선을 소정의 전위로 할 수 있으며, 종래보다도 전하 축적층과 기판(채널) 사이의 전계를 보다 완화할 수 있다. 이 때문에, 메모리 셀의 신뢰성, 특히 데이터 유지에 관한 신뢰성을 높일 수 있다.
NOR형의 플래시 메모리의 경우도 마찬가지로, 예를 들면 블록 선택 신호 (BS)를 소정 시간만큼 “1"로 하여 블록을 선택하고, 판독된 데이터를 래치해 두면, 선택된 블록의 워드선이 소정 전위로 설정되는 시간을 보다 길게 할 수 있으므로, 신뢰성, 특히 데이터의 유지에 관한 신뢰성을 향상할 수 있다.
이상, 본 발명을 몇개의 실시 형태에 의해 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 주지를 벗어나지 않는 범위에서 다양하게 변경할 수 있다.
예를 들면 실시 형태에서는, 하나의 메모리 셀에 데이터를 기억시키기 위해서 (Vth1, Vth2, Vth3, Vth4)의 4 종류의 임계치 전압을 설정하였지만, 하나의 메모리 셀에 데이터를 기억시키기 위해서 설정되는 임계치 전압은 4 종류 이외라도 좋다.
또한, 상기 실시 형태에서는, 복수 종류의 임계치 전압 중, 가장 낮은 임계치 전압 (Vth1)을 -2V(또는 1V), 이하 차례로 양의 방향을 향하여, 가장 높은 임계치 전압 (Vth4)를 7V(또는 1OV)로 하였다. 이 경우, 비선택의 메모리 셀의 제어 게이트에 공급하는 전위 (VCG)는 0.83V(또는 3.8V), 즉 기준 전위(예를 들면 접지 전위)로부터 봐서 양의 값을 취한다. 그러나, 전위 (VCG)는 양의 값으로 한정되는 것은 아니다. 예를 들면 임계치 전압의 극성을 반대로 하여, 임계치 전압 (Vth1)을 가장 높게 예를 들면 2V(또는 -1V)로 하여, 이하 차례로 음의 방향을 향하여 임계치 전압 Vth4를 가장 낮게 예를 들면 -7V(또는 -1OV)로 한다. 이 경우에는, 비선택의 메모리 셀의 제어 게이트에 공급하는 전위 (VCG)는 음의 값을 취한다. 즉, 전위 (VCG)는 음의 전위, 양의 전위에 한정되지 않고, 메모리 셀 어레이 중의 메모리 셀로 설정되는 최대의 임계치 전압과 최소의 임계치 전압과의 중간에 위치하는 전위이면 좋다.
또한 최대의 임계치 전압과 최소의 임계치 전압의 중간이 아니라도, N개(N은 3 이상의 양의 정수)의 평균치라도 좋다. 예를 들면 임계치 전압 (Vth1)과 임계치 전압 (Vth3)의 중간, 또는 임계치 전압 (Vth2)과 임계치 전압 (Vth4)의 중간이어도좋다.
또한, 선택 트랜지스터를 갖는 메모리 셀 스트링을 갖는 메모리 예를 들면 NAND형 플래시 메모리에 있어서, 판독시 또는 기록시에 선택 트랜지스터가 비선택일 때, 이 비선택인 선택 트랜지스터에 결합되는 메모리 셀 스트링내의 메모리 셀의 게이트에 접지 전위와는 다른 전위를 공급하도록 하더라도 좋다.
또한, 예를 들면 NOR형 플래시 메모리에 있어서, 판독시 또는 기록시에 상기 메모리 셀 어레이가 비선택일 때, 이 비선택인 메모리 셀 어레이 중의 메모리 셀의 게이트에 접지 전위와는 다른 전위를 공급하도록 하여도 좋다.
또한, 메모리 셀의 형태, 혹은 메모리 셀 스트링의 형태도 또한 상기 실시 형태에 한하는 것이 아니다. 예를 들면, 메모리 셀 스트링의 다른 예의 몇개를 도시하면, 도 12의 (a)에 도시한 바와 같이, 선택 트랜지스터 및 1개의 메모리 셀을 각각 직렬로 접속한 형태, 도 12의 (b)에 도시한 바와 같이, 선택 트랜지스터, 1개의 메모리 셀 및 스위칭 트랜지스터를 각각 직렬로 접속한 형태, 도 12의 (c)에 도시한 바와 같이, 선택 트랜지스터 및 서로 병렬 접속된 복수개의 메모리 셀을 각각 직렬로 접속한 형태, 도 12의 (d)에 도시한 바와 같이, 선택 트랜지스터, 서로 병렬 접속된 복수개의 메모리 셀 및 스위칭 트랜지스터를 각각 직렬로 접속한 형태 등이다.
기타, 여러가지로 변형할 수 있는 것은 물론이다.
이상 설명한 바와 같이, 본 발명에 따르면, 하나의 메모리 셀에 복수 비트의데이터를 기억시킨 경우라도, 데이터의 유지에 관한 신뢰성의 저하를 억제할 수 있는 불휘발성 반도체 메모리를 제공할 수 있다.

Claims (19)

  1. 불휘발성 반도체 메모리에 있어서,
    선택 트랜지스터;
    상기 선택 트랜지스터에 결합되어, 각각이 전하 축적층을 갖는 적어도 1개의 메모리 셀을 포함하는 메모리 셀 스트링이 매트릭스형으로 배치된 메모리 셀 어레이; 및
    판독시 또는 기록시에 상기 선택 트랜지스터가 비선택일 때 상기 비선택인 선택 트랜지스터에 결합되는 상기 메모리 셀 스트링내의 상기 메모리 셀의 게이트에 접지 전위와는 다른 전위를 공급하는 전위 공급 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 메모리 셀로부터 판독된 데이터를 래치하는 래치 회로를 더 포함하며,
    상기 래치 회로에 메모리 셀로부터 판독된 데이터가 래치된 후 상기 데이터가 판독된 메모리 셀에 결합된 상기 선택 트랜지스터를 비선택으로 하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항 또는 제2항에 있어서,
    상기 선택 트랜지스터를 선택하기 위한 신호, 및 상기 선택 트랜지스터를 선택하기 위한 신호 중 어느 하나에 대응한 신호로 제어되는 스위칭 회로를 더 포함하며,
    상기 선택 트랜지스터가 비선택일 때에 상기 스위칭 회로를 온시키고,
    상기 온된 스위칭 회로를 통해서 상기 메모리 셀의 게이트에 상기 접지 전위와는 다른 전위를 공급하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제1항 또는 제2항에 있어서,
    상기 불휘발성 반도체 메모리가 대기 상태에 있을 때 상기 메모리 셀의 게이트에 상기 접지 전위와는 다른 전위를 공급하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제1항 또는 제2항에 있어서,
    상기 접지전위와는 다른 전위는 상기 메모리 셀 어레이 중의 메모리 셀에 설정되는 최대의 임계치 전압과 최소의 임계치 전압의 사이에 위치하는 전위인 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제1항 또는 제2항에 있어서,
    상기 메모리 셀에는 N (N은 3 이상의 양의 정수)개의 임계치 전압이 설정되고, 상기 접지 전위와는 다른 전위는 상기 N개의 임계치 전압의 소정 개수의 평균치인 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 불휘발성 반도체 메모리에 있어서,
    각각이 전하 축적층을 갖는 메모리 셀이 매트릭스형으로 배치된 메모리 셀 어레이; 및
    판독시 또는 기록시에 상기 메모리 셀 어레이가 비선택일 때 상기 비선택인 메모리 셀 어레이 중의 상기 메모리 셀의 게이트에 접지 전위와는 다른 전위를 공급하는 전위 공급 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  8. 제7항에 있어서,
    상기 메모리 셀로부터 판독된 데이터를 래치하는 래치 회로를 더 포함하며,
    상기 래치 회로에 메모리 셀로부터 판독된 데이터가 래치된 후 상기 데이터가 판독된 메모리 셀을 비선택으로 하여, 상기 비선택인 메모리 셀의 게이트에 상기 접지 전위와는 다른 전위를 공급하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  9. 제7항 또는 제8항에 있어서,
    상기 불휘발성 반도체 메모리가 대기 상태에 있을 때 상기 메모리 셀의 게이트에 상기 접지 전위와는 다른 전위를 공급하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  10. 제7항 또는 제8항에 있어서,
    상기 접지 전위와는 다른 전위는 상기 메모리 셀 어레이 중의 메모리 셀에 설정되는 최대의 임계치 전압과 최소의 임계치 전압과의 사이에 위치하는 전위인 것을 특징으로 하는 불휘발성 반도체 메모리.
  11. 제7항 또는 제8항에 있어서,
    상기 메모리 셀에는 N (N은 3 이상의 양의 정수)개의 임계치 전압이 설정되고, 상기 접지 전위와는 다른 전위는 상기 N개의 임계치 전압의 소정 개수의 평균치인 것을 특징으로 하는 불휘발성 반도체 메모리.
  12. 삭제
  13. 제3항에 있어서,
    상기 불휘발성 반도체 메모리가 대기 상태에 있을 때 상기 메모리 셀의 게이트에 상기 접지 전위와는 다른 전위를 공급하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  14. 제3항에 있어서,
    상기 접지전위와는 다른 전위는 상기 메모리 셀 어레이 중의 메모리 셀에 설정되는 최대의 임계치 전압과 최소의 임계치 전압의 사이에 위치하는 전위인 것을 특징으로 하는 불휘발성 반도체 메모리.
  15. 제4항에 있어서,
    상기 접지전위와는 다른 전위는 상기 메모리 셀 어레이 중의 메모리 셀에 설정되는 최대의 임계치 전압과 최소의 임계치 전압의 사이에 위치하는 전위인 것을 특징으로 하는 불휘발성 반도체 메모리.
  16. 제3항에 있어서,
    상기 메모리 셀에는 N (N은 3 이상의 양의 정수)개의 임계치 전압이 설정되고, 상기 접지 전위와는 다른 전위는 상기 N개의 임계치 전압의 소정 개수의 평균치인 것을 특징으로 하는 불휘발성 반도체 메모리.
  17. 제4항에 있어서,
    상기 메모리 셀에는 N (N은 3 이상의 양의 정수)개의 임계치 전압이 설정되고, 상기 접지 전위와는 다른 전위는 상기 N개의 임계치 전압의 소정 개수의 평균치인 것을 특징으로 하는 불휘발성 반도체 메모리.
  18. 제9항에 있어서,
    상기 접지 전위와는 다른 전위는 상기 메모리 셀 어레이 중의 메모리 셀에 설정되는 최대의 임계치 전압과 최소의 임계치 전압과의 사이에 위치하는 전위인 것을 특징으로 하는 불휘발성 반도체 메모리.
  19. 제9항에 있어서,
    상기 메모리 셀에는 N (N은 3 이상의 양의 정수)개의 임계치 전압이 설정되고, 상기 접지 전위와는 다른 전위는 상기 N개의 임계치 전압의 소정 개수의 평균치인 것을 특징으로 하는 불휘발성 반도체 메모리.
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