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KR100411232B1 - 반도체 장치의 트랜지스터 제조방법 - Google Patents

반도체 장치의 트랜지스터 제조방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
소자분리 영역과 활성영역에 있어서 필드 산화막의 유실로 인한 소자의 특성 열화를 제거하고, 단일 공정으로 자기 정렬 방식의 비트라인 및 전하저장전극 플러그를 형성하기 위한 트랜지스터 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
소정깊이의 반도체 기판을 트랜치 식각하고, 트랜치된 반도체 기판에 소자분리용 절연막의 증착 및 화학적 기계적 연마 공정에 의해 소자분리막을 형성하고, 단일 공정으로 자기정렬방식의 비트라인 및 전하저장전극 플러그를 동시에 형성하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 장치 제조 공정중 트랜지스터 제조 공정에 이용됨.

Description

반도체 장치의 트랜지스터 제조방법
본 발명은 반도체 장치의 트랜지스터 제조방법에 관한 것이다.
도1은 종래기술에 따른 반도체 장치의 트랜지스터 제조 공정 단면도로, 반도체 기판(1)의 소정부위를 열산화하여 소자간 절연을 위한 필드 산화막(2)을 형성하고, 이후의 게이트 전극 형성을 위한 공정 이전에 크리닝 공정을 진행한 다음, 게이트 산화막(3) 및 게이트 전극용 폴리실리콘막(4)을 형성한 것을 도시한 것이다. 미설명 부호 "5"는 활성영역을 나타낸다.
그러나, 상기 게이트 전극 형성 공정 이전에 진행하는 크리닝 공정시 상기 필드 산화막(3)과 활성영역(5)이 만나는 경계지역에서의 필드 산화막(3)이 제거되어 활성 영역(5)이 필드 산화막(3)보다 높아지게 되어(도면부호, A) 트랜지스터가 동작할 때 이곳에 전장이 집중되어 트랜지스터의 특성을 열화시키는 문제점이 있었다.
또한, 소자가 점차 고집적화함에 따라 소자가 형성될 면적이 감소하고 있어 이후의 비트라인 콘택홀과 전하저장전극 콘택홀 형성을 위한 마스킹 공정시 발생하기 쉬운 오정렬로인해 인접한 전극과 단락될 가능성이 커지게되어 정확한 비트라인 콘택홀 및 전하저장전극 콘택홀의 형성이 어려운 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 소자분리 영역과 활성영역에 있어서 필드 산화막의 유실로 인한 소자의 특성 열화를 제거하고, 단일 공정으로 자기 정렬 방식의 비트라인 및 전하저장전극 플러그를 형성하여 소자의 고집적을 실현하기 위한 반도체 장치의 트랜지스터 제조방법을 제공하는데 그 목적이있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판상에 게이트 절연막 및 게이트 전극용 전도막을 형성하는 단계; 소자분리 마스크를 사용하여 상기 게이트 전극용 전도막, 게이트 절연막 및 소정깊이의 반도체 기판을 식각하여 트랜치를 형성하는 단계; 전체구조 상부에 제1 절연막을 형성하고, 상기 게이트 전극용 전도막이 드러날때까지 전면 에치백하여 소자분리막을 형성하는 단계; 전체구조 상부에 워드라인용 전도막 및 층간 절연막을 형성하는 단계; 게이트 전극 및 워드라인 형성용 마스크를 사용하여 상기 층간 절연막, 워드라인용 전도막, 게이트 전극용 전도막 및 게이트 절연막을 선택식각하여 게이트 전극 및 워드라인을 형성하는 단계; 전체구조 상부에 제2 절연막을 형성하고, 마스크없이 전면식각하여 상기 소자분리막, 게이트 전극 및 워드라인 측벽에 제2 절연막 스페이서를 형성하는 단계; 및 전체구조 상부에 비트라인 및 전하저장전극 플러그용 전도막을 형성하고, 비트라인 및 전하저장전극 콘택홀 형성용 마스크를 사용한 전면 에치백 공정에 의해 비트라인 및 전하저장전극 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세하게 설명한다.
도2는 본 발명의 일실시예에 따라 형성된 반도체 장치의 트랜지스터의 레이아웃 평면도로, 도면부호 "100"은 워드라인, "200" 활성영역, "300"은 비트라인 콘택홀 및 "400"은 전하저장전극 콘택홀을 각각 나타낸다.
도3A 내지 3D는 도2의 X-X'축에 따른 반도체 장치의 트랜지스터 제조 공정 단면도이다.
먼저, 도3A는 반도체 기판(10)상에 게이트 산화막(20) 및 게이트 전극용 폴리실리콘막(30)을 차례로 형성하고, 소자분리 마스크를 사용한 식각 공정에 의해 상기 게이트 전극용 폴리실리콘막(30), 게이트 산화막(20) 및 소정깊이의 반도체 기판(10)을 식각하여 트랜치를 형성한 후, 인접한 트랜지스터들의 격리를 위하여 채널 스탑 이온주입 공정을 실시하고, 전체구조 상부에 산화막을 증착한 후, 상기 게이트 전극용 폴리실리콘막(30)이 드러날때까지 상기 산화막을 화학적 기계적 연마(Chemical Mecanical Polishing) 공정에 의해 전면 에치백하여 소자간 절연막인 필드 산화막(40)을 형성한 다음, 전체구조 상부에 워드라인용 폴리실리콘막(50) 및 층간 절연용 산화막(60)을 형성한 것을 도시한 것이다.
이때, 상기 워드라인용 폴리실리콘막(50) 대신 텅스텐막 , 텅스텐실리사이드막 티타늄막 또는 티타늄실리사이드막을 사용할 수 있으며, 상기 층간 절연용 산화막(60) 대신 질화막을 사용할 수 있다.
이어서, 도3B는 게이트 전극 및 워드라인 형성용 마스크를 사용하여 상기 층간 절연용 산화막(60), 워드라인용 폴리실리콘막(50), 게이트 전극용 폴리실리콘막(30) 및 게이트 산화막(20)을 차례로 식각하여 게이트 전극 및 워드라인을 형성한 다음, 전체구조 상부에 산화막을 증착하고, 마스크없이 비등방성 전면 식각하여 상기 필드 산화막(40), 게이트 전극 및 워드라인 측벽에 산화막 스페이서(70)를 형성한 것을 도시한 것이다.
이때, 산화막 스페이서(70) 대신 질화막 스페이서를 형성할 수 있다.
마지막으로, 도3C는 전체구조 상부에 비트라인 및 전하저장전극의 플러그 형성을 위한 폴리실리콘막을 형성한 후, 비트라인 및 전하저장전극 플러그용 마스크를 사용한 식각 공정에 의해 자기정렬 방식의 비트라인(80a) 및 전하저장전극 플러그(80b)를 형성하되, 상기 전하저장전극 플러그(80b) 형성은 상기 워드라인 측벽에 상기 비트라인 및 전하저장전극 플러그용 폴리실리콘막이 잔류하지 않도록 충분히 식각한 것을 도시한 것이다.
이때, 상기 비트라인 및 전하저장전극의 플러그 형성용 폴리실리콘막 대신 텅스텐막 또는 티타늄막을 사용할 수 있다.
도4는 도2의 Y-Y'축에 따른 도3C의 트랜지스터 단면도를 도시한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 필드 산화막 형성 공정 후 후속 크리닝 공정에서 필드 산화막이 손실되어 소자분리 영역이 활성 영역보다 낮아지는 것을 방지할 수 있어 트랜지스터의 열화를 제거할 수 있으며, 단일 공정으로 자기정렬 방식의 비트라인과 전하저장전극 플러그를 동시에 형성할 수 있어 비트라인 및 전하저장전극 플러그 형성을 위한 마스킹 공정시 오정렬에 의한 소자의 불량을 해결할 수 있으며 공정 단순화를 꾀할 수 있다.
도1은 종래기술에 따른 반도체 장치의 트랜지스터 제조 공정 단면도,
도2는 본 발명의 일실시예에 따라 형성된 반도체 장치의 트랜지스터 레이 아웃 평면도,
도3A 내지 도3C는 도2의 X-X'축에 따른 반도체 장치의 트랜지스터 제조 공정 단면도,
도4는 도2의 Y-Y'축에 따른 도3C의 트랜지스터 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 20 : 게이트 산화막
30, 50, 80 : 폴리실리콘막 40 : 필드 산화막
60 : 층간 절연용 산화막 70 : 산화막 스페이서
100 : 워드라인 200 : 활성영역
300 : 비트라인 콘택홀 400 : 전하저장전극 콘택홀

Claims (4)

  1. 반도체 기판상에 게이트 절연막 및 게이트 전극용 전도막을 형성하는 단계;
    소자분리 마스크를 사용하여 상기 게이트 전극용 전도막, 게이트 절연막 및 소정깊이의 반도체 기판을 식각하여 트랜치를 형성하는 단계;
    전체구조 상부에 제1 절연막을 형성하고, 상기 게이트 전극용 전도막이 드러날때까지 전면 에치백하여 소자분리막을 형성하는 단계;
    전체구조 상부에 워드라인용 전도막 및 층간 절연막을 형성하는 단계;
    게이트 전극 및 워드라인 형성용 마스크를 사용하여 상기 층간 절연막, 워드라인용 전도막, 게이트 전극용 전도막 및 게이트 절연막을 선택식각하여 게이트 전극 및 워드라인을 형성하는 단계;
    전체구조 상부에 제2 절연막을 형성하고, 마스크없이 전면식각하여 상기 소자분리막, 게이트 전극 및 워드라인 측벽에 제2 절연막 스페이서를 형성하는 단계; 및
    전체구조 상부에 비트라인 및 전하저장전극 플러그용 전도막을 형성하고, 비트라인 및 전하저장전극 콘택홀 형성용 마스크를 사용한 전면 에치백 공정에 의해 비트라인 및 전하저장전극 플러그를 형성하는 단계를 포함해서 이루어진 반도체 장치의 트랜지스터 제조방법.
  2. 제1항에 있어서,
    상기 게이트 전극용 전도막은 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 트랜지스터 제조방법.
  3. 제1항에 있어서,
    상기 워드라인용 전도막은 폴리실리콘막, 텅스텐막, 텅스텐실리사이드막, 티타늄막 내지 티타늄나이트라이드막 중 어느 한 막인 것을 특징으로 하는 반도체 장치의 트랜지스터 제조방법.
  4. 제1항에 있어서,
    상기 비트라인 및 전하저장전극 플러그용 전도막은 폴리실리콘막, 텅스텐막 내지 티타늄막 중 어느 한 막인 것을 특징으로 하는 반도체 장치의 트랜지스터 제조방법.
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