KR19980037651A - 반도체 메모리 소자의 패드 및 그 제조방법 - Google Patents

Abstract

반도체 소자의 비트라인 콘택 및 노드 콘택 형성시 발생하는 식각 데미지와 필드 부팅(field butting) 문제를 해결하기에 적당한 반도체 메모리 소자와 패드 및 그 제조방법에 대한 것으로 이와 같은 반도체 메모리 소자의 패드는 활성 영역과 필드 영역이 정의된 기판과, 필드 영역상에 형성된 필드 절연막과, 활성 영역상에 사방 절연되도록 일정 간격을 갖도록 형성된 게이트 전극과, 드러난 게이트 전극 양측의 기판에 형성된 소오스/드레인 영역과, 소오스/드레인 영역과 콘택되도록 형성된 셀렉티브 텅스텐과, 게이트 전극 사이에 형성된 셀렉티브 텅스텐 상에 콘택되어 형성된 제1전도층과, 제1전도층과 격리되어 게이트 전극과 필드 절연막 사이의 셀렉티브 텅스텐 상에 형성된 캐패시터의 스토리지 노드와, 스토리지 노드 상에 적층되어 형성된 유전막과 캐패시터의 플레이트 노드를 포함하여 구성된다.

Description

반도체 메모리 소자의 패드 및 그 제조방법

본 발명은 패드 형성에 관한 것으로, 특히 반도체 소자의 비트 라인 콘택 및 노드 콘택 형성시 발생하는 식각 데미지와 필드 부팅(field butting) 문제를 해결하기에 적당한 반도체 메모리 소자의 패드 및 그 제조방법에 대한 것이다.

이하 첨부 도면을 참조하여 종래의 반도체 메모리 소자의 패드 및 그 제조방법을 설명하면 다음과 같다.

도 1은 종래 반도체 메모리 소자의 패드단면도이고, 도 2는 종래 반도체 메모리 소자의 패드 제조방법을 나타낸 공정단면도이다.

먼저 종래 반도체 메모리 소자의 패드는 도 1에 도시한 바와 같이 필드 영역과 활성 영역이 정의된 기판(1) 상의 필드 영역에 필드 산화막(2)이 있고 상기 활성 영역 상에 일정 간격을 갖는 복수개의 게이트 전극(4)이 있고, 상기 게이트 전극(4) 하부의 기판(1)상에는 게이트 산화막(3)이 형성되어 있고, 상기 게이트 전극(4)상에는 게이트 캡 절연막(5)이 적층되어 있으며 상기 게이트 전극(4)의 측면에는 게이트 측벽 절연막(7)이 형성되어 있다.

그리고 상기 게이트 전극(4) 및 상기 필드 산화막(2) 사이의 기판(1) 소정 영역에는 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역(6)이 형성되어 있다.

그리고 상기 게이트 전극(4)과 상기 필드 산화막(2) 사이의 상기 소오스/드레인 영역(6)과 콘택되도록 폴리 실리콘 패드(10)가 형성되어 있고, 상기 게이트 전극(4) 사이의 폴리 실리콘 패드(10)상에 콘택홀을 갖도록 제1절연막(12)이 형성되었고 상기 콘택홀을 통해 게이트 전극(4) 사이의 폴리 실리콘 패드(10)와 콘택되도록 비트 라인(14)이 형성되어 있다.

그리고 상기 게이트 전극(4)과 상기 필드 산화막(2) 사이에 형성된 폴리 실리콘 패드(10) 상에 콘택홀을 갖는 제1절연막(12)과 제2절연막(16)이 적층되어 형성되었고 상기 콘택홀에 폴리 실리콘 패드(10)와 콘택되는 캐패시터의 스토리지 노드(18)가 형성되었다.

그리고 상기 캐패시터의 스토리지 노드(18) 상에 유전막(19)이 형성되었고 상기 유전막(19) 상에 캐패시터의 플레이트 노드(20)가 형성되었다.

다음으로 종래의 반도체 메모리 소자의 패드 제조방법은 먼저 도 2a에 도시한 바와 같이 필드 영역과 활성 영역이 정의된 기판(1)의 필드 영역에 열공정으로 필드 산화막(2)을 형성한다.

그리고 전면에 제1산화막을 증착하고 상기 제1산화막 상에 폴리 실리콘층과 제2산화막을 차례로 증착한다.

이어서 감광막을 도포하여 소정 부분이 남도록 노광 및 현상 공정으로 선택적으로 감광막을 패터닝한다.

그리고 패터닝된 감광막을 마스크로 이용하여 제2산화막과 폴리 실리콘층을 차례로 이방성 식각하여 소정 부분에 복수개의 게이트 전극(4)과 게이트 캡 절연막(5)을 형성한다.

그리고 전면에 제3산화막을 증착한 후 이방성 시각으로 게이트 전극(4) 양 측면에 게이트 측벽 절연막(7)을 형성한다. 그리고 상기 게이트 전극(4)의 양측의 기판(1)에 LDD(lightly doped drain) 구조의 소오스/드레인 영역(6)을 형성한다.

이어서 도 2b에 도시한 바와 같이 전면에 제1절연막(8)을 증착하고 감광막(9)을 도포한 후 노광 및 현상 공정으로 선택적으로 감광막(9)을 패터닝 한다.

그리고 패터닝된 감광막(9)을 마스크로 이용하여 상기 소오스/드레인 영역(6)이 드러나도록 제1절연막(8)을 식각한다.

그리고 도 2c에 도시한 바와 같이 감광막(9)을 제거한 후 상기 전면에 폴리실리콘을 증착하고 상기 폴리 실리콘 상에 감광막(9)을 도포한다.

그리고 상기 감광막(9)을 노광 및 현상 공정으로 선택적으로 패터닝한 후 상기 패터닝된 감광막(9)을 마스크로 이용하여 상기 소오스/드레인 영역(6)과 콘택되도록 폴리 실리콘 패드(10)를 형성한다.

다음으로 도 2d에 도시한 바와 같이 전면에 제4산화막을 증착하여 제1층간 절연막(12)을 형성하고 상기 전면에 감광막(13)을 도포하여 소정 부분을 노광 및 현상 공정으로 선택적으로 패터닝한다.

이후에 상기 패터닝된 감광막(13)을 마스크로 이용하여 상기 제1층간 절연막(12)을 식각하여 상기 게이트 전극(4) 사이의 폴리 실리콘 패드(10) 상의 소정 부분에 콘택홀을 형성한다.

다음으로 도 2e에 도시한 바와 같이 감광막(13)을 제거한 후 전면에 폴리 실리콘을 증착하고 감광막(15)을 도포하여 노광 및 현상 공정으로 선택적으로 감광막을 패터닝한다. 여기서 폴리 실리콘 대신 알루미늄이나 텅스텐을 증착하여도 된다.

그리고 상기 패터닝된 감광막(15)을 마스크로 이용하여 폴리 실리콘을 식각하여 상기 콘택홀에 비트 라인(14)을 형성한다.

도 2f에 도시한 바와 같이 감광막(15)을 제거하고 전면에 산화막을 증착하여 제2층간 절연막(16)을 형성한다.

그리고 상기 전면에 감광막(17)을 도포하여 소정 부분을 노광 및 현상 공정으로 제거한다. 이후에 상기 제거되고 남은 감광막을 마스크로 이용하여 제2층간 절연막(16)을 식각하여 게이트 전극(4)과 필드 산화막(2) 사이의 폴리 실리콘 패드(10)상에 콘택홀을 형성한다.

다음으로 도 2g에 도시한 바와 같이 전면에 전도성이 있는 폴리 실리콘이나 금속층을 증착한 후 선택적으로 패터닝하여 상기 콘택홀에 캐패시터의 스토리지 노드(18)를 형성한다.

그리고 상기 전면에 산화막을 증착하고 상기 산화막 상에 전도성이 있는 폴리 실리콘이나 금속층을 증착한 후 패터닝하여 상기 캐패시터의 스토리지 노드(18) 상부에 유전막(19)과 캐패시터의 플레이트 노드(20)를 형성한다.

이와 같은 과정을 통해 종래의 반도체 메모리 소자와 패드 형성공정을 완료한다.

종래의 반도체 메모리 소자의 패드 및 그 제조방법에는 다음과 같은 문제가 있었다.

첫째, 반도체 메모리 소자의 비트라인 콘택과 노드 콘택 패드를 형성하기 위하여 두 번 이상의 사진 식각 공정이 필요하다.

둘때, 고집적 소자일수록 패드 형성을 위한 공정시 콘택 마진이 적어서 미스얼라인이 형성될 수 있고 이에따라 기판과 식각 데미지가 생기기 쉽고, 또한 콘택의 필드 부팅(butting) 문제가 발생될 수 있다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로써 공정을 단순화하면서 식각 데미지를 해결하고 콘택 마진을 확보하여 콘택의 부팅을 해결할 수 있는 반도체 메모리 소자의 패드 및 그 제조방법을 제공하는 데 그 목적이 있다.

도 1은 종래 반도체 메모리 소자의 패드단면도

도 2a 내지 2g는 종래 반도체 메모리 소자의 패드 제조방법을 나타낸 공정단면도.

도 3은 본 발명 반도체 메모리 소자의 패드단면도.

도 4a 내지 4f는 본 발명 반도체 메모리 소자의 패드 제조방법을 나타낸 공정단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

30:기핀31:필드 산화막

32:게이트 산화막33:게이트 전극

34:게이트 캡 절연막35:저농도 소오스/드레인 영역

36:게이트 측벽 절연막37:고농도 소오스/드레인 영역

38:셀렉티브 텅스텐39:제1절연막

40, 42, 44:감광막41:비트 라인

43:제2절연막45:스토리지 노도

46:유전막47:플레이트 노드

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 패드는 활성 영역과 필드 영역이 정의된 기판과, 상기 필드 영역상에 필드 절연막과, 상기 활성 영역 상에 사방 절연되도록 일정 간격을 갖고 형성된 게이트 전극과, 상기 드러난 게이트 전극 양측의 기판에 형성된 소오스/드레인 영역과, 상기 소오스/드레인 영역과 접촉되어 형성된 셀렉티브 텅스텐과, 상기 게이트 전극 사이에 형성된 상기 셀렉티브 텅스텐과 콘택되어 형성된 제1전도층과, 상기 제1전도층과 격리되어 상기 게이트 전극과 상기 필드 절연막 사이의 상기 셀렉티브 텅스텐과 콘택되어 형성된 캐패시터의 스토리지 노드와, 상기 스토리지 노드 상에 적층되어 형성된 유전막과 캐패시터의 플레이트 노드를 포함하여 구성되는 것을 특징으로 한다.

또한 상기와 같이 구성된 본 발명 반도체 메모리 소자의 패드 제조방법은 기판 상에 필드 영역과 활성 영역을 정의 하는 단계와, 상기 필드 영역 사에 필드 산화막을 형성하는 단계와, 상기 활성 영역상에 일정 간격을 갖도로 사방으로 절연된 복수개의 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측에 소오스/드레인 영역을 형성하는 단계와, 상기 소오스/드레인 영역과 콘택되도록 셀렉티브 텅스텐을 형성하는 단계와, 상기 게이트 전극 사이의 상기 셀렉티브 텅스텐과 콘택되도록 제1전도층을 형성하는 단계와, 상기 제1전도층과 격리되도록 상기 필드 절연막과 상기 게이트 전극 사이의 상기 셀렉티브 텅스텐과 콘택되도록 캐패시터의 스토리지 노드를 형성하는 단계와, 상기 캐패시터의 스토리지 노드 상에 캐패시터의 유전막과 캐패시터의 플레이트 노드를 적층하여 형성함을 특징으로 한다.

이하 첨부 도면을 참조하여 본 발명 반도체 메모리 소자의 패드 및 그 제조방법에 대하여 설명하면 다음과 같다.

도 3은 본 발명 반도체 메모리 소자의 패드단면도이고, 도 4a 내지 4f는 본 발명 반도체 메모리 소자의 패드 제조방법을 나타낸 공정단면도이다.

먼저 본 발명 반도체 메모리 소자의 패드는 도 3에 도시한 바와 같이 활성 영역과 필드 영역이 정의된 기판(30)이 있고, 상기 필드 영역 상에 필드 산화막(31) 형성되었다.

그리고 상기 기판(30)의 활성 영역 상에 일정 간격으로 복수개의 게이트 전극(33)이 있고, 상기 게이트 전극(33) 하부의 기판(30)상에는 게이트 산화막(32)이 형성되어 있고, 상기 게이트 전극(33) 상에는 게이트 캡 절연막(34)이 적층되어 있으며 상기 게이트 전극(33)의 측면에는 게이트 측벽 절연막(36)이 형성되어 있다.

그리고 상기 게이트 전극(33) 및 상기 필드 산화막(31) 사이의 기판(30) 내의 소정 영역에는 저농도 소오스/드레인 영역(35)과 고농도 소오스/드레인 영역(37)이 LDD(Lightly Doped Drain) 구조로 형성되어 있다.

그리고 상기 게이트 전극(33)과 상기 필드 산화막(31) 사이의 기판(30) 상에 셀렉티브(selective) 텅스텐(38)이 상기 게이트 캡 절연막(34)과 나란한 높이를 갖고 형성되어 있으며 상기 게이트 전극(33) 사이의 셀렉티브 텅스텐(38) 상에 콘택홀을 갖도록 제1층간 절연막(39)이 형성되었고 상기 콘택홀을 통해 게이트 전극(33) 사이의 셀렉티브 텅스텐(38)과 콘택되도록 비트 라인(41)이 형성되어 있다.

그리고 상기 게이트 전극(33)과 필드 산화막(31) 상에 형성된 셀렉티브 텅스텐(38) 상에 콘택홀을 갖도록 제1층간 절연막(39)과 제2층간 절연막(43)이 적층되어 형성되었고 상기 콘택홀에 셀랙티브 텅스텐(38)과 콘택되도록 캐패시터의 스토리지 노드(45)가 형성되었다.

그리고 상기 캐패시터의 스토리지 노드(45) 상에 캐패시터의 유전막(46)이 형성되었고 상기 유전막(46) 상에 캐패시터의 플레이트 노드(47)가 형성되었다.

이와 같이 구성되는 본 발명의 반도체 메모리 소자의 패드 제조방법을 설명하면 먼저 도 4a에 도시한 바와 같이 기판(30)에 차례로 패드 산화막과 질화막을 증착하고 질화막 상에 감광막을 도포하여 노광 및 현상 공정으로 선택적으로 감광막을 패터닝하여 패터닝된 감광막을 마스크로 이용하여 질화막과 산화막을 차례로 제거한다.(도면에는 도시되지 않았다.)

그리고 열산화 공정을 통해 필드 산화막(31)을 형성한 후에 감광막을 제거한다.

그리고 전면에 열산화나 화학기상 증착법으로 산화막을 증착한다.

이어서 전면에 도핑된 다결정 실리콘층을 증착한 후에 상기 다결정 실리콘층상에 화학기상 증착법으로 실리콘 산화막을 증착한다. 여기서 도핑된 다결정 실리콘층 대신 비정질 실리콘을 증착하여도 된다.

이어서 감광막을 도포하여 소정 부분만 남기고 노광 및 현상 공정으로 선택적으로 감광막을 패터닝한다.

그리고 패터닝된 감광막을 마사크로 이용하여 실리콘 산화막과 다결정 실리콘층을 차례로 이방성 식각하여 소정 부분에 복수개의 게이트 전극(33)과 게이트 캡 절연막(34)을 형성한다. 여기서 실리콘 산화막 대신에 질화막으로 게이트 캡 절연막(34)을 형성할 수도 있다.

이후에 드러난 기판(30)이 P형일 경우에는 인(phosphorus) 이온을 주입하여 저농도 소오스/드레인 영역(35)을 형성한다.

여기서 기판이 N형 일때는 보론(boron)을 이온 주입한다.

그리고 전면에 열산화나 화학기상 증착법으로 실리콘 산화막을 증착한 후 이방성 식각하여 게이트 전극(33)과 게이트 캡 절연막(34)의 양측면에 게이트 측벽 절연막(36)을 형성한다. 여기서 실리콘 산화막 대신 질화막으로 게이트 측벽 절연막(36)을 형성할 수도 있다.

그리고 상기 게이트 전극(33)과 상기 게이트 측벽 절연막(36) 양측 기판(40)에 아세닉(As+) 이온을 주입하여 고농도 소오스/드레인 영역(37)을 형성한다.

다음으로 도 4b에 도시한 바와 같이 드러난 기판(30)에 셀렉티브 텅스텐(38)을 상기 게이트 캡 절연막(34)과 어느 정도 나란한 높이를 갖도록 형성한다.

그리고 도 4c에 도시한 바와 같이 전면에 화학 기상 증착법으로 산화막을 증착하여 제1층간 절연막(39)을 형성한다.

그리고 상기 제1층간 절연막 상에 감광막(40)을 도포하여 노광 및 현상 공정으로 선택적으로 감광막을 패터닝한다.

그리고 패터닝된 감광막(40)을 마스크로 이용하여 상기 제1층간 절연막(39)을 식각하여 상기 게이트 전극(33) 사이의 셀렉티브 텅스텐(38)상에 콘택홀을 형성한다.

다음으로 도 4d에 도시한 바와 같이 상기 감광막(40)을 제거하고 전면에 실리콘, 알루미늄, 텅스텐과 같은 전도성 물질을 증착한 후, 전면에 감광막(42)을 도포한다.

그리고 감광막(42)의 소정 부분을 노광 및 현상 공정으로 선택적으로 패터닝 한다.

그리고 상기 패터닝된 감광막을 마스크로 이용하여 상기 전도성 물질을 식각하여 상기 게이트 전극(33) 사이에 비트 라인(41)을 형성한다.

이어서 도 4e에 도시한 바와 같이 상기 감광막(42)을 제거하고 전면에 화학기상 증착법으로 산화막이나 질화막을 증착하여 제2층간 절연막(43)을 형성한다.

그리고 상기 제2층간 절연막(43) 상에 감광막을 도포하여 노광 및 현상 공정으로 선택적으로 패터닝한다.

이어서 상기 패터닝된 감광막을 마스크로 이용하여 상기 제1층간 절연막(39)과 제2층간 절연막(43)을 이방성 식각하여 상기 게이트 전극(33)과 필드 산화막(31) 사이의 셀렉티브 텅스텐(38)이 드러나도록 노드 콘택홀을 형성한다.

다음으로 도 4f에 도시한 바와 같이 전면에 전도성이 있는 폴리 실리콘이나 금속층을 증착한 후 선택적으로 패터닝하여 상기 콘택홀에 캐패시터의 스토리지 노드(45)를 형성한다.

그리고 상기 전면에 산화막을 증착하고 상기 산화막 상에 전도성이 있는 폴리 실리콘이나 금속층을 증착한 후 패터닝하여 상기 스토리지 노드(45) 상부에 유전막(46)과 플레이트 노드(47)를 형성한다. 이와 같은 과정을 통해 본 발명에 따른 반도체 메모리 소자의 패드 제조공정이 완료된다.

상기와 같은 본 발명의 반도체 메모리 소자의 패드 및 그 제조방법은 다음과 같은 효과가 있다.

첫째, 기판에 형성된 셀렉티브 텅스텐을 노드 콘택 및 비트 라인 콘택 배선과 연결함으로 콘택 배선을 형성할 때 발생하는 기판과의 식각 데미지와 콘택들의 필드 부팅(butting) 문제를 해결할 수 있다.

둘째, 셀렉티브 텅스텐으로 메모리 소자의 패드를 형성하기 때문에 공정 스탭을 줄여 수율을 향상시킬 수 있다.

Claims (9)

1. 활성 영역과 필드 영역이 정의된 기판과,

   상기 필드 영역상에 필드 절연막과,

   상기 활성 영역 상에 사방 절연되도록 일정 간격을 갖도록 형성된 게이트 전극과,

   상기 드러난 게이트 전극 양측의 기판에 형성된 소오스/드레인 영역과,

   상기 소오스/드레인 영역과 접촉되어 형성된 셀렉티브 텅스텐과,

   상기 게이트 전극 사이의 상기 셀렉티브 텅스텐과 콘택된 제1전도층과,

   상기 제1전도층과 격리되어 상기 게이트 전극과 상기 필드 절연막 사이의 상기 셀렉티브 텅스텐과 콘택되어 형성된 캐패시터의 스토리지 노드와,

   상기 스토리지 노드 상에 적층되어 형성된 유전막과 캐패시터의 플레이트 노드를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 소자의 패드.
2. 제1항에 있어서, 상기 게이트 전극은 상측에 게이트 캡 절연막과, 하측에 게이트 측벽 절연막으로 절연되어 형성됨을 특징으로 하는 반도체 메모리 소자의 패드.
3. 제1항과 제2항에 있어서, 상기 셀렉티브 텅스텐 영역은 상기 게이트 캡 절연막과 같은 정도의 높이를 갖도록 형성됨을 특징으로 하는 반도체 메모리 소자의 패드.
4. 제1항에 있어서, 상기 제1전도층은 비트라인 역할을 함을 특징으로 하는 반도체 메모리 소자의 패드.
5. 기판 상에 필드 영역과 활성 영역을 정의하는 단계;

   상기 필드 영역 상에 필드 산화막을 형성하는 단계;

   상기 활성 영역상에 일정 간격을 갖도록 사방으로 절연된 복수개의 게이트 전극을 형성하는 단계;

   상기 게이트 전극 양측에 소오스/드레인 영역을 형성하는 단계;

   상기 소오스/드레인 영역과 콘택되도록 셀렉티브 텅스텐을 형성하는 단계;

   상기 게이트 전극 사이의 상기 셀렉티브 텅스텐과 콘택되도록 제1전도층을 형성하는 단계;

   상기 제1전도층과 격리되도록 상기 필드 절연막과 상기 게이트 전극 사이의 상기 셀렉티브 텅스텐과 콘택되도록 캐패시터의 스토리지 노드를 형성하는 단계;

   상기 캐패시터의 스토리지 노드 상에 캐패시터의 유전막과 캐패시터의 플레이트 노드를 적층하여 형성함을 특징으로 하는 반도체 메모리 소자의 패드 제조방법.
6. 제5항에 있어서, 상기 셀렉티브 텅스텐을 형성하기 전에 상기 활성 영역상에 남은 절연층을 완전히 제거하여 상기 소오스/드레인 영역이 드러나도록한 후 형성함을 특징으로 하는 반도체 메모리 소자의 패드 제조방법.
7. 제5항에 있어서, 상기 게이트 전극 상부에는 게이트 캡 절연막을 형성하고, 상기 게이트 전극 양 측면에는 게이트 측벽 절연막을 형성하여 절연함을 특징으로 하는 반도체 메모리 소자의 패드 제조방법.
8. 제5항에 있어서, 상기 게이트 캡 절연막과 상기 게이트 측벽 절연막은 산화막이나 질화막으로 형성함을 특징으로 하는 반도체 메모리 소자의 패드 제조방법.
9. 제5항에 있어서, 상기 제1전도층은 전도성을 갖는 폴리 실리콘이나 금속층으로 형성하고 비트 라인으로 사용됨을 특징으로 하는 반도체 메모리 소자의 패드 제조방법.