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KR100408520B1 - 게이트 전극과 단전자 저장 요소 사이에 양자점을구비하는 단전자 메모리 소자 및 그 제조 방법 - Google Patents

게이트 전극과 단전자 저장 요소 사이에 양자점을구비하는 단전자 메모리 소자 및 그 제조 방법 Download PDF

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KR100408520B1
KR100408520B1 KR10-2001-0025569A KR20010025569A KR100408520B1 KR 100408520 B1 KR100408520 B1 KR 100408520B1 KR 20010025569 A KR20010025569 A KR 20010025569A KR 100408520 B1 KR100408520 B1 KR 100408520B1
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single electron
quantum dot
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김병만
김문경
채희순
류원일
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삼성전자주식회사
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Abstract

게이트 전극과 단전자 저장 요소 사이에 양자점을 구비하는 단전자 메모리 소자 및 그 제조 방법에 관해 개시되어 있다. 개시된 본 발명은 소오스 및 드레인 사이에 나노 스케일의 채널 영역이 구성된 기판; 및 상기 채널 영역 상에 양자점을 포함하는 게이트 적층물 패턴을 구비하는 단전자 메모리 소자에 있어서, 상기 게이트 적층물 패턴은 상기 채널 영역 상에 형성된 하부막; 상기 하부막 상에 형성되어 있으면서 데이터 기록시에 상기 양자점에 대응되는 영역에 상기 하부막을 터널링한 단전자가 충전되는 영역이 마련되는 단전자 저장 매질; 상기 단전자 저장 매질 상에 형성되어 있고 양자점을 포함하는 상부막; 및 상기 상부막 상에 상기 양자점과 접촉되도록 형성된 게이트 전극으로 구성된 것을 특징으로 하는 단전자 메모리 소자 및 그 제조 방법을 제공한다.

Description

게이트 전극과 단전자 저장 요소 사이에 양자점을 구비하는 단전자 메모리 소자 및 그 제조 방법{Single electron memory device comprising quantum dots between gate electrode and single electron storage element and method for manufacturing the same}
본 발명은 메모리 소자 및 그 제조 방법에 관한 것으로써, 자세하게는 게이트 전극과 단전자 저장 요소 사이에 양자점(quantum dots)을 구비하는 단전자 메모리 소자 및 그 제조 방법에 관한 것이다.
MOSFET의 크기가 작아지면서 이전 세대의 소자에서 볼 수 없었던 여러 효과들로 인한 문제들이 발생되고 있고, 이에 따라 MOSFET의 계속적인 축소가 어려워지고 있다.
예를 들면, 소자의 크기가 작아지면서 유효 채널 길이의 감소에 따른 문턱 전압의 저하, DIBL(Drain Induced Barrier Lowering), 펀치쓰루(punchthrough) 등과 소자 내부의 전계 증가에 의해 발생되는 고온 반송자(hot carrier)들에 의한 산화막의 열화 및 누설 전류 증가 등과 같은 문제들이 발생되는데, 이러한 문제들은 MOSFET의 축소가 어렵게 만드는 주요 요인들이 되고 있다.
그러나, 무엇보다 중요한 것은 MOSFET에 대한 스케일링(scaling)을 계속하여, 그 크기를 나노미터 수준까지 작게 하는 경우에 근본적인 물리적 한계에 부딪친다는 사실이다.
즉, 극소화된 MOSFET에서는 소자의 동작에 관여하는 전자의 수와 열적으로 요동(fluctuation)하는 전자의 수가 비슷해지게 되어 상온에서의 적절한 동작을 기대할 수 없게 된다.
이에 따라, 현재의 집적회로 기술의 대부분을 차지하는 CMOSFET를 대체할 새로운 소자 기술의 개발이 절실하게 요구되고 있으며, 단전자 트랜지스터(Single Electron Transistor:SET)는 그 대안 중의 하나로 최근 활발히 연구되고 있는 소자 개념이다.
단전자 소자들의 물리적인 원리가 되는 것은 "Coulomb blockade"라는 현상인데, 이 현상은 미세한 크기를 갖는 터널 접합을 통해 전자가 터널링하는 과정에서 접합 커패시턴스에 대한 대전 에너지(charging energy) 및 정전 에너지(electrostatic energy) 등으로 구성되는 전체 시스템의 자유 에너지가 커지는지 작아지는지에 따라 특정 조건에서 터널링이 차단되는 것이다.
단전자 트랜지스터는 양자점(quantum dot)을 사이에 둔 두 개의 터널 접합을 통해서 흐르는 전류를 이 양자점에 용량적으로 커플링된(capacitive coupled) 게이트 전위를 통해 "Coulomb blockade" 조건을 조절함으로 제어하는 스위칭 소자이다.
한편, 단전자 메모리 소자는 터널 접합을 통하여 채널에 커플링된 양자점을 저장 전극(storage electrode)으로 사용하고, 이 양자점에 저장된 전하에 의한 채널 전류의 변화를 "0" 또는 "1"의 정보로 인식하는 기억 소자이다.
MOSFET와 달리 이러한 단전자 소자들은 소자를 작게 만들수록 열적 요동에 의한 영향을 덜 받게 되고, 소자의 특성은 구체적인 소자의 구조보다 소자의 각 요소 사이의 커패시턴스에 의해 결정되므로, 소자 스케일링에 보다 유리하다.
현재까지 보고된 바 있는 단전자 메모리 소자들은 크게 두 가지로 구분할 수 있는데, 그 하나는 도 1에 도시된 바와 같이 단일 양자점(14)에 전자를 저장하는 소자이고, 다른 하나는 도 2에 도시된 바와 같이 높은 분포 밀도의 나노 결정 어레이(nano-crystal array)(20)를 저장 전극으로 사용하고 MOSFET를 감지 소자로 사용하는 혼합 구조(hybrid structure)의 소자이다. 도 1 및 도 2에서 참조번호 10은 기판을 나타내고, 참조부호 S, D 및 G와 G1은 각각 소오스, 드레인 및 게이트 적층물을 나타낸다. 도 1의 경우, 게이트 적층물(G)은 소오스(S) 및 드레인(D) 사이의 기판(10) 상에 순차적으로 형성된 터널링 산화막(12), 단일 양자점(14), 단일 양자점(14)을 덮는 컨트롤 산화막(16) 및 게이트 전극(18)으로 구성되고, 도 2의 경우, 게이트 적층물(G1)은 도 1의 경우와 동일하되, 단일 양자점(14) 대신 나노 결정 어레이를 포함한다.
도 1에 도시된 단전자 메모리 소자는 나노 리소그라피 기술을 사용하여 양자점(14)을 형성한 소자이고, 도 2에 도시된 단전자 메모리 소자는 자발 성장 기법을 활용하여 나노 결정 어레이(20)를 형성한 소자이다.
이와 같은 단전자 메모리 소자에서 터널링 산화막(12)의 두께는 쓰기/지우기의 속도와 함께 정보의 유지 시간(retention time) 등 소자의 신뢰도를 결정하는 요인이 되고, 컨트롤 산화막(16)의 두께와 양자점의 분포 밀도 등은 문턱 전압 변화의 크기를 결정하는 요인이 된다.
그런데, 종래의 단전자 메모리 소자는 터널링 산화막(12)에 양자점 또는 나노 결정 어레이가 형성되므로, 이들을 형성하는 과정에서 터널링 산화막(12)에 결함(defect)이 형성될 수 있으며, 그에 따라 소자 자체의 특성이 변할 수 있고, 터널링 산화막(12)에 양자점을 형성함에 있어 많은 제약이 따르게 된다.
예컨대, 단전자 터널링을 상온에서 구현하기 위해, 양자점의 크기는 재질이 실리콘인 경우에 10nm 이하가 바람직한데, 터널링 산화막에 대한 결함 발생 가능성 때문에 의도한 크기의 양자점을 형성하기 어렵고, 따라서 상온에서 동작되는 단전자 메모리 소자의 확보가 어려워지게 된다. 또, 정보 유지 시간도 실용에 적합한 기준에 미치지 못하고 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 실용에 적합한 정도의 충분한 정보 유지 시간을 확보하면서 양자점 또는 동등한 효과를 얻을 수 있는 요소를 형성하는 과정에서 소자의 특성 변화도 방지할 수 있는 단전자 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 단전자 메모리 소자의 제조 방법을 제공함에 있다.
도 1 및 도 2는 각각 종래 기술에 의한 단전자 메모리 소자의 단면도이다.
도 3 내지 도 6은 각각 본 발명의 제1 내지 제4 실시예에 의한 게이트 전극과 단전자 저장 요소 사이에 양자점을 구비하는 단전자 메모리 소자의 단면도이다.
도 7 내지 도 10은 도 3에 도시한 단전자 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 11 및 도 12는 도 4에 도시한 단전자 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 13 및 도 14는 도 5에 도시한 단전자 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 15 및 도 16은 도 5에 도시한 단전자 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호설명*
40, 60:기판
42, 84:제1 도전성 불순물 영역(소오스)
44, 86:제2 도전성 불순물 영역(드레인)
46, 68:하부막 48, 70:단전자 저장 매질
50, 54, 56, 80, 96, 110, 114:상부막
52, 58, 78a:게이트 전극 54a, 90:제1 양자점
54b, 94:제2 양자점 62:절연막 패턴
45, 64:필드 산화막 66:도전성 불순물
72, 76:제1 및 제2 상부막 50a, 74, 100:양자점
78:게이트 전극층 82, 98, 112, 118:게이트 적층물
92:중간막 83:감광막 패턴
116:상부막(114)의 오목한 부분을 채운 게이트 전극 부분
P, P1, P2, 82a, 98a, 112a, 118a:게이트 적층물 패턴
상기 기술적 과제를 달성하기 위하여, 본 발명은 소오스 및 드레인 사이에 나노 스케일의 채널 영역이 구성된 기판; 및 상기 채널 영역 상에 양자점을 포함하는 게이트 적층물 패턴을 구비하는 단전자 메모리 소자에 있어서, 상기 게이트 적층물 패턴은 상기 채널 영역 상에 형성된 하부막과, 상기 하부막 상에 형성되어 있고, 상기 하부막을 터널링한 단전자의 충전이 이루어지는 단전자 저장 매질과, 상기 단전자 저장 매질 상에 형성되어 있고 양자점을 포함하는 상부막 및 상기 상부막 상에 상기 양자점과 접촉되도록 형성된 게이트 전극으로 구성된 것을 특징으로 하는 단전자 메모리 소자를 제공한다.
이때, 상기 양자점은 상기 단전자 저장 매질과 비접촉상태 또는 접촉 상태로 구비되어 있다.
상기 상부막은 제1 및 제2 상부막으로 구성되어 있고, 상기 제2 상부막에 상기 양자점이 포함되어 있다.
상기 단전자 저장 매질은 상기 하부막과의 계면 또는 자체의 벌크내에 양자화된 형태로 트랩 사이트를 갖는 나노 스케일의 질화막(Si3N4), 순수 실리콘층(Si), 실리콘 게르마늄층(SiGe) 및 갈륨비소층(GaAs)으로 이루어진 군중 적어도 선택된어느 하나이다.
본 발명은 또한 상기 기술적 과제를 달성하기 위하여, 소오스 및 드레인 사이에 나노 스케일의 채널 영역이 구성된 기판; 및 상기 채널 영역 상에 양자점을 포함하는 게이트 적층물 패턴을 구비하는 단전자 메모리 소자에 있어서,
상기 게이트 적층물 패턴은 상기 채널 영역 상에 순차적으로 형성된 하부막, 상부막 및 게이트 전극으로 구성된 것이되, 상기 상부막에 상하로 이격된 제1 및 제2 양자점이 내재되어 있고, 상기 제1 양자점은 상기 하부막과, 상기 제2 양자점은 상기 게이트 전극의 저면과 각각 접촉된 것을 특징으로 하는 단전자 메모리 소자를 제공한다.
본 발명은 또한 상기 기술적 과제를 달성하기 위하여, 소오스 및 드레인 사이에 나노 스케일의 채널 영역이 구성된 기판; 및 상기 채널 영역 상에 양자점을 포함하는 게이트 적층물 패턴을 구비하는 단전자 메모리 소자에 있어서,
상기 게이트 적층물 패턴은 상기 채널 영역 상에 형성된 하부막과, 상기 하부막 상에 형성되어 있고, 상기 하부막을 터널링한 단전자가 충전되는 단전자 저장 수단과, 상기 단전자 저장 수단을 덮는 상부막 및 상기 상부막 상에 형성된 게이트 전극으로 구성되어 있되, 상기 상부막의 표면은 올록볼록하게 된 것을 특징으로 하는 단전자 메모리 소자를 제공한다.
이때, 상기 단전자 저장 수단은 단전자 저장 매질로써, 질화막, 순수 실리콘층, 실리콘 게르마늄층 및 갈륨비소층으로 이루어진 군중 적어도 선택된 어느 하나이다. 또, 상기 단전자 저장 수단은 상기 하부막 상에 형성된 양자점이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 나노 스케일의 채널 영역을 갖는 MOSFET의 상기 채널 영역 상에 형성된 게이트 적층물 패턴에 단전자 저장 요소를 구비하는 단전자 메모리 소자의 제조 방법에 있어서, 상기 게이트 적층물 패턴을 형성하는 단계는, 기판 상에 하부막 및 상기 하부막을 터널링한 단전자의 충전이 이루어지는 단전자 저장 매질을 순차적으로 형성하는 제1 단계와, 상기 단전자 저장 매질 상에 양자점을 포함하는 상부막을 형성하는 제2 단계와, 상기 상부막 상에 상기 양자점과 접촉되도록 게이트 전극층을 형성하는 제3 단계 및 상기 하부막, 상기 단전자 저장 매질, 상기 상부막 및 상기 게이트 전극층을 역순으로 패터닝하는 제4 단계를 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법을 제공한다.
이때, 상기 제2 단계는 상기 단전자 저장 매질 상에 제1 상부막을 형성하는 단계와, 상기 제1 상부막 상에 상기 양자점을 형성하는 단계 및 상기 제1 상부막 상에 상기 양자점을 덮는 제2 상부막을 형성하는 단계를 더 포함한다.
또, 상기 제2 단계는 상기 단전자 저장 매질 상에 상기 양자점을 형성하는 단계 및 상기 단전자 저장 매질 상에 상기 양자점을 덮는 상기 상부막을 형성하는 단계를 더 포함한다.
또한 본 발명은 상기 다른 기술적 과제를 달성하기 위하여, 상기 게이트 적층물 패턴을 형성하는 단계가 기판 상에 하부막을 형성하는 제1 단계와, 상기 하부막 상에 상하로 이격된 제1 및 제2 양자점을 포함하는 상부막을 형성하는 제2 단계와, 상기 상부막 상에 상기 제2 양자점과 접촉되는 게이트 전극을 형성하는 제3 단계 및 상기 하부막, 상부막 및 게이트 전극을 역순으로 패터닝하는 제4 단계를 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법을 제공한다.
이때, 상기 제2 단계는 상기 하부막 상에 상기 하부막을 터널링하는 단전자의 충전이 이루어지는 상기 제1 양자점을 형성하는 단계와, 상기 하부막 상에 상기 제1 양자점을 덮는 제1 상부막을 형성하는 단계와, 상기 제1 상부막 상에 상기 제2 양자점을 형성하는 단계 및 상기 제1 상부막 상에 상기 제2 양자점을 덮는 제2 상부막을 형성하는 단계를 더 포함한다.
또한, 본 발명은 상기 다른 기술적 과제를 달성하기 위하여, 상기 게이트 적층물 패턴을 형성하는 단계가 기판 상에 하부막을 형성하는 제1 단계와, 상기 하부막 상에 상기 하부막을 터널링한 단전자가 충전되는 단전자 저장 수단 및 이를 덮는 상부막을 순차적으로 형성하되, 상기 상부막의 표면은 올록볼록하게 형성하는 제2 단계와, 상기 상부막 상에 게이트 전극층을 형성하는 제3 단계 및 상기 하부막, 상기 단전자 저장 수단, 상기 상부막 및 상기 게이트 전극층을 역순으로 패터닝하는 제4 단계를 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법을 제공한다.
이때, 상기 단전자 저장 수단은 양자점 또는 상기 단전자 저장 매질로 형성한다.
이와 같은 본 발명에 의한 단전자 메모리 소자는 게이트 전극 저면에 구비된 양자점과 기판의 나노 스케일의 채널 영역 상에 형성된 터널링막 사이에 나노 스케일의 저장 매질로써 질화막을 구비한다. 이에 따라, 나노 스케일에서도 질화막을국부적으로 충전(charging)하는 것이 가능하여 양자점을 데이터 저장 전극으로 사용한 종래 기술에 의한 단전자 메모리 소자의 정보 유지 시간보다 훨씬 긴 정보 유지 시간을 확보할 수 있다. 또한, 양자점을 터널링막인 하부막에 형성하는 것이 아니라 상부막 형성함으로써 소자 특성을 변화시키지 않으면서 다양한 양자점 형성 방법으로 양자점을 형성할 수 있는 이점이 있다.
이하, 본 발명의 실시예에 의한 단전자 메모리 소자 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 단전자 메모리 소자에 대해 설명한다.
<제1 실시예>
도 3을 참조하면, 참조번호 40은 MOSFET가 형성된 기판으로써, 형성된 MOSFET의 타입에 따라 P형 또는 N형 반도체 기판, 예컨대 실리콘 기판이 될 수 있다. 그리고 참조번호 42 및 44는 각각 기판(40)에 형성된 제1 및 제2 도전성 불순물 영역으로써, 소오스 및 드레인이다. 또, 참조번호 45는 필드 산화막으로써, 로코스형 산화막이다. 제1 및 제2 도전성 불순물 영역들(42, 44)은 이격되어 있는데, 이격 거리(S)는 수십 나노미터(nm) 정도이다. 이에 따라, 제1 및 제2 도전성 불순물 영역들(42, 44) 사이의 기판(40) 상층부에 형성되는 채널 영역(C)의 스케일도 나노 스케일이 된다. 채널 영역(C) 상에 게이트 적층물 패턴(P)이 형성되어 있다. 게이트 적층물 패턴(P)은 순차적으로 형성된 하부막(46), 단전자 저장 매질(48), 상부막(50) 및 게이트 전극(52)으로 구성되어 있다. 하부막(46)은 단전자 터널링을위한 터널링막으로써, 그 두께가 수 나노미터(예컨대, 5nm이하)인 실리콘 산화막(SiO2), 알루미나막(Al2O3), 탄탈륨 산화막(TaO2) 및 티타늄 산화막(TiO2)으로 이루어진 군중에서 적어도 선택된 어느 하나인 것이 바람직하나, 실리콘 산화막인 것이 더욱 바람직하다. 단전자 저장 매질(48)은 하부막(46)과의 계면 또는 자체의 벌크내에 양자화된 형태로 트랩 사이트를 갖는 나노 스케일의 질화막(Si3N4)인 것이 바람직하다. 그러나 실리콘층(Si)이나 기타 반도체 및 금속 물질층도 무방하다. 상부막(50)은 하부막(46)과 동일한 물질막, 예컨대 실리콘 산화막인 것이 바람직하나, 상기한 하부막(46)과 다른 물질막이라도 무방하다. 이러한 상부막(50)에 양자점(50a)이 내재되어 있다. 구체적으로, 양자점(50a)은 상부막(50)에 박혀 있는 형상이다. 이러한 양자점(50a)은 단전자 저장 매질(48)과 비접촉 상태이나 게이트 전극(52)의 저면과는 접촉되어 있다. 곧, 게이트 전극(52)은 양자점(50a) 및 상부막(50)의 상부면으로 구성되는 표면에 형성되어 있다. 상부막(50)에 박혀 있는 형태로 구비된 양자점(50a)은 단전자 저장 매질(48)의 대응하는 영역을 충전하는, 곧 단전자 저장 매질(48)을 국소적으로 충전시키는 역할을 한다. 따라서, 양자점(50a)의 크기는 상온에서 단전자 터널링을 실현할 수 있도록 가능한 작은 것이 바람직하다. 예를 들면, 양자점(50a) 형성 재질이 실리콘인 경우에 양자점(50a)의 크기는 10nm이하인 것이 바람직하다. 게이트 전극(52)은 실리콘층 등과 같은 반도체 및 금속 물질층인 것이 바람직하다.
한편, 도면에 도시하지는 않았지만, 게이트 적층물 패턴(P)의 측면에 게이트스페이서기 더 구비될 수 있고, 이 경우에 제1 및 제2 도전성 불순물 영역(42, 44)들 각각은 상기 게이트 스페이서를 마스크로 하여 보다 깊게 주입된 불순물 영역을 포함하는 LDD형태인 것이 바람직하다.
이러한 단전자 메모리 소자의 동작을 살펴보면, 게이트 전극(52)에 전압을 인가할 때, 나노 스케일의 채널 영역(C)과 게이트 전극(52) 저면에 접촉된 양자점(50a)의 커플링에 의해 단전자 저장 매질(48)에 하부막(46)을 터널링한 단전자가 충전된다. 이렇게 단전자 저장 매질(48)에 단전자가 충전됨으로써, 새로운 조건의 "Coulomb blockade"가 나타난다. 곧, 단전자가 충전된 후 게이트 전극(52)에 인가되는 전압을 소정의 값으로 증가하더라도 더 이상의 전자 터널링이 일어나지 않게 된다. 이와 같이, 단전자가 충전된 후에는 게이트 전극(52)에 인가되는 전압을 소정의 전압까지 증가하더라도 추가적인 단전자 터널링이 차단되므로, 단전자 충전 현상을 일으킬 수 있다. 이러한 현상을 이용하여 소오스 및 드레인 사이에 흐르는 전류를 단속함으로써, 단전자 메모리 소자의 동작을 구현할 수 있다.
구체적으로, 드레인에 Vd를 인가하고, 게이트 전극(52)에 Vg를 인가하여 단전자 저장 매질(48)에 하부막(46)을 터널링하는 단전자를 저장하는 것으로 데이터 쓰기(write) 동작을 실행한다.
다음에, 드레인에 Vd'을, 게이트 전극(52)에 Vg'을 인가하여 MOSFET는 온(on) 상태로 유지할 때, 소오스와 드레인 사이의 전류가 기준 전류 이상일 때를 데이터 "1"을 읽은 것으로 하고, 기준 전류 이하일 때를 데이터 "0"을 읽은 것으로 하여 데이터 읽기(read) 동작을 실행한다.
그리고 소오스, 드레인 및 기판은 접지 상태로 두고, 게이트 전극(52)에 소거 전압(<0)을 인가하여 단전자 저장 매질(48)에 충전된 전자를 방전시키는 것으로 데이터 소거 동작을 실행한다.
이와 같은 단전자 메모리 소자의 동작은 하기 제2 내지 제4 실시에에 의한 단전자 메모리 소자의 동작에도 그대로 적용할 수 있다.
<제2 실시예>
구성 요소들 중에서 제1 실시예에 의한 단전자 메모리 소자를 구성하는 요소와 동일한 것에 대해서는 제1 실시예에서 사용한 참조번호(부호)를 그대로 사용하고, 그에 대한 별도의 설명은 생략한다. 이러한 사실은 제3 및 제4 실시예의 경우에도 적용한다.
제2 실시예에 의한 단전자 메모리 소자는 단전자 저장 수단으로써, 양자점을 이용하는 것에 특징이 있다.
구체적으로, 도 4를 참조하면, 기판(40)의 채널 영역 상에 형성된 게이트 적층물 패턴(P1)은 순차적으로 형성된 하부막(46), 상부막(54) 및 게이트 전극(52)으로 구성되어 있다. 이때, 상부막(54)에는 상하로 이격된 복수의 제1 및 제2 양자점(54a, 54b)이 포함되어 있다. 제1 양자점(54a)은 하부막(46) 상에 형성되어 있고, 제2 양자점(54b)은 제1 양자점(54a)으로부터 위로 소정 간격 이격된 위치에 형성되어 있고, 게이트 전극(52)의 저면에 접촉되어 있다. 제1 양자점(54a)은 제1 실시예의 단전자 저장 매질(도 3의 48)과 동일한 역할을 한다.
<제3 실시예>
제3 실시예에 의한 단전자 메모리 소자의 구성은 도 5에서 볼 수 있듯이, 제1 실시예에 의한 단전자 메모리 소자의 구성과 동일하다. 다만, 게이트 전극(52)과 단전자 저장 매질(48) 사이에 구비된 양자점(50a)이 게이트 전극(52)의 저면에만 접촉된 것이 아니라 단전자 저장 매질(48)과도 접촉되어 있다. 이 경우는 게이트 전극(52)이 나노 스케일인 단전자 저장 매질(48)과 국소적을 직접 접촉된 것이므로, 단전자 저장 매질(48)의 국소적 충전도는 높아질 수 있다.
<제4 실시예>
제4 실시예에 의한 단전자 메모리 소자는 게이트 적층물 패턴의 구성에서 게이트 전극 저면에 양자점을 구비하는 대신, 양자점이 구비된 것과 동일한 효과를 나타내는 형태로 상부막을 구비하는 것에 특징이 있다.
구체적으로, 도 6을 참조하면, 게이트 적층물 패턴(P2)은 순차적으로 형성된 하부막(46), 단전자 저장 매질(48), 상부막(56) 및 게이트 전극(58)으로 구성되어 있다. 이때, 상부막(56) 표면은 올록볼록하다. 이에 따라, 상부막(56) 상에 형성된 게이트 전극(58)의 저면 또한 올록볼록하게 되어 있는데, 상부막(56) 표면의 오목한 부분을 채우는 게이트 전극(58) 저면의 아래로 볼록한 부분(58a)은 다른 부분에 비해 단전자 저장 매질(48)과 가깝고, 볼록한 부분(58a)을 통해 단전자 저장 매질(48)을 국소적으로 충전하는 것이 가능해진다. 결국, 게이트 전극(58) 저면의 볼록한 부분(58a)은 게이트 전극(58) 저면이 매끄러운 평면이라고 할 때, 상기 평면과 접촉된 양자점과 동일한 것으로 볼 수 있다.
다음에는 단전자 메모리 소자의 제조 방법에 관한 것으로써, 구체적으로는상기 제1 실시예에 의한 단전자 메모리 소자의 제조 방법에 대해 설명한다.
도 7을 참조하면, 기판(60)에 반도체 소자가 형성되는 활성영역(A) 및 반도체 소자의 절연을 위한 필드 영역(F)을 설정한다. 이때, 기판(60)은 P형 또는 N형 반도체 기판으로 형성한다. 기판(60) 상에 활성영역(A)을 덮는 절연막 패턴(62)을 형성한다. 절연막 패턴(62)을 마스크로 하여 필드 영역(F)에 필드 산화막(64)을 형성한다. 이때 필드 산화막(64)은 필드 영역(F)을 산화시켜 형성한 로코스(LOCOS) 산화막이다. 이후, 절연막 패턴(62)을 제거한다.
도 8을 참조하면, 절연막 패턴(62)이 제거된 영역 상에 희생 산화막(63)을 형성한 다음, 그 전면에 채널 영역 형성을 위한 도전성 불순물(66)을 이온 주입한다. 이후, 상기 희생 산화막을 제거한다. 이후, 희생 산화막(63)을 제거한다.
계속해서, 도 9를 참조하면, 활성영역(A) 상에 게이트 절연막(68)을 형성한다. 게이트 절연막(68)은 단전자 터널링을 위한 터닐링막으로써, 게이트 적층물 패턴의 하부막으로 사용된다. 이에 따라, 이하 게이트 절연막(68)을 하부막(68)이라 한다. 이때, 하부막(68)은 실리콘 산화막(SiO2), 알루미나막(Al2O3), 탄탈륨 산화막(TaO2) 및 티타늄 산화막(TiO2)으로 이루어진 군중에서 적어도 선택된 어느 하나로 형성할 수 있으나, 상기 실리콘 산화막으로 형성하는 것이 바람직하다. 하부막(68) 상에 단전자 저장 매질(70) 및 제1 상부막(72)을 순차적으로 형성한다. 단전자 저장 매질(70)은 하부막(68)과의 계면 또는 자체의 벌크내에 양자화된 형태로 트랩 사이트를 갖는 나노 스케일의 질화막(Si3N4)으로 형성하는 것이 바람직하나, 순수 실리콘층(Si) 등과 같은 반도체층, 실리콘 게르마늄층(SiGe)이나 갈륨비소층(GaAs)층과 같은 화합물 반도체층으로 형성해도 무방하고, 금속 물질층, 예컨대 알루미늄층으로 형성해도 무방하다. 제1 상부막(72)은 하부막(68)과 동일한 물질막으로 형성하고, 특히 실리콘 산화막으로 형성하는 것이 바람직하나, 하부막(68)과 다른 물질막으로 형성해도 무방하다.
제1 상부막(72) 상에 복수의 양자점(74), 제2 상부막(76) 및 게이트 전극층(78)을 순차적으로 형성한다. 이때, 양자점(74)은 선택적 성장(selective growth)법이나 자발형성(self-assembled)성장기법 또는 나노 스케일의 리소그라피 기술을 이용하여 형성한다. 제2 상부막(76)은 제1 상부막(72)과 동일한 물질막으로 형성하는 것이 바람직하다. 따라서, 이하 제1 및 제2 상부막(72, 76)을 상부막(80)이라 한다. 게이트 전극층(78)은 도핑된 실리콘층과 같은 도핑된 단일 반도체층, 화합물 반도체층, 예를 들면 실리콘 게르마늄층이나 갈륨 비소층 및 알루미늄층 등과 같은 금속층으로 이루어진 군중 적어도 선택된 어느 하나로 형성한다. 이때, 상기 도핑된 실리콘층은 처음부터 도전성 불순물을 도핑한 실리콘층을 사용하여 형성할 수도 있지만, 후속의 기판 전면에 도전성 불순물을 주입하는 공정을 통해서 불순물이 자연스럽게 주입되는 것을 감안하여 순수 실리콘층을 사용하여 형성할 수도 있다.
한편, 양자점(74)에 전압을 인가하기 위해서는 게이트 전극층(78)이 양자점(74)과 접촉되어야 한다. 따라서 제2 상부막(76)을 형성한 후, 양자점(74)이 제2 상부막(76) 밖으로 노출되지 않는 경우, 제2 상부막(76)을 양자점(74)이 노출될 때까지 폴리싱한 후, 게이트 전극층(78)을 형성하는 것이 바람직하다. 이때, 상기 폴리싱은 화학적 기계적 연마(Chemical Mechanical Polishing:CMP)나 에치 백(etch back)을 이용하여 실시한다.
이렇게 해서, 기판(60) 상에 하부막(68), 단전자 저장 매질(70), 양자점(74)이 박혀 있는 상부막(80)으로 구성되는 게이트 적층물(82)이 형성된다.
이후, 게이트 전극층(78) 상에 감광막(미도시)을 도포한 다음 나노 스케일의 리소그라피 방법, 예컨대 전자선을 이용한 리소그라피 방법 등을 이용하여 상기 감광막을 패터닝한다. 이렇게 해서, 게이트 전극층(78) 상에 나노 스케일의 채널 영역 및 게이트를 한정하는 감광막 패턴(83)이 형성된다. 이때, 상기 감광막은 나노 스케일의 리소그라피에 적합한 레지스트막으로 형성하는 것이 바람직하다.
감광막 패턴(83)을 식각 마스크로 사용하여 하부막(68), 단전자 저장 매질(70), 양자점(74)이 박혀 있는 상부막(80) 및 게이트 전극층(78)을 역순으로 기판(60)이 노출될 때까지 식각한다. 그리고 감광막 패턴(83)을 제거한다. 이렇게 함으로써, 도 10에 도시한 바와 같이, 기판(60)의 나노 스케일 채널 영역 상에 하부막(68), 단전자 저장 매질(70), 양자점(74)이 박혀 있는 상부막(80) 및 게이트 전극(78a)으로 구성된 게이트 적층물 패턴(82a)이 형성된다.
도 10을 참조하면, 게이트 적층물 패턴(82a)을 식각 마스크로 하여 기판(60)의 전면에 도전성 불순물을 주입하여 소정 깊이로 제1 및 제2 도전성 불순물 영역(84, 86)을 형성한다. 상기 도전성 불순물로써, 기판(60)이 N형인 경우에 P형 도전성 불순물을, P형인 경우에 N형 도전성 불순물을 사용한다. 이중에서 제1 도전성 불순물 영역(84)은 소오스, 제2 도전성 불순물 영역(86)은 드레인이다. 이렇게 해서, 단전자 메모리 소자가 완성된다. 이후, 게이트 적층물 패턴(82a)의 측면에 게이트 스페이서를 형성하는 공정과 이러한 게이트 적층물 패턴(82a)을 식각 마스크로 하여 기판의 전면에 도전성 불순물을 주입하는 공정을 더 수행할 수 있다. 이때 주입하는 상기 도전성 불순물은 제1 및 제2 도전성 불순물 영역(84, 86)에 도전성 불순물을 주입할 때보다 깊게 주입한다. 이렇게 함으로써, 상기 소오스 및 드레인은 각각 LDD형태가 된다.
<제2 실시예>
제1 실시예와 동일한 과정에 대한 설명은 생략하고, 동일한 부재에 대해서는 동일한 참조번호(부호)를 사용한다.
제2 실시예에 의한 단전자 메모리 소자의 제조 방법은 게이트 적층물에서 단전자 저장 매질을 형성하는 과정이 제1 실시예와 다른 것에 특징이 있다.
구체적으로, 도 11을 참조하면, 하부막(68)을 형성하는 단계까지는 제1 실시예를 따른다. 이후, 하부막(68) 상에 제1 양자점(90)을 형성한다. 제1 양자점(90)은 단전자 저장 매질(70)과 마찬가지로 터널링막인 하부막(68)을 터널링한 단전자를 저장하는 단전자 저장 수단으로 사용된다. 제1 양자점(90)은 제1 실시예의 양자점(74)을 형성할 때와 동일한 방법을 이용하여 형성한다. 하부막(68) 상에 제1 양자점(90)을 덮는 중간막(92)을 형성한다. 이때, 중간막(92)은 실리콘 산화막으로 형성하며, 하부막(68) 또는 제1 실시예의 상부막(80)과 동일하게 형성할 수 있다. 또, 제1 양자점(90)을 충분히 덮는 두께로 형성하는 것이 바람직하다. 이러한 중간막(92) 상에 제2 양자점(94)을 형성한다. 제2 양자점(94)은 제1 양자점(90)을 형성할 때와 동일한 방법으로 형성한다.
제1 및 제2 양자점(90, 94)은 모두 상온에서 단전자 터닐링이 가능한 크기로 형성하는 것이 바람직하다. 예를 들어, 제1 및 제2 양자점(90, 94)의 재질이 실리콘인 경우, 그 크기는 10nm이하가 되게 형성하는 것이 바람직하다.
중간막(92) 상에 제2 양자점(94)을 덮는 상부막(96)을 형성한다. 상부막(96)은 중간막(92)과 동일한 물질막으로 형성한다. 제2 양자점(94)이 노출되지 않은 경우에, 상부막(96)의 전면을 제2 양자점(94)이 노출될 때까지 폴리싱한다. 이렇게 하는 이유는 제1 실시예에 기술한 바와 같다.
계속해서, 상부막(96) 상에 게이트 전극층(78)을 형성한다. 이렇게 해서, 기판(60) 상에 하부막(68), 제1 양자점(90)을 포함하는 중간막(92), 제2 양자점(94)이 박혀 있는 상부막(96) 및 게이트 전극층(78)으로 구성되는 게이트 적층물(98)이 형성된다. 이후, 게이트 적층물(98)을 나노 스케일로 패터닝하여 도 12에 도시한 바와 같이 기판(60) 상에 나노 스케일의 게이트 적층물 패턴(98a)을 형성하는 과정은 제1 실시예의 게이트 적층물 패턴(82a)을 형성하는 과정을 따른다.
<제3 실시예>
제1 또는 제2 실시예와 동일한 과정에 대한 설명은 생략하고, 동일한 부재에 대해서는 동일한 참조번호(부호)를 사용한다.
제3 실시예에 의한 단전자 메모리 소자의 제조 방법은 양자점(74)을 단전자 저장 매질(70)과 접촉 상태로 형성하는데 특징이 있다.
구체적으로, 도 13을 참조하면, 단전자 저장 매질(70)을 형성하는 단계까지는 제1 실시예를 따른다. 이후, 단전자 저장 매질(70) 상에 양자점(100)을 형성한다. 양자점(100)은 제1 실시예의 양자점(74)과 동일하게 형성한다. 단전자 저장 매질(70) 상에 상부막(110)을 형성하되, 양자점(100)의 상부가 노출되게 형성하는 것이 바람직하다. 이러한 결과는 단전자 저장 매질(70) 상에 상부막(110)을 증착하는 조건을 조절하여 얻을 수도 있고, 양자점(100)이 덮이도록 상부막(110)을 형성한 후, 상부막(110)의 전면을 폴리싱하여 얻을 수도 있으나, 후자의 방법이 보다 바람직하다. 상기 폴리싱은 CMP 또는 에치백을 이용한다.
계속해서, 상부막(110) 및 노출된 양자점(100) 상에 게이트 전극층(78)을 형성한다. 이렇게 해서, 기판(60) 상에 게이트 적층물(112)이 형성된다. 이후, 도 14에 도시한 바와 같이, 기판(60) 상에 나노 스케일의 게이트 적층물 패턴(112a)을 형성하는 과정은 제1 실시예를 따른다.
<제4 실시예>
제4 실시예에 의한 단전자 메모리 소자의 제조 방법은 게이트 전극층과 단전자 저장 매질 사이에 게이트 전극층의 저면과 접촉되는 양자점을 형성하는 대신에, 게이트 전극층의 저면과 접촉되는 하부막의 표면 상태를 변화시켜 양자점을 형성한 것과 동일한 효과를 얻는데 특징이 있다.
구체적으로, 도 15를 참조하면, 단전자 저장 매질(70)을 형성하는 단계까지는 제1 실시예를 따른다. 이후, 단전자 저장 매질(70) 상에 상부막(114)을 형성한다. 이때, 공정 조건을 조절하여 상부막(114)의 표면 거칠기(roughness)를 크게 한다. 이렇게 하면, 도면에 도시한 바와 같이, 상부막(114)의 표면 상태는 올록볼록하게 된다. 이러한 상부막(114) 상에 게이트 전극층(78)을 형성하면, 상부막(114)의 올록볼록한 부분에 게이트 전극층(78)이 채워지게 되고, 게이트 전극층(78) 중에서 상부막(114)의 오목한 부분에 채워진 부분(116)은 상온 단전자 터널링에 적합한 크기를 갖는 양자점에 대응될 수 있다. 이렇게 해서, 양자점을 형성하지 않고도 양자점을 형성한 것과 동일한 효과를 얻을 수 있다.
이후, 기판(60) 상에 형성된 게이트 적층물(118)을 역순으로 패터닝함으로써, 도 16에 도시한 바와 같이 나노 스케일의 게이트 적층물 패턴(118a)이 기판(60) 상에 형성되는데, 이 과정은 제1 실시예를 따른다.
상기한 제1 내지 제4 실시예외에 또 다른 실시예 또는 이들을 조합한 실시예가 더 있을 수 있다.
예를 들면, 제2 및 제4 실시예를 조합한 경우로써, 도 15에서 단전자 저장 매질(70)을 제2 실시예의 제1 양자점(90)으로 대체한 실시예가 있을 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 게이트 전극을 실리사이드층 또는 폴리사이드층으로 구성하여 게이트 전극의 전기적 저항을 보다 낮출 수 있을 것이고, 단전자 저장 매질도 복층으로 구성할 수 있을 것이다. 또한, 기판의 필드 영역에 로코스 산화막이 아닌 다른 형태의 필드 산화막, 예컨대 트랜치형 산화막을 형성할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명은 게이트 전극 저면에 구비된 양자점과 기판의 나노 스케일의 채널 영역 상에 형성된 터널링막 사이에 나노 스케일의 저장 매질의 하나로써 질화막을 구비한다. 이에 따라, 나노 스케일에서도 질화막을 국소적으로 충전(charging)하는 것이 가능하여 양자점을 데이터 저장 전극으로 사용한 종래 기술에 의한 단전자 메모리 소자의 정보 유지 시간보다 훨씬 긴 정보 유지 시간을 확보할 수 있다. 또한, 양자점을 터널링막인 하부막에 형성하는 것이 아니라 상부막에 형성함으로써 소자 특성을 변화시키지 않으면서 다양한 양자점 형성 방법으로 양자점을 형성할 수 있는 이점이 있어, 상온에서 단전자 터널링을 구현하면서도 소자의 특성은 그대로 유지할 수 있는 단전자 메모리 소자를 얻을 수 있다.

Claims (22)

  1. 소오스 및 드레인 사이에 나노 스케일의 채널 영역이 구성된 기판; 및 상기 채널 영역 상에 양자점을 포함하는 게이트 적층물 패턴을 구비하는 단전자 메모리 소자에 있어서,
    상기 게이트 적층물 패턴은 상기 채널 영역 상에 형성된 하부막;
    상기 하부막 상에 형성되어 있으면서 데이터 기록시에 상기 양자점에 대응되는 영역에 상기 하부막을 터널링한 단전자가 충전되는 영역이 마련되는 단전자 저장 매질;
    상기 단전자 저장 매질 상에 형성되어 있고 양자점을 포함하는 상부막; 및
    상기 상부막 상에 상기 양자점과 접촉되도록 형성된 게이트 전극으로 구성된 것을 특징으로 하는 단전자 메모리 소자.
  2. 제 1 항에 있어서, 상기 양자점은 상기 단전자 저장 매질과 비접촉상태로 상기 상부막에 구비된 것을 특징으로 하는 단전자 메모리 소자.
  3. 제 1 항에 있어서, 상기 양자점은 상기 단전자 저장 매질과 접촉 상태로 상기 상부막에 구비된 것을 특징으로 하는 단전자 메모리 소자.
  4. 제 1 항에 있어서, 상기 상부막은 제1 및 제2 상부막으로 구성되어 있고, 상기 제2 상부막에 상기 양자점이 포함된 것을 특징으로 하는 단전자 메모리 소자.
  5. 제1 내지 제3 항 중 어느 한 항에 있어서, 상기 단전자 저장 매질은 상기 하부막과의 계면 또는 자체의 벌크내에 양자화된 형태로 트랩 사이트를 갖는 나노 스케일의 질화막(Si3N4), 순수 실리콘층(Si), 실리콘 게르마늄층(SiGe) 및 갈륨비소층(GaAs)으로 이루어진 군중 적어도 선택된 어느 하나인 것을 특징으로 하는 단전자 메모리 소자.
  6. 소오스 및 드레인 사이에 나노 스케일의 채널 영역이 구성된 기판; 및 상기채널 영역 상에 양자점을 포함하는 게이트 적층물 패턴을 구비하는 단전자 메모리 소자에 있어서,
    상기 게이트 적층물 패턴은 상기 채널 영역 상에 순차적으로 형성된 하부막, 상부막 및 게이트 전극으로 구성된 것이되,
    상기 상부막에 상하로 이격된 제1 및 제2 양자점이 내재되어 있고, 상기 제1 양자점은 상기 하부막과, 상기 제2 양자점은 상기 게이트 전극의 저면과 각각 접촉된 것을 특징으로 하는 단전자 메모리 소자.
  7. 소오스 및 드레인 사이에 나노 스케일의 채널 영역이 구성된 기판; 및 상기 채널 영역 상에 양자점을 포함하는 게이트 적층물 패턴을 구비하는 단전자 메모리 소자에 있어서,
    상기 게이트 적층물 패턴은 상기 채널 영역 상에 형성된 하부막;
    상기 하부막 상에 형성되어 있으면서 데이터 기록시에 상기 양자점에 대응되는 영역에 상기 하부막을 터널링한 단전자가 충전되는 영역이 마련되는 단전자 저장 수단;
    상기 단전자 저장 수단을 덮는 상부막; 및
    상기 상부막 상에 형성된 게이트 전극으로 구성되어 있되,
    상기 상부막의 표면은 올록볼록하게 된 것을 특징으로 하는 단전자 메모리 소자.
  8. 제 7 항에 있어서, 상기 단전자 저장 수단은 단전자 저장 매질로써,질화막(Si3N4), 순수 실리콘층(Si), 실리콘 게르마늄층(SiGe) 및 갈륨비소층(GaAs)으로 이루어진 군중 적어도 선택된 어느 하나인 것을 특징으로 하는 단전자 메모리 소자.
  9. 제 7 항에 있어서, 상기 단전자 저장 수단은 상기 하부막 상에 형성된 양자점인 것을 특징으로 하는 단전자 메모리 소자.
  10. 나노 스케일의 채널 영역을 갖는 MOSFET의 상기 채널 영역 상에 형성된 게이트 적층물 패턴에 단전자 저장 요소를 구비하는 단전자 메모리 소자의 제조 방법에 있어서,
    상기 게이트 적층물 패턴을 형성하는 단계는,
    기판 상에 하부막 및 상기 하부막을 터널링한 단전자의 충전이 이루어지는 단전자 저장 매질을 순차적으로 형성하는 제1 단계;
    상기 단전자 저장 매질 상에 양자점을 포함하는 상부막을 형성하는 제2 단계;
    상기 상부막 상에 상기 양자점과 접촉되도록 게이트 전극층을 형성하는 제3 단계; 및
    상기 하부막, 상기 단전자 저장 매질, 상기 상부막 및 상기 게이트 전극층을 역순으로 패터닝하는 제4 단계를 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서, 제2 단계는 상기 단전자 저장 매질 상에 제1 상부막을 형성하는 단계;
    상기 제1 상부막 상에 상기 양자점을 형성하는 단계; 및
    상기 제1 상부막 상에 상기 양자점을 덮는 제2 상부막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
  12. 제 10 항에 있어서, 상기 제3 단계는 상기 양자점이 노출될 때까지 상기 상부막을 폴리싱하는 단계를 더 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
  13. 제 11 항에 있어서, 상기 제3 단계는 상기 양자점이 노출될 때까지 상기 제2 상부막을 폴리싱하는 단계를 더 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
  14. 제 10 항에 있어서, 상기 제2 단계는 상기 단전자 저장 매질 상에 상기 양자점을 형성하는 단계; 및
    상기 단전자 저장 매질 상에 상기 양자점을 덮는 상기 상부막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
  15. 제 14 항에 있어서, 상기 제3 단계는 상기 양자점이 노출될 때까지 상기 상부막을 폴리싱하는 단계를 더 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
  16. 제 10 항, 제 11 항 또는 제 14 항에 있어서, 상기 단전자 저장 매질은 질화막(Si3N4), 순수 실리콘층(Si), 실리콘 게르마늄층(SiGe) 및 갈륨비소층(GaAs)으로 이루어진 군중 적어도 선택된 어느 하나로 형성하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
  17. 나노 스케일의 채널 영역을 갖는 MOSFET의 상기 채널 영역 상에 형성된 게이트 적층물 패턴에 단전자 저장 요소를 구비하는 단전자 메모리 소자의 제조 방법에 있어서,
    상기 게이트 적층물 패턴을 형성하는 단계는,
    기판 상에 하부막을 형성하는 제1 단계;
    상기 하부막 상에 상하로 이격된 제1 및 제2 양자점을 포함하는 상부막을 형성하는 제2 단계;
    상기 상부막 상에 상기 제2 양자점과 접촉되는 게이트 전극을 형성하는 제3 단계; 및
    상기 하부막, 상부막 및 게이트 전극을 역순으로 패터닝하는 제4 단계를 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
  18. 제 17 항에 있어서, 상기 제2 단계는 상기 하부막 상에 상기 하부막을 터널링하는 단전자의 충전이 이루어지는 상기 제1 양자점을 형성하는 단계;
    상기 하부막 상에 상기 제1 양자점을 덮는 제1 상부막을 형성하는 단계;
    상기 제1 상부막 상에 상기 제2 양자점을 형성하는 단계; 및
    상기 제1 상부막 상에 상기 제2 양자점을 덮는 제2 상부막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
  19. 제 18 항에 있어서, 상기 제3 단계는 상기 제2 양자점이 노출될 때까지 상기 제2 상부막을 폴리싱하는 단계를 더 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
  20. 나노 스케일의 채널 영역을 갖는 MOSFET의 상기 채널 영역 상에 형성된 게이트 적층물 패턴에 단전자 저장 요소를 구비하는 단전자 메모리 소자의 제조 방법에 있어서,
    상기 게이트 적층물 패턴을 형성하는 단계는,
    기판 상에 하부막을 형성하는 제1 단계;
    상기 하부막 상에 상기 하부막을 터널링한 단전자가 충전되는 단전자 저장 수단 및 이를 덮는 상부막을 순차적으로 형성하되, 상기 상부막의 표면은 올록볼록하게 형성하는 제2 단계;
    상기 상부막 상에 게이트 전극층을 형성하는 제3 단계; 및
    상기 하부막, 상기 단전자 저장 수단, 상기 상부막 및 상기 게이트 전극층을 역순으로 패터닝하는 제4 단계를 포함하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
  21. 제 20 항에 있어서, 상기 단전자 저장 수단은 단전자 저장 매질로써, 질화막(Si3N4), 순수 실리콘층(Si), 실리콘 게르마늄층(SiGe) 및 갈륨비소층(GaAs)으로 이루어진 군중 적어도 선택된 어느 하나로 형성하는 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
  22. 제 20 항에 있어서, 상기 단전자 저장 수단은 양자점인 것을 특징으로 하는 단전자 메모리 소자의 제조 방법.
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