[go: up one dir, main page]

KR100687100B1 - 나노선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 - Google Patents

나노선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100687100B1
KR100687100B1 KR1020050039444A KR20050039444A KR100687100B1 KR 100687100 B1 KR100687100 B1 KR 100687100B1 KR 1020050039444 A KR1020050039444 A KR 1020050039444A KR 20050039444 A KR20050039444 A KR 20050039444A KR 100687100 B1 KR100687100 B1 KR 100687100B1
Authority
KR
South Korea
Prior art keywords
forming
semiconductor substrate
hard mask
pattern
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1020050039444A
Other languages
English (en)
Other versions
KR20060116918A (ko
Inventor
안영준
이충호
이철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050039444A priority Critical patent/KR100687100B1/ko
Priority to US11/431,216 priority patent/US7410853B2/en
Publication of KR20060116918A publication Critical patent/KR20060116918A/ko
Application granted granted Critical
Publication of KR100687100B1 publication Critical patent/KR100687100B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device
    • Y10S977/938—Field effect transistors, FETS, with nanowire- or nanotube-channel region

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

나노선 형성 방법 및 이를 이용한 반도체 장치의 제조에서, 나노선을 형성하기 위하여 우선 반도체 기판을 부분적으로 식각하여 트렌치를 형성한다. 상기 트렌치 내부를 채우면서, 상기 식각된 반도체 기판에서 나노선이 형성되기 위한 제1 영역 및 상기 제1 영역과 연결되는 제2 영역을 선택적으로 덮는 절연막 패턴을 형성한다. 상기 절연막 패턴을 마스크로 사용하여 노출된 상기 반도체 기판을 식각함으로서 개구부를 형성한다. 상기 개구부 측벽 및 상기 노출된 절연막 패턴의 측벽에 스페이서를 형성한다. 상기 트렌치 내부에 형성된 절연막 패턴의 측벽 일부가 노출되도록 상기 개구부 저면에 노출된 반도체 기판을 등방성으로 식각함으로서, 상기 제2 영역과 연결되는 나노선을 형성한다. 상기 방법에 의하면, 벌크 반도체 기판을 가공함으로서 나노선을 형성할 수 있다. 때문에, 나노선을 형성하기 위한 공정이 단순해지고 나노선 형성에 소요되는 비용이 감소된다.

Description

나노선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법{Method for forming a nano wire and method for manufacturing a semiconductor device using the same}
도 1 내지 도 9, 도 11 및 도 12는 본 발명의 일실시예에 따른 채널용 나노선을 갖는 반도체 장치의 제조 방법을 설명하기 위한 절개 사시도이다.
도 10은 도 9에 도시된 채널용 나노선의 사시도이다.
도 13은 본 발명의 일실시예에 따른 채널용 나노선을 갖는 반도체 장치의 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 하드 마스크 패턴
102a : 제2 하드 마스크 패턴 102b : 제3 하드 마스크 패턴
104 : 트렌치 106 : 채널용 나노선 형성 영역
108 : 제1 예비 절연막 패턴 110 : 제1 개구부
112 : 제2 예비 절연막 패턴 114 : 제1 절연막 패턴
116 : 제2 개구부 118 : 예비 나노선
120 : 소오스/드레인 형성 영역 122 : 스페이서
124 : 채널용 나노선 126 : 제2 절연막 패턴
130 : 고농도 불순물 영역 132 : 게이트 절연막
134 : 게이트 전극용 도전막 134a : 도전막 패턴
136 : 소오스/드레인
본 발명은 나노선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 벌크 반도체 기판을 사용하여 반도체 물질로 이루어지는 나노선을 형성하는 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
특히, 거의 모든 반도체 메모리 장치에 채용되는 단위 소자인 모오스 트랜지스터의 성능 개선이 필수적으로 요구된다. 구체적으로, 상기 모오스 트랜지스터의 초전력화, 고집적화 및 고속 동작 특성을 확보하기 위하여, 채널 길이의 단축시키고, 소오스/드레인의 접합 깊이를 감소시키고, 유효 게이트 절연막의 두께 감소시키는 방향으로 공정을 개발하고 있다.
그러나, 채널 길이를 단축시키는 경우 쇼트 채널 효과가 발생할 수 있고, 소오스/드레인의 접합 깊이를 감소시키는 경우 콘택 저항이 증가될 수 있다. 또한, 상기 유효 게이트 절연막의 두께를 감소시키는 데에도 공정적으로 한계가 있다. 때문에, 상기한 방법에 의해서도 고성능을 갖는 모오스 트랜지스터를 형성하기는 어려운 실정이다.
더구나, 반도체 기판 상에 형성되는 플레너 타입의 트랜지스터는 채널이 기판 표면과 인접한 영역에 형성된다. 그러므로, 전자가 상기 채널을 통해 이동할 시에 전자의 표면 산란이 발생하게 되고 이로 인해 전자의 이동도가 현저하게 감소하기 때문에 고속 동작을 하는 트랜지스터를 형성하는 것에는 한계가 있다.
따라서, 초전력화, 고집적화 및 고속 동작 특성이 가능한 트랜지스터를 제조하기 위하여 트랜지스터의 채널 영역을 나노 스케일의 선폭을 갖는 나노선(nano wire)으로 사용하는 나노 기술이 활발히 연구되고 있다.
상기 나노 기술은 아직 완전히 정립되지 않은 기술이다. 이는, 나노 스케일을 갖는 물질은 높은 부피당 표면적 비와 양자 구속효과로 인해서 벌크에서와는 다른 전기적, 광학적, 화학적, 열적 특성을 보이고 있기 때문이다.
이러한 특성들은 탄소나노튜브(CNT)가 전자소자로서 응용이 가능함을 보인 후에 급속도로 연구가 진행되고 있으며, 상기 나노선에 관한 연구는 주로 탄소나노튜브에 편중되었다. 이 후에, 상기 탄소나노튜브가 일종의 FET(field effect transistor)에서의 채널처럼 동작하는 것으로 보고됨에 따라 나노소자에 관한 연구가 본격적으로 이루어졌다. 그러나, 탄소나노튜브(CNT)를 이용한 소자에 대한 연구 가 계속적으로 이루어지고 있음에도 불구하고, 상기 탄소나노튜브(CNT)를 이용한 소자는 특성에 많은 한계가 있다.
2000년도 초에는 탄소나노튜브(CNT) 외에도 다른 종류의 반도체 나노선에서도 뛰어난 물리적 현상들을 발견하게 되어서 2000년대 이후에는 여러 가지 종류의 반도체 나노선에 대해서 많은 연구가 이루어지고 있다. 특히, 실리콘과 같은 반도체 나노선은 합성시 뛰어난 결정성을 보이며, 나노선 그 자체로서 채널역할을 할 수 있고, 탄소나노튜브(CNT)에서는 할 수 없었던 도핑에 의한 전기전도도와 밴드갭 조절이 가능할 수 있는 장점이 있다.
특히, 상기 반도체 나노선을 채널로 사용하고 게이트가 상기 채널을 모두 감싸는 형태의 트랜지스터를 형성하는 경우에는, 상기 반도체 나노선 전체가 반전되는 용적 반전이 일어난다. 때문에, 전자가 채널을 통해 이동할 시에 표면 산란이 거의 발생되지 않고, 이로 인해 전자의 이동도가 매우 증가하게 되어 고속 동작이 가능하다. 더구나, 종래의 플레너 트랜지스터에서 발생하는 쇼트 채널 효과와 같은 문제가 거의 발생되지 않는다.
상기 반도체 나노선은 통상적으로 선택적 에피택시얼 성장 공정을 통해 반도체 물질을 성장시킴으로서 형성하고 있다. 그러나, 상기 방법에 의해 상기 반도체 나노선을 형성하는 경우, 공정이 매우 복잡하고 공정 비용이 매우 증가되며 재현성을 확보하는 것이 매우 어렵다.
때문에, 간단한 공정을 통해 저비용으로 반도체 나노선을 형성할 수 있는 신규한 방법이 요구되고 있다.
따라서, 본 발명의 제1 목적은 간단한 공정을 통해 저비용으로 나노선을 형성하는 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기한 나노선을 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 나노선 형성 방법으로서, 우선 반도체 기판을 부분적으로 식각하여 트렌치를 형성한다. 상기 트렌치 내부를 채우면서, 상기 식각된 반도체 기판에서 나노선이 형성되기 위한 제1 영역 및 상기 제1 영역과 연결되는 제2 영역을 선택적으로 덮는 절연막 패턴을 형성한다. 상기 절연막 패턴을 마스크로 사용하여 노출된 상기 반도체 기판을 식각함으로서 개구부를 형성한다. 상기 개구부 측벽 및 상기 노출된 절연막 패턴의 측벽에 스페이서를 형성한다. 다음에, 상기 트렌치 내부에 형성된 절연막 패턴의 측벽 일부가 노출되도록 상기 개구부 저면에 노출된 반도체 기판을 등방성으로 식각함으로서, 상기 제2 영역과 연결되는 나노선을 형성한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일 실시예의 반도체 장치의 제조 방법으로서, 우선 반도체 기판을 부분적으로 식각하여 트렌치를 형성한다. 상기 트렌치 내부를 채우면서, 상기 식각된 반도체 기판에서 소오스/드레인 형성 영역 및 상기 소오스/드레인 형성 영역과 연결되는 채널용 나노선 형성 영역을 선택적으로 덮는 제1 절연막 패턴을 형성한다. 상기 제1 절연막 패턴을 마스크로 사용하여 노출된 상기 반도체 기판을 식각함으로서 개구부를 형성한다. 상기 개구부 측벽 및 상기 노출된 제1 절연막 패턴의 측벽에 스페이서를 형성한다. 상기 트렌치 내부에 형성된 제1 절연막 패턴의 측벽 일부가 노출되도록 상기 개구부 저면에 노출된 반도체 기판을 등방성으로 식각함으로서, 상기 소오스/드레인 형성 영역과 연결되는 채널용 나노선을 형성한다. 상기 채널용 나노선의 표면이 완전히 노출되도록 상기 제1 절연막 패턴을 부분적으로 식각함으로서 제2 절연막 패턴을 형성한다. 상기 채널용 나노선의 표면 및 노출된 기판 표면상에 게이트 절연막을 형성한다. 다음에, 상기 채널용 나노선을 둘러싸는 게이트 전극을 형성함으로서 반도체 장치를 완성한다.
상기 공정에 의하면, 벌크 반도체 기판을 가공함으로서 실리콘과 같은 반도체 물질로 이루어지는 나노선을 형성할 수 있다. 때문에, 간단한 공정을 통해 나노선의 형성이 가능하므로, 나노선을 형성하는데 소요되는 비용을 감소시킬 수 있다. 또한, 상기 반도체 물질로 이루어지는 나노선을 채널 패턴으로 사용함으로서 전하의 이동도가 매우 증가되는 고성능의 반도체 장치를 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 9, 도 11 및 도 12는 본 발명의 일실시예에 따른 채널용 나노선을 갖는 반도체 장치의 제조 방법을 설명하기 위한 절개 사시도이다.
도 10은 도 9에 도시된 채널용 나노선의 사시도이다.
도 13은 본 발명의 일실시예에 따른 채널용 나노선을 갖는 반도체 장치의 사 시도이다.
도 1 내지 도 9, 도 11 및 도 12는 도 13의 II_II' 부분을 절개하였을 때 나타나는 각 공정별 사시도이다.
도 1을 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 벌크 반도체 기판(100)을 마련한다. 본 실시예에서, 상기 반도체 기판(100)은 CZ(Czochralski)법에 의해 성장된 단결정 실리콘 기판을 사용한다.
상기 반도체 기판(100) 상에 하드 마스크막(도시안됨)을 형성한다. 상기 하드 마스크막은 상기 반도체 기판(100)에 트렌치를 형성할 때 식각 마스크로서 사용되는 막이다. 상기 하드 마스크막은 상기 반도체 기판과 서로 다른 식각 선택비를 갖는 물질로서 이루어질 수 있다. 즉, 상기 하드 마스크막은 상기 반도체 기판을 식각할 시에 거의 식각되지 않는 특성을 갖는 물질로 형성한다. 상기 하드 마스크막의 예로서는 실리콘 질화막 등을 들 수 있다.
아울러, 후속 공정인 사진 공정에서 난반사를 방지하기 위해 상기 하드 마스크막 상에 반사 방지막(도시안됨)으로서 실리콘 산질화막을 형성할 수 있다.
상기 하드 마스크막 상에 포토레지스트를 코팅한 후 이를 선택적으로 노광하고 현상함으로서 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴은 이 후에 소자가 형성될 영역인 액티브 영역을 선택적으로 마스킹하도록 형성한다.
상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하드 마스크막을 식각함으로서 제1 하드 마스크 패턴(102)을 형성한다. 다음에, 상기 제1 포토레 지스트 패턴을 에싱 및 스트립 공정에 의해 제거한다.
상기 제1 하드 마스크 패턴(102)을 식각 마스크로 사용하여 상기 반도체 기판(100)을 식각함으로서, 액티브 영역을 정의하는 트렌치(104)를 형성한다.
도 2를 참조하면, 상기 제1 하드 마스크 패턴(102)의 표면 일부를 등방성 식각함으로서 상기 액티브 영역의 상부면의 가장자리 부분을 노출시키는 제2 하드 마스크 패턴(102a)을 형성한다.
상기 노출된 액티브 영역의 가장자리 부위의 일부는 채널용 나노선 형성 영역(106)이 된다. 즉, 상기 액티브 영역의 노출된 상부면이 후속 공정을 통해 채널용 나노선으로 형성되기 위해서는, 상기 액티브 영역의 노출된 상부면의 가장자리로부터 상기 제2 하드 마스크 패턴 가장자리까지의 거리인 제1 선폭(D1)은 이를 채널로 사용할 경우 용적 반전을 일으킬 수 있을 정도의 폭이 되어야 한다. 구체적으로, 상기 제1 선폭(D1)은 5㎚이하인 것이 바람직하다. 이를 위해, 상기 제1 하드 마스크 패턴(102)의 표면 식각량은 용적 반전을 일으킬 수 있을 정도의 채널 두께와 동일하여야 한다.
도 3을 참조하면, 상기 트렌치(104) 및 상기 제2 하드 마스크 패턴(102a) 사이의 갭 부위를 충분히 매립하도록 절연 물질을 증착함으로서 제1 예비 절연막(도시안됨)을 형성한다. 상기 제1 예비 절연막은 실리콘 산화물을 증착시켜 형성할 수 있다. 구체적인 예로, 상기 제1 예비 절연막은 고밀도 플라즈마(HDP) 산화물, BPSG(BoroPhosphor Silicate)등을 사용하여 형성할 수 있다.
다음에, 상기 제2 하드 마스크 패턴(102a)의 상부면이 노출되도록 상기 제1 예비 절연막을 연마함으로서 제1 예비 절연막 패턴(108)을 형성한다. 상기 연마는 화학 기계적 연마 공정을 통해 달성될 수 있다.
도 4를 참조하면, 상기 제2 하드 마스크 패턴(102a)을 패터닝함으로서 채널용 나노선 형성 영역(106) 사이 부위만을 선택적으로 덮는 제3 하드 마스크 패턴(102b)을 형성한다. 상기 제2 하드 마스크 패턴(102a)을 패터닝할 시에 주변에 형성되어 있는 제1 예비 절연막 패턴(108)이 일부 제거될 수도 있다. 상기 제3 하드 마스크 패턴(102b)을 형성하기 위하여 식각된 부위에는 제1 개구부(110)가 생성된다.
상기 제3 하드 마스크 패턴(102b)을 형성하는 방법의 일 예를 설명한다.
도시된 것과 같이, 상기 제2 하드 마스크 패턴(102a) 및 제1 예비 절연막 패턴(108) 상에 포토리지스트를 코팅하고 이를 선택적으로 노광하고 현상함으로서 제2 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제2 포토레지스트 패턴은 상기 채널용 나노선 형성 영역 사이 부위에 위치하는 제2 하드 마스크 패턴(102a) 및 상기한 제2 하드 마스크 패턴(102a)과 인접하는 제1 예비 절연막 패턴(108)의 제1 부분을 선택적으로 마스킹하도록 형성한다. 또한, 상기 채널용 나노선 형성 영역(106)에 위치하는 제2 하드 마스크 패턴(102a) 및 제1 예비 절연막 패턴(108)의 나머지 제2 부분을 선택적으로 마스킹하도록 형성한다.
다음에, 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 제2 하드 마스크 패턴(102a) 및 제1 예비 절연막 패턴(108)의 제2 부분을 식각한다. 상기 공정에 의해 제2 하드 마스크 패턴(102a)은 제3 하드 마스크 패턴(102b) 으로 전환된다.
도 5를 참조하면, 상기 식각에 의해 생성된 제1 개구부(110) 내부를 채우도록 절연 물질을 증착시켜 제2 예비 절연막(도시안됨)을 형성한다. 후속 공정들을 용이하게 진행하기 위해서, 상기 제2 예비 절연막은 상기 제1 예비 절연막 패턴(108)에 사용된 절연 물질과 동일한 물질로 형성되는 것이 바람직하다.
다음에, 상기 제3 하드 마스크 패턴(102b)의 상부면이 노출되도록 상기 제2 예비 절연막을 연마함으로서 제2 예비 절연막 패턴(112)을 형성한다. 상기 연마는 화학 기계적 연마 공정을 통해 달성될 수 있다. 이하에서는, 상기 제1 예비 절연막 패턴(108) 및 상기 제2 예비 절연막 패턴(112)을 통칭하여 제1 절연막 패턴(114)이라 하면서 설명한다.
상기 제1 절연막 패턴(114)은, 도시된 바와 같이, 상기 트렌치(104) 내부를 채우면서 상기 반도체 기판(100)에서 채널용 나노선 형성 영역(106) 및 소오스/드레인 형성 영역(120)을 선택적으로 덮는다.
도 6을 참조하면, 상기 제3 하드 마스크 패턴(102b)을 선택적으로 제거함으로서 상기 반도체 기판의 액티브 영역을 부분적으로 노출시킨다. 상기 제3 하드 마스크 패턴(102b)을 제거하는 공정은 습식 식각 공정 또는 건식 식각 공정에 의해 수행될 수 있다.
다음에, 상기 제1 절연막 패턴(114)을 식각 마스크로 사용하여 노출된 상기반도체 기판을 선택적으로 식각함으로서 제2 개구부(116)를 형성한다. 상기 식각 공정은 상기 제1 절연막 패턴(114)과 상기 반도체 기판(100)이 서로 다른 식각 선 택비를 갖는 조건으로 수행한다. 즉, 상기 제1 절연막 패턴(114)은 거의 식각되지 않도록 하면서 상기 노출된 반도체 기판(100) 부위를 선택적으로 식각한다.
상기 제2 개구부(116)의 깊이는 채널용 나노선의 제2 선폭(D2)을 정의한다. 때문에, 상기 제2 개구부(116)는 용적 반전을 일으킬 수 있을 정도의 채널 두께와 동일한 깊이를 갖도록 형성하는 것이 바람직하다. 구체적으로, 상기 제2 선폭(D2)은 5㎚이하인 것이 바람직하다.
상기 공정을 수행함으로서, 상기 액티브 영역에는 나노 스케일의 선폭을 갖는 2개의 예비 나노선(118) 및 상기 2개의 예비 나노선(118)과 연결된 형태를 갖는 소오스/드레인 형성 영역(120)이 각각 형성된다.
도 7을 참조하면, 상기 제2 개구부(116)의 측벽 및 저면, 상기 제1 절연막 패턴(114)의 노출된 표면상에 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 상기 반도체 기판(100)과 다른 식각 선택비를 갖는 절연 물질로 형성한다. 구체적으로 상기 스페이서용 절연막은 실리콘 산화물을 증착시켜 형성한다.
다음에, 상기 제2 개구부(116) 저면에 반도체 기판(100)이 노출되도록 상기 스페이서용 절연막을 이방성으로 식각함으로서 상기 제2 개구부(116)의 측벽 및 상기 노출된 제1 절연막 패턴(114)의 측벽에 스페이서(122)를 형성한다.
상기 스페이서(122)를 형성한 이 후에, 상기 제2 개구부(116) 저면에 노출된 반도체 기판(100) 표면 아래로 트랜지스터의 동작을 억제시키기 위한 고농도의 불순물 이온을 주입한다. 상기 공정에 의해, 고농도 불순물 영역(130)이 형성된다. 상기 고농도 불순물 영역(130)은 상기 제2 개구부(116) 저면으로부터 적어도 형성하고자 하는 채널용 나노선의 선폭만큼 이격된 위치에 형성하는 것이 바람직하다. 상기 고농도 불순물 영역(130)은 이 후 공정에 의해 형성되는 트랜지스터의 도전 타입과 반대 타입의 불순물을 도핑시켜 형성한다.
도 8을 참조하면, 상기 트렌치(104) 내부에 형성된 제1 절연막 패턴(114)의 측벽 일부가 노출되도록 상기 제2 개구부(116) 저면에 노출된 반도체 기판(100) 표면을 선택적으로 등방성으로 식각한다. 상기 등방성 식각 공정에서, 상기 스페이서(122)는 거의 식각되지 않는 것이 바람직하다.
상기 등방성 식각 공정을 수행하면, 처음에 상기 제2 개구부(116) 저면에 노출된 반도체 기판(100)은 상기 반도체 기판(100) 표면과 수직한 방향으로만 제거된다. 그러나, 상기 수직한 방향으로 제거됨에 따라 생성되는 개구의 측벽으로 계속 하여 식각이 이루어지고 이로 인해 상기 트렌치(104) 내부에 형성된 제1 절연막 패턴(114)의 측벽 일부가 노출된다.
상기 등방성 식각 공정은 습식 식각 공정 또는 케미컬 건식 식각 공정을 적용할 수 있다. 상기 습식 식각 공정 시에는 습식 식각액으로서 암모니아(NH4OH) 수용액, 과산화수소(H2O2), 순수(DeIonized Water: DIW)의 혼합액인 강알칼리성의 SC1(Standard Cleaning 1)용액을 사용할 수 있다.
상기 공정에 의해 상기 예비 나노선(118)의 일부가 식각됨으로서, 상기 예비 나노선(118)은 하부의 반도체 기판(100)부위와 단절된다. 이로 인해 소오스/드레인 형성 영역(120)의 양측과 연결되는 채널용 나노선(124)이 완성된다. 그리고, 상기 채널용 나노선(124) 아래의 반도체 기판(100)에는 고농도 불순물 영역(130)이 위치한다.
설명한 바와 같이, 상기 채널용 나노선(124)은 별도의 에피택시얼 성장 공정을 수행하지 않고, 벌크 반도체 기판(100)을 부분적으로 식각함으로서 형성하였다. 때문에, 상기 채널용 나노선(124)의 형성 공정이 간소화되고, 상기 채널용 나노선 형성 시에 소요되는 공정 비용이 감소된다.
도 9를 참조하면, 상기 채널용 나노선(124)의 표면이 완전히 노출되도록 상기 제1 절연막 패턴(114)의 일부분 및 상기 스페이서(122) 전부를 식각한다.
구체적으로, 상기 제1 절연막 패턴(114)의 일부분을 식각함으로서 채널용 나노선(124)의 하부면보다 낮은 상부면을 갖는 제2 절연막 패턴(126)을 형성한다. 상기 식각 공정을 수행하면, 상기 소오스/드레인 형성 영역(120)의 상부면도 함께 노출된다.
다음에, 상기 스페이서(122)를 식각함으로서, 상기 채널용 나노선(124)의 표면을 완전히 노출시킨다. 이 때, 상기 제1 절연막 패턴(114) 및 상기 스페이서(122)를 식각하는 순서는 서로 바뀌어도 상관 없다.
상기 제1 절연막 패턴(114) 및 상기 스페이서(122)를 식각하는 공정에서 상기 채널용 나노선(124)을 포함하는 반도체 기판(100) 표면이 손상되지 않는 것이 바람직하다. 때문에, 상기 제1 절연막 패턴(114)을 식각하는 공정 및 상기 스페이서(122)를 식각하는 공정은 플라즈마 데미지를 발생시키지 않는 습식 식각 공정에 의해 수행하는 것이 더 바람직하다.
도 10은 도 9의 채널용 나노선 패턴을 나타내는 사시도이다.
도 10에 도시된 것과 같이, 상기에서 설명한 공정에 의해 형성된 채널용 나노선은 소오스/드레인 형성 영역(120)의 양측과 연결되는 2개의 다리(bridge) 형태를 갖는다. 여기서, 도 9는 도 10의 I_I'부분을 절단하여 보여지는 분리 사시도임을 알려둔다.
도 11을 참조하면, 상기 채널용 나노선(124)을 포함하는 노출된 반도체 기판(100) 표면 상에 게이트 절연막(132)을 형성한다. 상기 게이트 절연막(132)은 상기 반도체 기판(100) 표면 열산화에 의해 형성되는 실리콘 산화물로 이루어질 수 있다.
다음에, 상기 게이트 절연막(132) 상에 상기 채널용 나노선(124)을 완전히 둘러싸도록 게이트 전극용 도전막(134)을 형성한다. 상기 게이트 전극용 도전막(134)은 도시된 것과 같이, 상기 채널용 나노선(124)의 아래, 상기 채널용 나노선 (124) 사이의 갭 부분, 상기 채널용 나노선(124)의 위 및 상기 소오스/드레인 형성 영역(120) 상에 형성된다.
상기 게이트 전극용 도전막(134)은 갭 필 특성이 우수한 도핑된 폴리실리콘을 사용하여 형성하는 것이 바람직하다. 상기 도핑된 폴리실리콘은 저압 화학 기상 증착 공정에 의해 형성할 수 있다. 상기 폴리실리콘막 상에 금속막 또는 금속 실리사이드막을 더 형성할 수 있다.
도 12 및 도 13을 참조하면, 상기 게이트 전극용 도전막(134) 상에 포토레지 스트를 코팅하고 노광 및 현상 공정을 수행하여 제3 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제3 포토레지스트 패턴은 상기 채널용 나노선(124)을 덮도록 형성한다.
상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 게이트 전극용 도전막(134)을 식각함으로서 게이트 전극으로 제공되는 도전막 패턴(134a)을 형성한다.
다음에, 상기 도전막 패턴(134a) 양측의 소오스/드레인 형성 영역(120)에 불순물을 도핑함으로서 소오스/드레인(136)을 형성한다.
상기 공정을 수행하면, 도 13에 도시된 것과 같이, 2개의 채널용 나노선(124) 및 상기 2개의 채널용 나노선(124)을 둘러싸는 형태의 도전막 패턴(134a)이 형성된다. 따라서, 상기 도전막 패턴(134a)에 전압을 인가하여 트랜지스터를 턴온시키면 상기 2개의 채널용 나노선(124) 전체에서 용적 반전이 일어나 채널이 형성된다. 때문에, 상기 2개의 채널용 나노선(124)에서 전하들의 산란을 최소화할 수 있어 전하들의 이동도를 증가시킬 수 있다.
상기 채널용 나노선(124) 아래에 위치하는 반도체 기판(100)에도 게이트 절연막(132)이 형성됨으로서 기생 채널이 형성될 수 있다. 그러나, 상기 기생 채널의 형성을 최소화하기 위해서 상기 채널용 나노선(124) 아래에 위치하는 반도체 기판(100)에는 고농도 불순물 영역(130)이 형성되어 있다. 즉, 트랜지스터의 도전 타입과 반대인 불순물이 고농도로 도핑되어 있으므로, 상기 채널용 나노선(124) 아래에 위치하는 반도체 기판(100)에서 채널이 형성되기 위한 문턱 전압은 상기 채널용 나 노선(124)에서 채널이 형성되기 위한 문턱 전압에 비해 매우 높다. 그러므로, 상기 채널용 나노선(124)에서 채널이 형성되어 턴-온되는 게이트 전압을 인가하더라도 상기 채널용 나노선(124) 아래의 반도체 기판(100)에서는 채널이 전혀 형성되지 않는다. 때문에, 상기 채널용 나노선(124) 아래의 반도체 기판(100) 부위는 트랜지스터로서 동작하지 않게 된다.
상술한 바와 같이 본 발명에 의하면, 벌크 반도체 기판을 부분적으로 식각함으로서 용적 반전을 일으킬 수 있을 정도의 나노 스케일을 갖는 반도체 나노선을 형성할 수 있다. 때문에, 보다 간단한 공정에 의해 저 비용으로 반도체 나노선을 형성할 수 있다. 더구나, 상기 반도체 나노선을 이용하여 전하의 이동도가 현저히 증가되어 고속 동작이 가능한 트랜지스터를 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 반도체 기판을 부분적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내부를 채우면서, 상기 식각된 반도체 기판에서 나노선이 형성되기 위한 제1 영역 및 상기 제1 영역과 연결되는 제2 영역을 선택적으로 덮는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴을 마스크로 사용하여 노출된 상기 반도체 기판을 식각함으로서 개구부를 형성하는 단계;
    상기 개구부 측벽 및 상기 노출된 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및
    상기 트렌치 내부에 형성된 절연막 패턴의 측벽 일부가 노출되도록 상기 개구부 저면에 노출된 반도체 기판을 등방성으로 식각함으로서, 상기 제2 영역과 연결되는 나노선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 나노선 형성 방법.
  2. 제1항에 있어서, 상기 제1 영역은 채널에서 용적 반전(volume inversion)을 일으킬 수 있도록 1 내지 5㎚의 폭을 갖는 것을 특징으로 하는 반도체 장치의 나노선 형성 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 반도체 기판 상에 제1 하드 마스크 패턴을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴을 사용하여 상기 반도체 기판을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 나노선 형성 방법.
  5. 제4항에 있어서, 상기 절연막 패턴을 형성하는 단계는,
    상기 제1 하드 마스크 패턴의 표면을 부분적을 식각함으로서 상기 반도체 기판 가장자리에 상기 제1 영역이 노출되는 제2 하드 마스크 패턴을 형성하는 단계;
    상기 트렌치 내부 및 상기 제2 하드 마스크 패턴 사이의 갭을 매립하는 제1 예비 절연막 패턴을 형성하는 단계;
    상기 제2 하드 마스크 패턴을 패터닝함으로서 상기 제1 영역 사이의 부위를 선택적으로 덮는 제3 하드 마스크 패턴을 형성하는 단계;
    상기 패터닝에 의해 생성된 개구에 절연 물질을 매립함으로서 제2 예비 절연막 패턴을 형성하는 단계; 및
    상기 제3 하드 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 나노선 형성 방법.
  6. 제5항에 있어서, 상기 제1 하드 마스크 패턴의 식각은 등방성 식각 공정에 의해 수행하는 것을 특징으로 하는 반도체 장치의 나노선 형성 방법.
  7. 제5항에 있어서, 상기 제1 하드 마스크 패턴의 표면 식각량은 용적 반전(volume inversion)을 일으킬 수 있는 정도의 채널 두께인 1 내지 5㎚인 것을 특징으로 하는 반도체 장치의 나노선 형성 방법.
  8. 제5항에 있어서, 상기 제2 예비 절연막 패턴을 형성하는 단계는,
    상기 패터닝에 의해 생성된 개구를 완전히 채우도록 예비 절연막을 증착하는 단계; 및
    상기 제3 하드 마스크 패턴이 노출되도록 상기 예비 절연막을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 나노선 형성 방법.
  9. 제1항에 있어서, 상기 개구부는 용적 반전(volume inversion)을 일으킬 수 있는 정도의 채널 두께와 동일한 깊이인 1 내지 5㎚인 것을 특징으로 하는 반도체 장치의 나노선 형성 방법.
  10. 제1항에 있어서, 상기 스페이서는 상기 반도체 기판과 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 나노선 형성 방법.
  11. 제10항에 있어서, 상기 스페이서는 실리콘 산화물로 형성하는 것을 특징으로 하는 반도체 장치의 나노선 형성 방법.
  12. 제1항에 있어서, 상기 반도체 기판의 등방성 식각은 습식 식각 공정 및 케미컬 건식 식각 공정에 의해 수행되는 것을 특징으로 하는 반도체 장치의 나노선 형성 방법.
  13. 제1항에 있어서, 상기 나노선의 표면이 완전히 노출되도록 상기 절연막 패턴의 일부분 및 상기 스페이서를 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 나노선 형성 방법.
  14. 반도체 기판을 부분적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내부를 채우면서, 상기 식각된 반도체 기판에서 소오스/ 드레인 형성 영역 및 상기 소오스/드레인 형성 영역과 연결되는 채널용 나노선 형성 영역을 선택적으로 덮는 제1 절연막 패턴을 형성하는 단계;
    상기 제1 절연막 패턴을 마스크로 사용하여 노출된 상기 반도체 기판을 식각함으로서 개구부를 형성하는 단계;
    상기 개구부 측벽 및 상기 노출된 제1 절연막 패턴의 측벽에 스페이서를 형성하는 단계; 및
    상기 트렌치 내부에 형성된 제1 절연막 패턴의 측벽 일부가 노출되도록 상기 개구부 저면에 노출된 반도체 기판을 등방성으로 식각함으로서, 상기 소오스/드레 인 형성 영역과 연결되는 채널용 나노선을 형성하는 단계;
    상기 채널용 나노선의 표면이 완전히 노출되도록 상기 제1 절연막 패턴의 일부분 및 스페이서를 식각함으로서 제2 절연막 패턴을 형성하는 단계;
    상기 채널용 나노선을 포함하는 노출된 반도체 기판 표면상에 게이트 절연막을 형성하는 단계; 및
    상기 채널용 나노선을 둘러싸는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 채널용 나노선 형성 영역은 채널 내에 용적 반전(volume inversion)을 일으킬 수 있도록 1 내지 5㎚의 폭을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서, 스페이서를 형성한 이 후에,
    상기 노출된 개구부 저면 아래에, 트랜지스터의 동작을 억제시키기 위한 고농도의 불순물을 이온주입시켜 고농도 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 고농도 불순물 영역은 상기 개구부 저면으로부터 적어도 상기 채널용 나노선의 선폭 만큼 이격된 위치에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서, 고농도 불순물 영역은 형성하고자하는 트랜지스터의 도전 타입과 반대의 도전 타입을 갖는 불순물로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제14항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 반도체 기판 상에 제1 하드 마스크 패턴을 형성하는 단계; 및
    상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 기판을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서, 상기 제1 절연막 패턴을 형성하는 단계는,
    상기 제1 하드 마스크 패턴의 표면을 부분적을 식각함으로서 상기 반도체 기판 가장자리에 채널용 나노선 형성 영역이 노출되는 제2 하드 마스크 패턴을 형성하는 단계;
    상기 트렌치 내부 및 상기 제2 하드 마스크 패턴 사이의 갭을 매립하는 제1 예비 절연막 패턴을 형성하는 단계;
    상기 제2 하드 마스크 패턴을 패터닝함으로서 채널용 나노선 형성 영역 사이 부위를 선택적으로 덮는 제3 하드 마스크 패턴을 형성하는 단계;
    상기 패터닝에 의해 생성된 개구에 절연 물질을 매립함으로서 제2 예비 절연막 패턴을 형성하는 단계; 및
    상기 제3 하드 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 제1 하드 마스크 패턴의 표면 식각량은 용적 반전(volume inversion)을 일으킬 수 있는 정도의 채널 두께인 1 내지 5㎚인 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제14항에 있어서, 상기 개구부는 용적 반전(volume inversion)을 일으킬 수 있는 정도의 채널 두께인 1 내지 5㎚의 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제14항에 있어서, 상기 소오스/드레인 형성 영역에 불순물을 주입하여 소오스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제14항에 있어서, 상기 제1 절연막 패턴의 일부분 및 스페이서를 식각하는 단계는 습식 식각 공정에 의해 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020050039444A 2005-05-11 2005-05-11 나노선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 Expired - Lifetime KR100687100B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050039444A KR100687100B1 (ko) 2005-05-11 2005-05-11 나노선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US11/431,216 US7410853B2 (en) 2005-05-11 2006-05-10 Method of forming a nanowire and method of manufacturing a semiconductor device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050039444A KR100687100B1 (ko) 2005-05-11 2005-05-11 나노선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060116918A KR20060116918A (ko) 2006-11-16
KR100687100B1 true KR100687100B1 (ko) 2007-02-26

Family

ID=37704600

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050039444A Expired - Lifetime KR100687100B1 (ko) 2005-05-11 2005-05-11 나노선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법

Country Status (2)

Country Link
US (1) US7410853B2 (ko)
KR (1) KR100687100B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855993B1 (ko) * 2007-04-03 2008-09-02 삼성전자주식회사 전하 트랩 플래시 메모리 소자 및 그 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300221B1 (en) 1999-09-30 2001-10-09 Intel Corporation Method of fabricating nanoscale structures
KR20020085989A (ko) * 2001-05-10 2002-11-18 삼성전자 주식회사 게이트 전극과 단전자 저장 요소 사이에 양자점을구비하는 단전자 메모리 소자 및 그 제조 방법
JP2003017508A (ja) 2001-07-05 2003-01-17 Nec Corp 電界効果トランジスタ
KR20030065631A (ko) * 2002-01-30 2003-08-09 한국과학기술원 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법
KR20030068029A (ko) * 2002-02-09 2003-08-19 삼성전자주식회사 탄소나노튜브를 이용하는 메모리 소자 및 그 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140636A (ja) 1992-10-28 1994-05-20 Sony Corp 量子細線トランジスタとその製法
US5493136A (en) * 1993-02-22 1996-02-20 Sumitomo Electric Industries, Ltd. Field effect transistor and method of manufacturing the same
JP3998408B2 (ja) 2000-09-29 2007-10-24 株式会社東芝 半導体装置及びその製造方法
KR100517126B1 (ko) 2003-04-21 2005-10-18 재단법인서울대학교산학협력재단 양자점 크기를 조절할 수 있는 단전자 트랜지스터와동일한 ｓｏｉ기판에 집적할 수 있는 단전자 트랜지스터및 이중게이트 ｍｏｓｆｅｔ과 그 각각의 제조방법
US7101761B2 (en) * 2003-12-23 2006-09-05 Intel Corporation Method of fabricating semiconductor devices with replacement, coaxial gate structure
US7485908B2 (en) * 2005-08-18 2009-02-03 United States Of America As Represented By The Secretary Of The Air Force Insulated gate silicon nanowire transistor and method of manufacture
US7498211B2 (en) * 2005-12-28 2009-03-03 Intel Corporation Independently controlled, double gate nanowire memory cell with self-aligned contacts

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300221B1 (en) 1999-09-30 2001-10-09 Intel Corporation Method of fabricating nanoscale structures
KR20020085989A (ko) * 2001-05-10 2002-11-18 삼성전자 주식회사 게이트 전극과 단전자 저장 요소 사이에 양자점을구비하는 단전자 메모리 소자 및 그 제조 방법
JP2003017508A (ja) 2001-07-05 2003-01-17 Nec Corp 電界効果トランジスタ
KR20030065631A (ko) * 2002-01-30 2003-08-09 한국과학기술원 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법
KR20030068029A (ko) * 2002-02-09 2003-08-19 삼성전자주식회사 탄소나노튜브를 이용하는 메모리 소자 및 그 제조방법

Also Published As

Publication number Publication date
US7410853B2 (en) 2008-08-12
KR20060116918A (ko) 2006-11-16
US20070042582A1 (en) 2007-02-22

Similar Documents

Publication Publication Date Title
KR100532353B1 (ko) 핀 전계 효과 트랜지스터 및 그 제조방법
US7652340B2 (en) Fin field effect transistor and method of manufacturing the same
US8299565B2 (en) Semiconductor nanowires having mobility-optimized orientations
CN109979880B (zh) 半导体结构及其形成方法
KR100889607B1 (ko) 더미 드레인층을 이용한 수직 실린더형 트랜지스터의제조방법 및 이에 의해 제조된 수직 실린더형 트랜지스터
US9660054B2 (en) Tunneling field effect transistor (TFET) with ultra shallow pockets formed by asymmetric ion implantation and method of making same
CN103855011A (zh) FinFET及其制造方法
CN110534433B (zh) 半导体结构及其形成方法
US7939436B2 (en) Method of fabricating a semiconductor device
JP2010258124A (ja) 半導体装置及び半導体装置の製造方法
KR100653536B1 (ko) 반도체 소자의 핀 전계효과 트랜지스터 제조방법
KR100486253B1 (ko) 수직형 트랜지스터의 제조방법
CN110970300B (zh) 堆叠环栅鳍式场效应管及其形成方法
KR100832017B1 (ko) 채널면적을 증가시킨 반도체소자 및 그의 제조 방법
US7195962B2 (en) Ultra short channel field effect transistor and method of fabricating the same
KR100687100B1 (ko) 나노선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
TW202240900A (zh) 半導體裝置及其製造方法
CN114256336A (zh) 一种半导体器件及其制造方法
KR101017814B1 (ko) 상온에서 동작하는 단전자 트랜지스터의 제조방법
CN113838934A (zh) 半导体结构及其形成方法
CN113629141B (zh) 半导体结构及半导体结构的形成方法
KR20060130322A (ko) 수직 채널을 갖는 전계 효과 트랜지스터 및 그 제조방법
CN114093943B (zh) 一种半导体器件及其制造方法
KR20050080969A (ko) ｆｉｎ ＦＥＴ의 제조방법
CN118173579A (zh) 半导体器件及制造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20050511

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060822

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070213

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070220

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070221

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100216

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110131

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20120131

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130131

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140129

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20150202

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20200131

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20200131

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20210128

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20220126

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20230125

Start annual number: 17

End annual number: 17