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KR100402238B1 - 반도체 장치 제조방법 - Google Patents

반도체 장치 제조방법 Download PDF

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KR100402238B1 KR1019960076363A KR19960076363A KR100402238B1 KR 100402238 B1 KR100402238 B1 KR 100402238B1 KR 1019960076363 A KR1019960076363 A KR 1019960076363A KR 19960076363 A KR19960076363 A KR 19960076363A KR 100402238 B1 KR100402238 B1 KR 100402238B1
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
종래의 방법에 의한 게이트 전극은 폴리 실리콘막 상에 도핑된 불순물이 실리사이드막에 확산되어 게이트 공핍 영역을 크게 형성하여 접촉 저항이 증가하여 반도체 장치의 특성을 저하시키는 문제점이 있었음.
3. 발명의 해결방법의 요지
본 발명은 결정 입자 크기가 큰 비정질 실리콘막을 사용하여 폴리 실리콘막 내의 불순물이 실리사이드막으로 확산되는 것을 방지하는 반도체 장치 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 장치의 게이트 전극 형성에 이용됨.

Description

반도체 장치 제조방법
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 베리드 콘택을 가진 게이트 전극을 형성하는 방법에 관한 것이다.
이하, 종래 기술 및 그 문제점을 살펴본다.
먼저, 실리콘 기판 상부에 게이트 산화막을 형성하고, 그 상부에 베리드 콘택 폴리 실리콘막을 증착한 후, 그 상부에 베리드 콘택 형성을 위한 포토레지스트 패턴을 형성한다.
다음으로, 포토레지스트 패턴을 식각 장벽으로하여 베리드 콘택 폴리 실리콘막 및 게이트 산화막을 선택적 식각하고, 포토레지스트 패턴을 제거한 다음, 전체 구조 상부에 폴리 실리콘막을 증착하고, 폴리 실리콘막 상에 실리사이드막 형성한다. 계속하여, 실리사이드막 상부에 게이트 전극 형성을 위한 포토레지스트 패턴을 형성한다.
끝으로, 포토레지스트 패턴을 식각 장벽으로하여 실리사이드막, 폴리 실리콘막, 베리드 콘택 폴리 실리콘막 및 게이트 산화막을 차례로 선택적 식각하고, 포토레지스트 패턴을 제거한다.
상기와 같은 공정을 통해 형성된 종래의 베리드 콘택은 결정 입자의 크기가 작은 폴리 실리콘막에 도핑된 불순물이 쉽게 실리사이드막에 확산되어 게이트 공핍영역을 크게 형성하여 콘택의 접촉 저항이 커지는 문제점이 있었다.
본 발명은 결정 입자 크기가 큰 비정질 실리콘막을 사용하여 폴리 실리콘막내의 불순물이 실리사이드막으로 확산되는 것을 방지하는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
도 1A 내지 도 1C는 본 발명의 일실시예에 따른 반도체 장치의 게이트 전극 형성 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 게이트 산화막
12 : 베리드 폴리 실리콘막 13,16 : 포토레지스트 패턴
14 : 비정질 실리콘막 15 : 실리사이드막
상기와 같은 목적을 달성하기 위하여 본 발명은 반도체 기판 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 베리드 콘택 폴리 실리콘막을 형성하는 단계; 상기 베리드 콘택 형성을 위한 제1 마스크를 사용하여 상기 베리드 콘택 폴리 실리콘막 및 상기 게이트 절연막을 선택 식각하는 단계; 전체구조 상부에 상기 반도체 기판 상에 콘택되는 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막 상에 실리사이드막을 형성하는 단계, 및 게이트 전극 형성을 위한 제2 마스크를 사용하여 상기 실리사이드막, 상기 비정질 실리콘막, 상기 베리드 콘택 폴리 실리콘막 및 상기 게이트 절연막을 차레로 선택적 식각하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 1A 내지 도 1C를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 도 1A에 도시된 바와 같이 실리콘 기판(10) 상부에 게이트 산화막(11)을 형성하고, 그 상부에 베리드 콘택 폴리 실리콘막(12)을 약 200Å 내지 약 500Å두께로 증착한 후, 그 상부에 베리드 콘택 형성을 위한 포토레지스트 패턴(13)을 형성한다.
다음으로, 도 1B에 도시된 바와 같이 포토레지스트 패턴(13)을 식각 장벽으로하여 베리드 콘택 폴리 실리콘막(12) 및 게이트 산화막(11)을 선택적 식각하고, 포토레지스트 패턴(13)을 제거한 다음, 전체 구조 상부에 비정질 실리콘막(14)을 약 1000Å 내지 약 3000Å 두께로 증착하고, 비정질 실리콘막(14) 상에 약 2000Å 내지 약 4000Å 두께의 실리사이드막(15) 형성한다. 계속하여, 실리사이드막(15) 상부에 게이트 전극 형성을 위한 포토레지스트 패턴(16)을 형성한다.
이때, 비정질 실리콘막(14)은 베리드 콘택 폴리 실리콘막(12) 내의 불순물이 실리사이드막(15) 내로 침투하는 것을 방지하는 역할을 한다. 불순물의 실리사이드막(15) 내로의 확산은 폴리 실리콘막의 결정립계 확산에 의한 불순물의 큰 확산도에 기인한다. 그러므로, 전체적인 결정입계의 길이 즉, 입자 크기를 크게 늘림으로써 불순물의 실리사이드막(15) 내로의 확산을 감소시킬 수 있게 된다. 또한, 베리드 콘택 폴리 실리콘막(12)은 비정질 실리콘막(14)을 곧바로 게이트 산화막(22) 상부에 형성하면 게이트 산화막(11)의 환원(deoxidization)을 방지하기 위하여 필요하다. 베리드 콘택 폴리 실리콘막(12)은 이러한 환원을 방지할 수 있는 최소의 두께로 증착함으로써 베리드 콘택 폴리 실리콘막(12) 내의 불순물의 집중도를 극대화시킬 수 있다.
끝으로, 도 1C에 도시된 바와 같이 포토레지스트 패턴(15)을 식각 장벽으로 하여 실리사이드막(15), 폴리 실리콘막(14), 베리드 콘택 폴리 실리콘막(12) 및 게이트 산화막(11)을 차례로 선택적 식각하고, 포토레지스트 패턴(16)을 제기한다. 이때, 베리드 콘택 인터커넥션(interconnection)도 동시에 형성된다.
상기한 본 발명의 일실시예에 나타난 바와 같이 본 발명에 따라 형성된 게이트 전극은 게이트 산화막 상부에 베리드 콘택 폴리 실리콘막, 비정질 실리콘막 및 실리사이드막 구조를 형성하여 반도체 장치의 신뢰도 및 동작 특성의 개선을 기대할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 게이트 산화막 상부에 베리드 콘택 폴리 실리콘막, 비정질 실리콘막 및 실리사이드막 구조를 형성함으로써 게이트 공핍을 방지하고, 이로 인하여 접촉 저항을 감소시켜 반도체 장치의 동작 특성 및 신뢰도를 향상시키는 효과가 있다.

Claims (4)

  1. 반도체 기판 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 베리드 콘택 폴리 실리콘막을 형성하는 단계;
    상기 베리드 콘택 형성을 위한 제1 마스크를 사용하여 상기 베리드 콘택 폴리 실리콘막 및 상기 게이트 절연막을 선택 식각하는 단계;
    전체구조 상부에 상기 반도체 기판 상에 콘택되는 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막 상에 실리사이드막을 형성하는 단계, 및
    게이트 전극 형성을 위한 제2 마스크를 사용하여 상기 실리사이드막, 상기 비정질 실리콘막, 상기 베리드 콘택 폴리 실리콘막 및 상기 게이트 절연막을 차례로 선택적 식각하는 단계를 포함하여 이루어진 반도체 장치 제조방법.
  2. 제 1 항에 있어서,
    상기 비정질 실리콘막은
    약 1000Å 내지 약 3000Å 두께인 것을 특징으로하는 반도체 장치 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 베리드 콘택 폴리 실리콘막은 약 200Å 내지 약 500Å 두께인 것을 특징으로하는 반도체 장치 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 실리사이드막은 약 2000Å 내지 약 4000Å 두께인 것을 특징으로하는 반도체 장치 제조방법.
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