[go: up one dir, main page]

KR100401975B1 - 칩 패키지 및 그 제조방법 - Google Patents

칩 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR100401975B1
KR100401975B1 KR10-2001-0086347A KR20010086347A KR100401975B1 KR 100401975 B1 KR100401975 B1 KR 100401975B1 KR 20010086347 A KR20010086347 A KR 20010086347A KR 100401975 B1 KR100401975 B1 KR 100401975B1
Authority
KR
South Korea
Prior art keywords
substrate
chip
conductive via
chip package
terminal
Prior art date
Application number
KR10-2001-0086347A
Other languages
English (en)
Other versions
KR20030056176A (ko
Inventor
안문봉
박찬왕
최용칠
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR10-2001-0086347A priority Critical patent/KR100401975B1/ko
Priority to US10/321,427 priority patent/US6653725B2/en
Priority to JP2002368735A priority patent/JP2003197840A/ja
Priority to DE10260005A priority patent/DE10260005A1/de
Priority to TW091137078A priority patent/TW579585B/zh
Priority to CNB021598401A priority patent/CN1206728C/zh
Publication of KR20030056176A publication Critical patent/KR20030056176A/ko
Application granted granted Critical
Publication of KR100401975B1 publication Critical patent/KR100401975B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4922—Bases or plates or solder therefor having a heterogeneous or anisotropic structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Combinations Of Printed Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은, 제1 단자가 형성된 제1 면과 적어도 하나의 제2 단자가 형성되며 상기 제1 면과 대향하는 제2 면을 갖는 칩와, 상기 칩의 제1 면상에 배치되며 상기 제1 단자와 연결된 도전성 비아홀이 형성된 제1 기판과, 상기 칩의 제2 면 상에 배치되며 상기 제2 단자와 연결된 도전성 비아홀이 형성된 제2 기판과, 상기 제1 기판과 제2 기판 사이에 상기 칩의 외곽을 따라 형성된 수지몰딩부를 포함하는 칩 패키지를 제공한다. 또한, 본 발명은 새로운 칩 패키지 제조방법 및 이러한 칩 패키지를 포함하는 어셈블리를 제공할 수도 있다.
본 발명의 칩 패키지에 따르면, 종래에 사용되었던 와이어본딩과 별도의 도전성 랜드를 형성할 필요가 없어, 크기를 감소시킬 수 있을 뿐만 아니라, 그 제조공정도 간소화시킬 수 있다는 잇점이 있다.

Description

칩 패키지 및 그 제조방법{CHIP PACKAGE AND THE METHOD OF FABRICATING THE SAME}
본 발명은 칩 패키지에 관한 것으로, 특히 와이어본딩 없이 칩의 양면에 도전성 비아홀이 형성된 기판을 부착시켜 패키징함으로써 보다 소형화되고 제조공정이 단순화된 칩 패키지와 그 제조방법에 관한 것이다.
일반적으로, 다이오드 및 트랜지스터 등의 반도체 소자는 패키지를 형성하여 인쇄회로기판 상에 실장된다. 이러한 패키지는 반도체 소자의 단자를 인쇄회로기판의 신호패턴에 용이하게 연결시킬 수 있는 구조를 가지고 있으며, 외부의 영향으로부터 소자를 보호하여 신뢰성을 확보하는 역할을 수행한다.
이러한 반도체 소자의 패키지는 제품의 소형화 추세에 맞추어 점차 소형화되고 있다. 이러한 소형화에 대표적인 패키지 방식으로 칩 스케일 패키지(chip scale package)가 있다. 도1은 종래의 칩 스케일 패키지의 구조를 나타내는 개략단면도이다. 도1에 도시된 패키지구조는 세라믹 기판을 이용한 방식으로 두 개의 단자를 갖는 다이오드를 위한 형태이다.
도1을 참조하면, 세라믹기판(1)에는 두 개의 비아홀(2a,2b)이 형성된다. 두 개의 비아홀(2a,2b)의 내부에는 그 상하면이 서로 도통될 수 있도록 도전성 물질을 충전시키고, 두 비아홀(2a,2b)이 형성된 상면에는 제1 및 제2 상측 도전성랜드(3a,3b)가 형성되고, 그 하면에는 각각 제1 및 제2 하측 도전성 랜드(4a,4b)가 형성된다. 상기 제2 상측 도전성 랜드(4b)는 다이오드(5)의 실장면에 형성된 일측단자와 연결되며, 제1 상측 도전성 랜드(4a)는 칩의 상부단자와 일단이 연결된 와이어(7)의 타단이 연결된다. 이와 같이 다이오드(5)가 실장된 세라믹기판(1) 상면에는 외부의 영향으로부터 다이오드를 보호하기 위해 통상의 수지로 몰딩부(9)를 형성하여 최종 패키지(10)를 완성한다.
완성된 패키지(10)는 도2와 같이, 리플로우 솔더링 방식으로 인쇄회로기판(20)에 실장된다. 상기 다이오드 패키지(10)는 그 하면에 형성된 제1 및 제2 도전성 랜드(3a,3b 및 4a,4b)를 신호패턴 상에 배치하고 각각에 솔더링(15)을 형성하여 인쇄회로기판에 전기적 기계적으로 연결된다.
도1 및 도2에서 설명된 바와 같이, 일반적으로 다이오드는 대향하는 면에 단자가 각각 형성되어 있으므로, 와이어를 통한 연결이 요구된다. 그러나, 이러한 와이어는 칩 상부에서 많은 공간을 차지한다. 따라서, 전체 패키지 높이가 높아지는 문제가 있다. 또한, 세라믹기판에는 칩의 단자 수에 따라 2개 또는 3개의 비아홀이 형성되어야 하므로, 적어도 그 수의 비아홀 직경만큼의 큰 면적이 요구되며, 그 비아홀의 상하면에 형성되는 도전성랜드가 서로 연결되지 않도록 최소한의 간격을 유지하여야 한다. 따라서, 이러한 기판의 면적도 패키지 크기를 소형화시키는데 큰 제약사항이 된다.
따라서, 당 기술분야에서는, 보다 패키지를 소형화시킬 수 있으면서도 제조공정이 용이한 새로운 패키지방식이 요구되어 왔다.
본 발명은 상기 문제점을 해결하기 위해서 안출된 것으로, 그 목적은 칩의 단자가 있는 대향하는 두 면에 도전성 비아홀을 갖는 기판을 각각 부착시키고 그 기판 사이의 공간에는 수지몰딩부를 형성함으로써 보다 소형화시킬 수 있을 뿐만 아니라, 그 제조공정이 간소하면서도 칩의 신뢰성을 보장할 수 있는 안정적인 패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 새로운 칩 패키지의 구조에 따른 새로운 실장방식을 갖는 칩 패키지 어셈블리를 제공하는데 있다.
나아가, 본 발명의 또 다른 목적은 새로운 구조를 갖는 칩 패키지의 제조방법을 제공하는데도 있다.
도1은 종래의 칩 패키지구조를 나타내는 단면도이다.
도2는 종래의 칩 패키지 어레이를 나타내는 개략 사시도이다.
도3은 본 발명의 일실시형태에 따른 칩 패키지구조를 나타내는 단면도이다.
도4는 본 발명의 일실시형태에 따른 칩 패키지 어레이를 나타내는 개략 사시도이다.
도5는 본 발명의 다른 실시형태에 따른 칩 패키지 어레이를 나타내는 개략 사시도이다.
도6a 내지 6e는 본 발명의 칩 패키지 제조방법을 설명하기 위한 단계별 공정단면도이다.
도7a 및 7b는 본 발명의 다른 실시형태에 따른 칩 패키지 구조 및 그 기판의 비아홀 형성을 나타내는 개략도이다.
<도면의 주요부분에 대한 부호설명>
31a: 제1 기판 31b: 제2 기판
32a,32b: 도전성 비아홀 35: 칩소자
37: 수지몰딩부
상기 목적을 달성하기 위해서, 본 발명은, 제1 단자가 형성된 제1 면과 적어도 하나의 제2 단자가 형성되며 상기 제1 면과 대향하는 제2 면을 갖는 칩과, 상기 칩의 제1 면 상에 배치되며 상기 제1 단자에 연결된 도전성 비아홀이 형성된 제1 기판과, 상기 칩의 제2 면 상에 배치되며 상기 제2 단자에 연결된 도전성 비아홀이 형성된 제2 기판과, 상기 제1 기판과 제2 기판 사이에 상기 칩의 외곽을 따라 형성된 수지몰딩부를 포함하는 칩 패키지를 제공한다.
본 발명의 바람직한 실시형태에서는, 상기 제1 기판과 상기 제2 기판를 동일한 크기와 형상로 하며, 상기 수지몰딩부도 상기 제1 및 제2 기판의 크기와 형상과 일치하도록 형성하여 보다 소형화에 유리한 조건을 제조할 수 있다. 나아가, 상기 칩 패키지를 칩패키지 형상에 적합한 육면체로 형성할 수도 있다.
또한, 본 발명에서는, 제1 기판 또는 상기 제2 기판을 고가인 세라믹 기판이 아닌 통상의 인쇄회로기판재질로 형성하는 것이 바람직하다.
나아가, 필요에 따라서, 상기 제1 기판 또는 제2 기판에 형성된 도전성 비아홀은 각 기판의 적어도 하나의 변에 거의 반원형태 또는 적어도 하나의 코너부에 거의 1/4 원형태로 형성될 수 있다.
본 발명의 다양한 실시형태에서는, 두개의 단자를 갖는 다이오드 소자는 물론, 세 개의 단자를 갖는 트랜지스터에도 용이하게 적용할 수 있다. 트랜지스터의 경우에는, 2개의 단자가 형성된 일면에 부착하는 기판에는 그 위치에 대응하는 두 개의 비아홀을 형성한다.
또한, 본 발명은, 제1 단자가 형성된 제1 면과 적어도 하나의 제2 단자가 형성되며 제1 면과 대향하는 제2 면을 갖는 칩과, 상기 칩의 제1 면에 배치되며 상기 제1 단자의 위치에 도전성 비아홀이 형성된 제1 기판과, 상기 칩의 제2 면에 배치되며 상기 적어도 하나의 제2 단자의 위치에 적어도 하나의 제2 도전성 비아홀이 형성된 제2 기판과, 상기 제1 기판과 제2 기판 사이에 상기 칩의 외곽을 따라 형성된 수지몰딩부를 포함하는 칩 패키지가 그 제1 면과 제2 면이 측면이 되도록 상면에 배치되어, 상기 칩 패키지의 제1 도전성 비아홀과 적어도 하나의 제2 도전성 비아홀을 그 상면의 신호패턴에 연결하기 위한 복수개의 도전체가 형성된 칩 패키지 어셈블리를 제공할 수도 있다.
바람직하게는, 상기 도전성비아홀과 신호패턴을 연결하는 복수개의 도전체는 일반 리플로우 솔더링과 같은 솔더부로 형성할 수 있다.
나아가, 본 발명은 새로운 칩 패키지 제조방법을 제공한다. 즉, 소정의 간격으로 복수개의 도전성 비아홀이 형성된 제1 기판 및 제2 기판을 마련하는 단계와, 상기 제2 기판의 복수개의 도전성 비아홀에 복수개의 칩 하면의 단자가 배치되도록, 상기 복수개의 칩 하면을 상기 제2 기판의 상면에 접착하는 단계와, 상기 제1 기판의 복수개의 도전성 비아홀에 복수개의 칩 상면의 단자가 배치되도록, 상기 복수개의 칩 상면에 상기 제1 기판을 접착하는 단계와, 상기 결과물을 칩 단위로 절단하는 단계를 포함하는 칩 패키지 제조방법을 제공한다.
본 발명의 바람직한 실시형태에서는, 상기 칩을 기판에 접착하는 방식은 칩을 접착할 기판의 면에 형성된 도전성비아홀에 도전성 접착제를 도포하여 칩과 기판을 합착하는 방식으로 수행될 수 있다.
이하, 도면을 참조하여, 본 발명의 실시형태를 상세히 설명하기로 한다.
도3을 참조하면, 상기 패키지(40)는 칩(35)과 그 칩(35)의 상하면에 배치된기판(31a,31b)으로 이루어진다. 상기 칩(35)은 그 상하면에 각각 형성된 제1 단자와 제2 단자(미도시)를 구비한다. 각 단자는 칩의 구조상 일반적으로 대향하는 면에 형성된다. 상기 제1 및 제2 기판(31a,31b)은 단자가 형성된 칩(35)의 상하면에 각각 부착되어 있다.
또한, 상기 제1 기판 및 제2 기판(31a,31b)은 각각 도전성 비아홀(32a,32b)을 포함한다. 상기 도전성 비아홀이란 상하면을 전기적으로 연결할 수 있도록 내부에 도전성 물질이 충진된 홀을 말한다. 각 기판(31a,31b)에 형성된 도전성 비아홀(32a,32b)은 칩(35)의 단자에 연결될 수 있는 위치에 형성된다. 따라서, 상기 도전성 비아홀(32a,32b)을 통해 칩 단자는 외부와 전기적으로 연결시킬 수 있다. 이러한 도전성비아홀의 형성위치는 다양한 형태로 구현될 수 있다. 이에 대해서는 도6에서 자세히 설명하기로 한다.
나아가, 상기 제1 기판(31a) 및 제2 기판(31b) 사이에는 칩(35)을 보호하기 위한 수지몰딩부(37)가 형성된다. 여기서, 사용되는 수지는 일반 패키지의 몰딩부의 재질과 동일하다.
이와 같이, 본 발명에 따른 패키지는 많은 공간을 점유하는 와이어를 생략할 수 시킬 수 있다. 또한, 본 발명에서는, 종래의 패키지와 같이 하나의 세라믹기판에 2개 이상의 비아홀을 형성하거나, 각각에 형성된 도전성랜드의 일정한 간격을 확보하기 위해서, 소모되는 면적을 요구되지 않으므로, 칩 크기와 큰 차이가 없는 소형화된 패키지를 구현할 있다는 잇점이 있다.
이러한 본 발명에 따른 칩 패키지의 특징은 인쇄회로기판에 실장된 형태에서 보다 명확하게 확인할 수 있다. 도4는 본 발명에 따른 칩 패키지 어셈블리(100)의 개략 사시도이다. 칩 패키지(50)는 인쇄회로기판(110) 상에 표면실장하기 위한 구조이다. 여기서 사용되는 칩 패키지 어셈블리라는 용어는 칩 패키지와 그 칩 패키지가 실장된 인쇄회로기판을 포함한 어셈블리를 말한다.
도4를 참조하면, 신호패턴(미도시)이 형성된 상면을 갖는 인쇄회로기판(110)이 도시되어 있다. 상기 인쇄회로기판(110)의 신호패턴은 상기 칩 단자와 연결하기 위한 신호패턴을 포함한다. 상기 칩 패키지(50)는 상기 인쇄회로기판(110) 상에 칩 패키지(50)의 기판(42a,42b)이 부착된 상하면을 측면으로 하여 실장된다. 일반적으로 단자가 형성된 상하면을 수직방향으로 유지하여 실장했던 종래 방식과 달리, 본 발명에서는 실질적으로 칩이 90°회전시켜 실장된 형태를 갖는다. 이러한 실장된 칩 패키지(50)는 제1 기판(41a) 및 제2 기판(41b)이 각각 대향하는 측면으로 제공되며, 동시에 제1 및 제2 기판(41a,41b)에 형성된 도전성 비아홀을 양측면을 통해 제공된다. 이와 같은 실장상태에서, 각 단자에 대응하는 신호패턴을 도전성 비아홀과 연결되기 위한 솔더부(115)를 형성한다. 상기 도전성 비아홀은 도3에서 설명된 바와 같이, 칩의 각 단자에 연결되어 있으므로, 전기적으로 칩 패키지를 인쇄회로기판(110)의 신호패턴과 연결시킬 수 있다.
도4에 도시된 칩 패키지 어셈블리에서, 각 신호패턴에 대한 간격에 적합한 칩 패키지크기를 얻기 위해서는 상기 칩 패키지(50)의 상하면에 부착된 제1 기판(41a)과 제2 기판(41b)의 두께로 용이하게 조정할 수 있다. 따라서, 통상 사용되어 온 인쇄회로기판(110)의 신호패턴을 변형하지 않고도 본 발명에 따른 칩 패키지를 간단하게 채용할 수 있다.
도5는 본 발명의 다른 실시형태에 따른 칩 패키지 어레이를 나타내는 개략 사시도이다. 본 실시형태는 트랜지스터를 패키지하여 인쇄회로기판 상에 배열한 트랜지스터 패키지 어레이이다. 상기 트랜지스터는 상면에 하나의 단자와, 하면에 두 개의 단자가 형성된 구조를 갖는다. 따라서, 상기 트랜지스터 패키지의 경우에는, 그 상면에 하나의 단자만 구비하며, 도4와 같이, 그 단자는 트랜지스터(105) 상면에 부착된 제1 기판(101a)에 형성된 도전성비아홀(102a)을 솔더링(115)으로 인쇄회로기판(91)의 배선회로와 연결되는 반면에, 트랜지스터(85) 하면에는 두개의 단자를 구비하고 있어, 다른 형태가 요구된다.
상기 두 개의 단자가 있는 트랜지스터(105) 하면은 상하면을 연결하는 도전성 비아홀(102b,102c)이 구비된 제2 기판(101b)을 접착되고 있다. 상기 두 도전성 비아홀(102b,102c)은 상면과 하면에 대응하는 두 도전면을 가지며, 각각 두 도전면은 도전면이 형성되지 않은 부분(A)으로 분리되어 두 단자의 연결부를 형성할 수 있다. 각각 두 도전성 비아홀(102b,102c)을 제2 기판(101a) 하면의 도전면을 통해 인쇄회로기판의 배선회로에 솔더부(115b,115c)로 각각 연결된다.
도6a 내지 6e는 본 발명의 일실시형태에 따른 칩 패키지 제조공정을 단계별로 나타낸 공정단면도이다.
우선, 도6a와 같이, 소정의 간격으로 복수개의 도전성 비아홀(202a,202b)이 형성된 제1 기판(201a) 및 제2 기판(201b)을 마련한다. 바람직하게는, 본 실시형태와 같이 칩의 접착수단으로 도전성 접착제를 사용한다. 즉, 도시된 바와 같이, 도전성 비아홀(202a,202b)의 위치에 도전성 접착제(203a,203b)를 각각 도포시킨다. 이와 같이 도전성 접착제를 이용함으로써, 후속공정에서, 칩 단자를 도전성 비아홀에 전기적으로 연결하는 동시에, 기판에 기계적으로도 고정시킬 수 있다.
이어, 도6b 및 6c와 같이, 상기 제2 기판의 복수개의 도전성 비아홀(202a)이 복수개의 칩 하면의 단자가 연결되도록, 상기 복수개의 칩(205)을 상기 제2 기판(202b)의 상면에 배치하고, 순차적으로 상기 제1 기판(201a)의 복수개의 도전성 비아홀(202a)이 복수개의 칩 상면의 단자가 연결되도록, 상기 복수개의 칩(205) 상에 상기 제1 기판(201a)을 배치한다. 이 때에 도5a에서 설명된 바와 같이, 각 비아홀(202a,202b) 상에 도포된 도전성 접착제(203)를 이용하여 칩(205)과 기판(201a,201b)을 고정시킬 수 있다.
다음으로, 도6d와 같이, 상기 제1 기판(201a)과 상기 제2 기판(201b) 사이에 수지(207)를 공급하여 칩(205) 사이의 측공간을 충전시킨다. 상기 칩 사이를 충전시킨 수지(207)는 최종 패키지에서 칩을 보호하는 수지몰딩부로 형성된다.
끝으로, 상기 결과물을 칩 패키지 단위로 절단함으로써 최종 칩 패키지(200)를 얻을 수 있다.
이와 같이, 복수개의 칩 패키지를 도전성 비아홀이 형성된 기판을 이용하여 용이하게 제조할 수 있다.
한편, 본 발명의 칩 패키지에서 솔더링을 통해 칩 단자와 신호패턴을 연결하는 중요한 역할을 한다. 이러한 도전성 비아홀은 다양한 형태로 구현될 수 있다. 도7a 및 7b는 본 발명에 따른 칩 패키지(210,220)에 사용되는 기판의 다양한 형태를 예시한다.
도7a에 도시된 도전성 비아홀(213)은 기판의 각 코너부에 형성한 예를 나타낸다. 이러한 형태는 최초 기판(211')에 비아홀(213')을 형성할 때에 패키지단위로 절단할 선의 수직교차 위치에 비아홀(213')을 형성함으로써 얻을 수 있다. 도6a에 기판에 형성된 비아홀(213')은 패키지 단위로 절단 후에 각 코너부마다 4개의 비아홀(213)이 형성되어 있으나, 이 중 하나의 변에 해당하는 2개만을 형성하고 그 측면을 인쇄회로기판의 실장면으로 채택할 수도 있다.
이와 달리, 도7b에 도시된 도전성 비아홀(223)은 기판의 대향하는 두 변 중앙에 형성된 예를 나타낸다. 이러한 비아홀(223')은 최초 기판(221')에 형성할 때에 패키지단위로 절단할 선의 중앙부위에 형성함으로써 용이하게 얻을 수 있다. 상기 비아홀(223)은 한 변에만 형성하는 것도 가능하며, 네 변 보다에 형성하는 것도 가능하다. 앞서 설명한 바와 같이, 한 변에만 형성하여, 그 한 변이 인쇄회로기판의 상면에 접하도록 실장시킬 수 있다.
도7a와 도7b의 형태를 갖는 도전성 비아홀을 이용하는 경우에는, 완성된 칩 패키지를 90˚로 회전시켜 실장할 때에, 인쇄회로기판의 면에 가깝도록 도전성 비아홀을 제공함으로서 솔더링 공정시 보다 더 용이하게 신호패턴과 연결시킬 수 있다는 잇점이 있다.
이상에서 설명한 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 명백할 것이다.
상술한 바와 같이, 본 발명의 칩 패키지에 따르면, 칩의 단자부가 있는 대향하는 두 면에 도전성 비아홀을 갖는 기판을 각각 부착시키고 그 기판 사이의 공간에는 수지몰딩부를 형성함으로써 보다 소형화시킬 수 있을 뿐만 아니라, 그 제조공정이 간소하면서도 칩의 신뢰성을 보장할 수 있는 안정적인 패키지를 얻을 수 있다.

Claims (22)

  1. 제1 단자가 형성된 제1 면과 적어도 하나의 제2 단자가 형성되며 상기 제1 면과 대향하는 제2 면을 갖는 칩;
    상기 칩의 제1 면 상에 배치되며 상기 제1 단자에 연결된 도전성 비아홀이 형성된 제1 기판;
    상기 칩의 제2 면 상에 배치되며 상기 제2 단자에 연결된 도전성 비아홀이 형성된 제2 기판;
    상기 제1 기판과 제2 기판 사이에 상기 칩의 외곽을 따라 형성된 수지몰딩부를 포함하는 칩 패키지.
  2. 제1항에 있어서,
    상기 제1 기판과 상기 제2 기판은 동일한 크기와 형상으로 가지며,
    상기 수지몰딩부는 상기 제1 및 제2 기판의 크기와 형상과 일치하도록 형성하는 것을 특징으로 하는 칩 패키지.
  3. 제1항에 있어서,
    상기 칩 패키지는 육면체 형상을 갖는 것을 특징으로 하는 칩 패키지.
  4. 제1항에 있어서,
    상기 기판은 인쇄회로기판재질로 이루어진 것을 특징으로 하는 칩 패키지.
  5. 제1항에 있어서,
    상기 제1 기판 또는 제2 기판에 형성된 도전성 비아홀은 각 기판의 적어도 하나의 변에 거의 반원형태로 형성된 것을 특징으로 하는 칩 패키지.
  6. 제1항에 있어서,
    상기 제1 기판 또는 제2 기판에 형성된 도전성 비아홀은 각 기판의 적어도 하나의 코너부에 거의 1/4 원형태로 형성된 것을 특징으로 하는 칩 패키지.
  7. 제1항에 있어서,
    상기 칩은 다이오드 소자이며,
    상기 제2 면에 형성된 단자와 상기 기판의 도전성 비아홀은 각각 하나인 것을 특징으로 하는 칩 패키지.
  8. 제1항에 있어서,
    상기 칩은 트랜지스터 소자이며,
    상기 제2 면에 형성된 단자와 상기 기판의 도전성 비아홀은 각각 두 개인 것을 특징으로 하는 칩 패키지.
  9. 칩 패키지와, 상기 칩 패키지의 단자에 연결하기 위한 복수개의 신호패턴이 형성된 인쇄회로기판을 포함하는 칩 패키지 어셈블리에 있어서,
    칩 패키지는,
    제1 단자가 형성된 제1 면과 제2 단자가 형성되며 제1 면과 대향하는 제2 면을 갖는 칩과, 상기 칩의 제1 면에 배치되며 상기 제1 단자에 연결된 도전성 비아홀이 형성된 제1 기판과, 상기 칩의 제2 면에 배치되며 상기 제2 단자에 연결된 제2 도전성 비아홀이 형성된 제2 기판과, 상기 제1 기판과 제2 기판 사이에 상기 칩의 외곽을 따라 형성된 수지몰딩부를 포함하며, 그 제1 면과 제2 면이 측면이 되도록 상면에 배치되고,
    상기 인쇄회로기판은,
    상기 칩 패키지의 제1 도전성 비아홀과 제2 도전성 비아홀을 그 상면의 신호패턴에 연결하기 위한 복수개의 도전체가 형성된 칩 패키지 어셈블리.
  10. 제9항에 있어서,
    상기 인쇄회로기판 상에 형성된 복수개의 도전체는 복수개의 솔더부로 형성된 것을 특징으로 하는 칩 패키지 어셈블리.
  11. 제9항에 있어서,
    상기 제1 기판과 상기 제2 기판은 동일한 크기와 형상으로 가지며,
    상기 수지몰딩부는 상기 제1 및 제2 기판의 크기와 형상과 일치하도록 형성하는 것을 특징으로 하는 칩 패키지 어셈블리.
  12. 제9항에 있어서,
    상기 칩 패키지는 육면체 형상을 갖는 것을 특징으로 하는 칩 패키지 어셈블리.
  13. 제9항에 있어서,
    상기 기판은 인쇄회로기판재질로 이루어진 것을 특징으로 하는 칩 패키지 어셈블리.
  14. 제9항에 있어서,
    상기 제1 기판 또는 제2 기판에 형성된 도전성 비아홀은 각 기판의 적어도 하나의 변에 거의 반원형태로 형성된 것을 특징으로 하는 칩 패키지 어셈블리.
  15. 제9항에 있어서,
    상기 제1 기판 또는 제2 기판에 형성된 도전성 비아홀은 각 기판의 적어도 하나의 코너부에 거의 1/4 원형태로 형성된 것을 특징으로 하는 칩 패키지 어셈블리.
  16. 제9항에 있어서,
    상기 칩은 다이오드 소자이며,
    상기 제2 면에 형성된 단자와 상기 기판의 도전성 비아홀은 각각 하나인 것을 특징으로 하는 칩 패키지 어셈블리.
  17. 제9항에 있어서,
    상기 칩은 트랜지스터 소자이며,
    상기 제2 면에 형성된 단자와 상기 기판의 도전성 비아홀은 각각 두 개인 것을 특징으로 하는 칩 패키지 어셈블리.
  18. 단자가 각각 형성되며 상호 대향하는 제1 면과 제2 면을 갖는 복수개의 칩의 패키지를 제조하는 방법에 있어서,
    소정의 간격으로 복수개의 도전성 비아홀이 형성된 제1 기판 및 제2 기판을 마련하는 단계;
    상기 제2 기판의 복수개의 도전성 비아홀에 복수개의 칩 하면의 단자가 연결되도록, 상기 복수개의 칩 하면을 상기 제2 기판의 상면에 접착하는 단계;
    상기 제1 기판의 복수개의 도전성 비아홀에 복수개의 칩 상면의 단자가 연결되도록, 상기 복수개의 칩 상면에 상기 제1 기판을 접착하는 단계; 및
    상기 결과물을 칩 단위로 절단하는 단계를 포함하는 칩 패키지 제조방법.
  19. 제18항에 있어서,
    상기 제2 기판의 상면에 상기 복수개의 칩 하면을 접착하는 단계는,
    상기 제2 기판의 도전성 비아홀 상면에 도전성 접착체를 도포하는 단계와,
    상기 복수개의 칩을 상기 기판의 상면에 압착하는 단계로 이루어진 것을 특징으로 하는 칩 패키지 제조방법.
  20. 제18항에 있어서,
    상기 제1 기판을 상기 복수개의 칩 상면에 접착하는 단계는,
    상기 복수개의 칩 상면에 도전성 접착체를 도포하는 단계와,
    상기 제1 기판을 상기 복수개의 칩 상면에 압착하는 단계로 이루어진 것을 특징으로 하는 칩 패키지 제조방법.
  21. 제18항에 있어서,
    상기 칩은 다이오드 소자인 것을 특징으로 하는 칩 패키지.
  22. 제18항에 있어서,
    상기 칩은 트랜지스터 소자이며,
    상기 칩의 상면 및 하면 중 어느 한면에 형성된 단자는 두 개이며,
    상기 기판에 형성된 도전성 비아홀은 상기 두 개의 단자 위치에 대응하도록 소정의 간격으로 한 쌍 단위로 형성된 것을 특징으로 하는 칩 패키지.
KR10-2001-0086347A 2001-12-27 2001-12-27 칩 패키지 및 그 제조방법 KR100401975B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR10-2001-0086347A KR100401975B1 (ko) 2001-12-27 2001-12-27 칩 패키지 및 그 제조방법
US10/321,427 US6653725B2 (en) 2001-12-27 2002-12-18 Chip package and method of manufacturing the same
JP2002368735A JP2003197840A (ja) 2001-12-27 2002-12-19 チップパッケージ及びその製造方法
DE10260005A DE10260005A1 (de) 2001-12-27 2002-12-20 Chippaket und Verfahren zu seiner Herstellung
TW091137078A TW579585B (en) 2001-12-27 2002-12-23 Chip package and method of manufacturing the same
CNB021598401A CN1206728C (zh) 2001-12-27 2002-12-27 芯片封装及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0086347A KR100401975B1 (ko) 2001-12-27 2001-12-27 칩 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20030056176A KR20030056176A (ko) 2003-07-04
KR100401975B1 true KR100401975B1 (ko) 2003-10-17

Family

ID=19717711

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0086347A KR100401975B1 (ko) 2001-12-27 2001-12-27 칩 패키지 및 그 제조방법

Country Status (6)

Country Link
US (1) US6653725B2 (ko)
JP (1) JP2003197840A (ko)
KR (1) KR100401975B1 (ko)
CN (1) CN1206728C (ko)
DE (1) DE10260005A1 (ko)
TW (1) TW579585B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US7087538B2 (en) * 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
US7284896B2 (en) * 2005-04-15 2007-10-23 Jiahn-Chang Wu Light unit display
US7342308B2 (en) 2005-12-20 2008-03-11 Atmel Corporation Component stacking for integrated circuit electronic package
US7821122B2 (en) * 2005-12-22 2010-10-26 Atmel Corporation Method and system for increasing circuitry interconnection and component capacity in a multi-component package
JP4503046B2 (ja) 2007-05-30 2010-07-14 株式会社東芝 半導体装置の製造方法
US8053885B2 (en) * 2009-01-12 2011-11-08 Harvatek Corporation Wafer level vertical diode package structure and method for making the same
JP2011023463A (ja) * 2009-07-14 2011-02-03 Denso Corp 半導体モジュール
TWI719517B (zh) * 2019-06-27 2021-02-21 立昌先進科技股份有限公司 一種貼片式單顆小尺寸及陣列型之晶片半導體元件之封裝方法
CN110349920A (zh) * 2019-06-27 2019-10-18 深圳第三代半导体研究院 一种二极管芯片封装结构及其封装方法
US20210126425A1 (en) * 2019-10-24 2021-04-29 Advanced Semiconductor Engineering, Inc. Optoelectronic package and manufacturing method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936178A (ja) * 1995-07-13 1997-02-07 Nec Corp 集積回路用パッケ−ジ及びその製造方法並びにパッド配置の変換方法
JPH1032224A (ja) * 1996-07-15 1998-02-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JPH10229097A (ja) * 1997-02-17 1998-08-25 Citizen Electron Co Ltd チップ型半導体の製造方法
KR19990036866A (ko) * 1997-10-02 1999-05-25 모리시타 요이찌 반도체 패키지 및 그 제조방법
JPH11312710A (ja) * 1998-04-30 1999-11-09 Murata Mfg Co Ltd 電子部品の接続方法および接続構造
KR20000026099A (ko) * 1998-10-17 2000-05-06 김영환 칩크기 반도체 패키지와 그 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3708722A (en) * 1970-12-18 1973-01-02 Erie Technological Prod Inc Semiconductor device with soldered terminals and plastic housing and method of making the same
US4005457A (en) * 1975-07-10 1977-01-25 Semimetals, Inc. Semiconductor assembly, method of manufacturing same, and bonding agent therefor
US4574297A (en) * 1981-07-15 1986-03-04 Rohm Company Limited Encapsulated semiconductor with terminals having tabs to increase solder wetting

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936178A (ja) * 1995-07-13 1997-02-07 Nec Corp 集積回路用パッケ−ジ及びその製造方法並びにパッド配置の変換方法
JPH1032224A (ja) * 1996-07-15 1998-02-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JPH10229097A (ja) * 1997-02-17 1998-08-25 Citizen Electron Co Ltd チップ型半導体の製造方法
KR19990036866A (ko) * 1997-10-02 1999-05-25 모리시타 요이찌 반도체 패키지 및 그 제조방법
JPH11312710A (ja) * 1998-04-30 1999-11-09 Murata Mfg Co Ltd 電子部品の接続方法および接続構造
KR20000026099A (ko) * 1998-10-17 2000-05-06 김영환 칩크기 반도체 패키지와 그 제조방법

Also Published As

Publication number Publication date
KR20030056176A (ko) 2003-07-04
DE10260005A1 (de) 2003-07-17
CN1433071A (zh) 2003-07-30
US20030122230A1 (en) 2003-07-03
TW579585B (en) 2004-03-11
US6653725B2 (en) 2003-11-25
TW200411855A (en) 2004-07-01
JP2003197840A (ja) 2003-07-11
CN1206728C (zh) 2005-06-15

Similar Documents

Publication Publication Date Title
KR100468365B1 (ko) 반도체장치
KR100266637B1 (ko) 적층형볼그리드어레이반도체패키지및그의제조방법
KR100452819B1 (ko) 칩 패키지 및 그 제조방법
US20080197472A1 (en) Semiconductor device and semiconductor module using the same
KR20040062764A (ko) 칩 스케일 적층 패키지
KR100444228B1 (ko) 칩 패키지 및 그 제조방법
JP2011040602A (ja) 電子装置およびその製造方法
JP2004172157A (ja) 半導体パッケージおよびパッケージスタック半導体装置
CN100492638C (zh) 半导体器件的堆叠封装
US20090310322A1 (en) Semiconductor Package
KR100401975B1 (ko) 칩 패키지 및 그 제조방법
KR100628872B1 (ko) 전자소자 및 그 전자소자를 사용한 전자장치
US20080073779A1 (en) Stacked semiconductor package and method of manufacturing the same
KR100461718B1 (ko) 칩 패키지 및 그 제조방법
KR100452818B1 (ko) 칩 패키지 및 그 제조방법
US20080308913A1 (en) Stacked semiconductor package and method of manufacturing the same
US20080073772A1 (en) Stacked semiconductor package and method of manufacturing the same
KR20030047405A (ko) 멀티 칩 패키지와 그 제조 방법
KR100520409B1 (ko) 볼 그리드 어레이 타입의 멀티 칩 패키지
KR980012334A (ko) 적층형 반도체 칩 패키지와 그 제조방법
KR100336761B1 (ko) 적층형 버틈리드패키지 및 제조방법
KR100708050B1 (ko) 반도체패키지
JP2826518B2 (ja) 半導体装置
KR100548592B1 (ko) 적층형 마이크로 비 지 에이 패키지
KR19990061323A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20011227

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20030922

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20031002

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20031006

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20060928

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20070918

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20080930

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20090929

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20100929

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20110916

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20120925

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20130930

Start annual number: 11

End annual number: 11

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20150909