[go: up one dir, main page]

KR100336761B1 - 적층형 버틈리드패키지 및 제조방법 - Google Patents

적층형 버틈리드패키지 및 제조방법 Download PDF

Info

Publication number
KR100336761B1
KR100336761B1 KR1019990043622A KR19990043622A KR100336761B1 KR 100336761 B1 KR100336761 B1 KR 100336761B1 KR 1019990043622 A KR1019990043622 A KR 1019990043622A KR 19990043622 A KR19990043622 A KR 19990043622A KR 100336761 B1 KR100336761 B1 KR 100336761B1
Authority
KR
South Korea
Prior art keywords
chip
lead
package
pad
pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019990043622A
Other languages
English (en)
Other versions
KR20010036554A (ko
Inventor
김동유
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990043622A priority Critical patent/KR100336761B1/ko
Publication of KR20010036554A publication Critical patent/KR20010036554A/ko
Application granted granted Critical
Publication of KR100336761B1 publication Critical patent/KR100336761B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1064—Electrical connections provided on a side surface of one or more of the containers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 적층형 버틈리드패키지 및 제조방법에 관한 것으로서, 종래의 적층형 버틈리드패키지는 동일한 위치의 칩패드에 엔시리드가 연결되거나 시에스리드가 선택적으로 연결되어 공용으로 사용되므로 메모리 용량이 증대될 경우에는 상기 공용으로 사용되는 칩패드로는 적층할 수 없는 문제점이 있었으나, 본 발명에 의한 적층형 버틈리드패키지 및 제조방법은 반도체칩의 상면에 옵셔널패드와 상부리드 및 칩패드를 형성하고, 시에스칩패드와 엔시칩패드를 전기적으로 연결시키는 옵셔널패드를 설치함으로써, 버틈리드패키지의 적층시 리드프레임과의 와이어본딩을 선택적으로 연결하여 메모리 용량을 증대시킬 수 있다.

Description

적층형 버틈리드패키지 및 제조방법{STACKED BUTTOM LEAD PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 적층형 버틈리드패키지에 관한 것으로서, 보다 상세하게는 옵셔널패드를 구비하여 리드프레임과의 와이어본딩을 선택적으로 함으로써, 메모리 용량을 증대시킬 수 있는 적층형 버틈리드패키지 및 제조방법에 관한 것이다.
최근 많은 투자 없이도 시스템이 요구하는 고집적 메모리 및 다기능 디바이스 등을 출현시키고 있는 적층형 패키지 기술이 크게 부각되고 있는 바, 일반적인 적층형 패키지는 기존의 TSOP, SOJ, BLP 등의 단품 패키지를 적층한 후, 외부에 노출된 리드를 전도성 재료로 연결하는 방법으로 제조되고 있다.
도 1은 종래의 적층형 버틈리드패키지의 구조를 나타내 보인 단면도로서, 도시된 바와 같이, 상부 반도체칩(1)의 하면 양측에 상부리드(2)들이 나열되어 설치되어 있고, 상기 상부리드(2)들과 상기 칩(1)의 칩패드(1a)들은 상부와이어(3)로 각각 연결되어 있으며, 상기 상부리드(2)들의 하면이 외부로 노출됨과 아울러 상기 상부와이어(3), 칩(1)을 감싸도록 에폭시로 상부몰딩부(4)가 형성되어 상부패키지(5)를 구성하고, 상기 상부패키지(5)의 하측에는 상기 상부리드(2)와 대응되도록 내측에 위치되는 인너리드(2a')와 외측에 위치되는 아웃리드(2b')로 형성된 하부리드(2')와, 하부 반도체칩(1')과, 하부와이어(3')와, 하부몰딩부(4')가 동일한 구조로 하부패키지(5')를 구성하여 솔더(6)에 의하여 서로 대향하도록 접합되어 적층형 버틈리드패키지를 구성한다.
도 2a는 상기 상부패키지(5)의 와이어본딩된 상태를 나타내 보인 저면도이고, 도 2b는 상기 하부패키지(5')의 와이어본딩된 상태를 나타내 보인 평면도로서, A 및 A'는 반도체칩(1,1')의 칩패드(1a,1a')와 결합되지 않는 엔시리드(NC LEAD; No Connection Lead)이며, 나머지는 반도체칩(1,1')의 칩패드(1a,1a')와 결합되는 시에스리드(CS LEAD; Chip Select Lead)이다.
도 2c는 상기 엔시리드(A,A')가 형성된 적층형 버틈리드패키지의 종단면도로서, 도시된 바와 같이 상부패키지(5) 및 하부패키지(5')에 형성된 엔시리드(A,A')는 시에스리드와 대향하여 솔더(6)에 의하여 접합되도록 구성된다.
상기 종래의 적층형 버틈리드패키지의 제조공정을 순차적으로 설명하면 다음과 같다.
먼저, 도 3a와 같이 상부패키지(5)를 완성하고 그와 동일한 방법으로 도 3b와 같이 하부패키지(5')를 완성한 후, 도 3c와 같이 하부패키지(5')를 뒤집어 놓은 상태에서 상부패키지(5)를 상측에 대행하도록 얼라인 한 다음, 각각의 상,하부리드(2,2')를 각각 솔더(6)로 부착하여 적층시킨다.
그런 다음, 하부패키지(5')의 돌출된 아웃리드(2b')를 하측으로 절곡하여 적층형 버틈리드패키지를 완성한다.
그러나, 종래의 적층형 버틈리드패키지는 도 2a 및 도 2b에 도시된 바와 같이, 동일한 위치의 칩패드(B)에 엔시리드(A,A')가 연결되거나 시에스리드가 선택적으로 연결되어 공용으로 사용되므로 메모리 용량이 증대될 경우에는 상기 공용으로 사용되는 칩패드(B)로는 적층할 수 없는 문제점이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 메모리 용량이 증가될 경우에도 효율적으로 적층할 수 있는 칩패드가 적용된 적층형 버틈리드패키지 및 제조방법을 제공하는 데 있다.
도 1은 종래의 적층형 버틈리드패키지의 구조를 나타내 보인 단면도.
도 2a는 종래 적층형 버틈리드패키지에서 상부패키지의 와이어본딩 상태를 나타내 보인 저면도.
도 2b는 종래 적층형 버틈리드패키지에서 하부패키지의 와이어본딩 상태를 나타내 보인 평면도.
도 2c는 종래 적층형 버틈리드패키지에서 엔시리드가 형성된 부분의 종단면도.
도 3a 내지 도 3c는 종래 적층형 버틈리드패키지의 제조공정을 순차적으로 나타내 보인 단면도.
도 4는 본 발명에 따른 적층형 버틈리드패키지의 단면도.
도 5a는 본 발명에 따른 적층형 버틈리드패키지에서 상부패키지의 와이어본딩 상태를 나타내 보인 저면도.
도 5b는 본 발명에 따른 적층형 버틈리드패키지에서 하부패키지의 와이어본딩 상태를 나타내 보인 평면도.
도 5c는 본 발명에 따른 적층형 버틈리드패키지에서 엔시리드가 형성된 부분의 종단면도.
도 6a 내지 도 6c는 본 발명에 따른 적층형 버틈리드패키지의 제조공정을 순차적으로 나타내 보인 단면도.
〈 도면의 주요부분에 대한 부호설명〉
11,11' : 반도체칩 11a,11a': 칩패드
12,12' : 상부 및 하부리드 12a' : 인너리드
12b' : 아웃리드 13,13' : 와이어
14,14' : 몰딩부 15,15' : 상부 및 하부패키지
16 : 솔더 21a,21a': 엔시칩패드
21b,21b': 옵셔널패드 22,22' : 엔시리드
상기 목적을 달성하기 위하여, 본 발명인 적층형 버틈리드패키지는 다수개의 칩패드가 형성된 상부 반도체칩의 하면 양측에 상부리드들이 나열되고, 상기 상부리드들과 상기 칩패드는 상부와이어로 각각 연결되며, 상기 상부리드들의 하면이 외부로 노출되며 칩을 감싸도록 상부몰딩부가 형성되어 상부패키지를 구성하고, 상기 상부패키지의 하측에는 상기 상부리드와 대응되도록 인너리드와 아웃리드로 형성된 하부리드와, 하부 반도체칩과, 하부와이어와, 하부몰딩부가 동일한 구조로 하부패키지를 구성하여 솔더에 의하여 서로 대향하도록 접합되는 적층형 버틈리드패키지에 있어서, 상기 상부패키지 및 하부패키지는 상기 상,하부와이어로 연결되지 않은 상기 엔시리드와 엔시칩패드가 구비되어 상기 엔시칩패드의 일측과 상기 칩패드의 일측을 전기적으로 연결하는 옵셔널패드가 형성되며, 상기 엔시리드는 상기 상,하부리드와 대향하여 솔더에 의하여 접합되도록 구성된다.
그리고, 상기 적층형 버틈리드패키지의 제조방법은 다수개의 상부 칩패드와 상부 엔시칩패드 및 이 상부 엔시칩패드를 상부 칩패드와 전기적으로 연결하는 상부 옵셔널패드를 구비한 상부 반도체칩을 준비하고, 다수개의 시에스리드인 상부리드와 엔시리드를 준비한 다음, 상기 상부 칩패드를 상부 와이어에 의해 상부리드에 와이어본딩하며, 상부리드가 노출되도록 상부몰딩부를 형성하여 상부패키지를 완성하는 단계와; 다수개의 하부 칩패드와 하부 엔시칩패드 및 이 하부 엔시칩패드를 하부 칩패드와 전기적으로 연결하는 하부 옵셔널패드를 구비한 하부 반도체칩을 준비하고, 인너리드와 아웃리드를 가지는 시에스리드인 하부리드와 엔시리드를 준비한 다음, 상기 하부 칩패드를 하부 와이어에 의해 인너리드에 와이어본딩하며, 인너리드가 상부에서 노출되고 아웃리드가 하부에서 노출되도록 하부몰딩부를 형성하여 하부패키지를 완성하는 단계와; 상기 하부패키지를 그 인너리드가 상부로 향하도록 뒤집어 놓은 상태에서 상부패키지와 하부패키지를 얼라인한 다음, 상부리드와 하부리드의 인너리드를 솔더로 부착하여 적층시키는 단계와; 상기 하부패키지의 돌출된 아웃리드를 하측으로 절곡하는 단계의 순서로 제조되는 것을 특징으로 한다.
이하 본 발명의 바람직한 일실시례를 첨부 도면에 의거하여 상세히 설명하면 다음과 같다.
도 4는 상기 적층형 버틈리드패키지의 단면도로서, 도시된 바와 같이, 다수개의 칩패드(11a)가 형성된 상부 반도체칩(11)의 하면 양측에 상부리드(12)들이 나열되고, 상기 상부리드(12)들과 상기 칩패드(11a)는 상부와이어(13)로 각각 연결되며, 상기 상부리드(12)들의 하면이 외부로 노출되며 칩(11)을 감싸도록 상부몰딩부(14)가 형성되어 상부패키지(15)를 구성하고, 상기 상부패키지(15)의 하측에는 상기 상부리드(12)와 대응되도록 인너리드(12a')와 아웃리드(12b')로 형성된 하부리드(12')와, 하부 반도체칩(11')과, 하부와이어(13')와, 하부몰딩부(14')가 동일한 구조로 하부패키지(15')를 구성하여 솔더(16)에 의하여 서로 대향하도록 접합된다.
상기 적층형 버틈리드패키지에서 상기 상부패키지(15) 및 하부패키지(15')는 도 5a와 도 5b에서 와이어본딩된 상태를 도시한 바와 같이, 상기 상,하부와이어(13,13')로 연결되지 않은 상기 엔시리드(22,22')와 엔시칩패드(21a,21a')가 한쌍씩 구비되어 상기 엔시칩패드(21a,21a')의 일측과 시에스리드와 연결된 칩패드(11a,11a')의 일측을 전기적으로 연결하는 옵셔널패드(21b,21b')가 형성되며, 도 5c에 도시된 바와 같이, 상부패키지(15) 및하부패키지(15')에 형성된 엔시리드(22,22')는 시에스리드인 상기 상,하부리드(12,12')와 대향하여 솔더(16)에 의하여 접합되도록 구성된다.
이하, 상기와 같이 구성된 본 발명에 따른 적층형 버틈리드패키지의 제조방법을 설명하면 다음과 같다.
먼저, 하면에 칩패드(11a)와 엔시칩패드(21a)와 욥셔널패드(21b)가 형성된 상부 반도체칩(11)과 상면에 칩패드(11a')와 엔시칩패드(21a')와 욥셔널패드(21b')가 형성된 하부 반도체칩(11')를 준비하고, 상부 반도체칩(11)은 상부리드(12)에, 하부 반도체칩(11')은 하부리드(12')의 인너리브(12a')에 다이본딩한 한 다음, 상부 반도체칩(11)의 칩패드(11a)와 상부리드(12)를 상부 와이어(13)로 와이어 본딩하고, 하부 반도체칩(11')의 칩패드(11a')와 하부리드(12')의 인너리드(12a')를 하부 와이어(13')로 와이어 본딩한다.상기 상부리드(12)와 하부리드(12')에는 칩패드(11a,11a')에 와이어 본딩되지 않는 엔시리드(22,22')가 구비된다.또한 상기 엔시칩패드(21a,21a')는 욥셔널패드(21b,21b')에 의하여 자체적으로 칩패드(11a,11a')에 전기적으로 연결된 상태로 형성되는 것이다.상,하부 반도체칩(11,11')와 상,하부리드(12,12')가 와이어 본딩된 후 상부 반도체칩(11)은 상부리드(12)가 저면에서 노출되도록 상부 몰딩부(14)로 몰딩하고, 하부 반도체칩(11')은 하부리드(12')의 인너리드(12a')가 상면에서 노출됨과 아울러 아웃리드(12b')가 측부와 하면에서 노출되도록 하부 몰딩부(14')로 몰딩하여 상,하부 패키지(15,15')를 제조한다.다음, 도 6c와 같이 하부패키지(15')를 아웃리드(12b')가 하부를 향하고 인너리드(12a'가 상부를 향하도록 한 상태에서 상부 패키지(15)의 하면에서 노출된 상부리드(12)와 하부 패키지(15')의 상면에서 노출된 인너리드(12a')를 얼라인한 다음 이드르 상부리드(12)와 인너리드(12a')를 솔더(16)에 의하여 본딩하여 서로 전기적으로 접속되면서 적층된 하나의 반도체 패키지가 이루어지도록 한다.이때, 상,하부 패키지(15,15')를 구성하는 상,하부 반도체칩(11,11')의 상기 엔시칩패드(21a,21a')는 옵셔널패드(21b,21b')에 의하여 칩패드(11a,11a')에 전기적으로 접속된 상태로 된다.
그런 다음, 하부패키지(15')의 돌출된 아웃리드(12b')를 하측으로 절곡하여 적층형 버틈리드패키지를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 의한 적층형 버틈리드패키지 및 제조방법은 반도체칩의 상면에 옵셔널패드와 상부리드 및 칩패드를 형성하고, 시에스칩패드와 엔시칩패드를 전기적으로 연결시키는 옵셔널패드를 설치함으로써, 버틈리드패키지의 적층시 리드프레임과의 와이어본딩을 선택적으로 연결하여 메모리 용량을 증대시킬 수 있는 효과가 있다.

Claims (2)

  1. 다수개의 칩패드가 형성된 상부 반도체칩의 하면 양측에 상부리드들이 나열되고, 상기 상부리드들과 상기 칩패드는 상부와이어로 각각 연결되며, 상기 상부리드들의 하면이 외부로 노출되며 칩을 감싸도록 상부몰딩부가 형성되어 상부패키지를 구성하고, 상기 상부패키지의 하측에는 상기 상부리드와 대응되도록 인너리드와 아웃리드로 형성된 하부리드와, 하부 반도체칩과, 하부와이어와, 하부몰딩부가 동일한 구조로 하부패키지를 구성하여 솔더에 의하여 서로 대향하도록 접합되는 적층형 버틈리드패키지에 있어서, 상기 상부패키지 및 하부패키지는 상기 상,하부와이어로 연결되지 않은 상기 엔시리드와 엔시칩패드가 구비되어 상기 엔시칩패드의 일측과 상기 칩패드의 일측을 전기적으로 연결하는 옵셔널패드가 형성되며, 상기 엔시리드는 상기 상,하부리드와 대향하여 솔더에 의하여 접합되도록 구성된 것을 특징으로 하는 적층형 버틈리드패키지.
  2. 다수개의 상부 칩패드와 상부 엔시칩패드 및 이 상부 엔시칩패드를 상부 칩패드와 전기적으로 연결하는 상부 옵셔널패드를 구비한 상부 반도체칩을 준비하고, 다수개의 시에스리드인 상부리드와 엔시리드를 준비한 다음, 상기 상부 칩패드를 상부 와이어에 의해 상부리드에 와이어본딩하며, 상부리드가 노출되도록 상부몰딩부를 형성하여 상부패키지를 완성하는 단계와;
    다수개의 하부 칩패드와 하부 엔시칩패드 및 이 하부 엔시칩패드를 하부 칩패드와 전기적으로 연결하는 하부 옵셔널패드를 구비한 하부 반도체칩을 준비하고, 인너리드와 아웃리드를 가지는 시에스리드인 하부리드와 엔시리드를 준비한 다음, 상기 하부 칩패드를 하부 와이어에 의해 인너리드에 와이어본딩하며, 인너리드가 상부에서 노출되고 아웃리드가 하부에서 노출되도록 하부몰딩부를 형성하여 하부패키지를 완성하는 단계와;
    상기 하부패키지를 그 인너리드가 상부로 향하도록 뒤집어 놓은 상태에서 상부패키지와 하부패키지를 얼라인한 다음, 상부리드와 하부리드의 인너리드를 솔더로 부착하여 적층시키는 단계와;
    상기 하부패키지의 돌출된 아웃리드를 하측으로 절곡하는 단계의 순서로 제조되는 것을 특징으로 하는 적층형 버틈리드패키지의 제조방법.
KR1019990043622A 1999-10-09 1999-10-09 적층형 버틈리드패키지 및 제조방법 Expired - Fee Related KR100336761B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990043622A KR100336761B1 (ko) 1999-10-09 1999-10-09 적층형 버틈리드패키지 및 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990043622A KR100336761B1 (ko) 1999-10-09 1999-10-09 적층형 버틈리드패키지 및 제조방법

Publications (2)

Publication Number Publication Date
KR20010036554A KR20010036554A (ko) 2001-05-07
KR100336761B1 true KR100336761B1 (ko) 2002-05-16

Family

ID=19614633

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990043622A Expired - Fee Related KR100336761B1 (ko) 1999-10-09 1999-10-09 적층형 버틈리드패키지 및 제조방법

Country Status (1)

Country Link
KR (1) KR100336761B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100910223B1 (ko) * 2006-09-29 2009-07-31 주식회사 하이닉스반도체 적층 반도체 패키지

Also Published As

Publication number Publication date
KR20010036554A (ko) 2001-05-07

Similar Documents

Publication Publication Date Title
KR100731007B1 (ko) 적층형 반도체 패키지
KR100186309B1 (ko) 적층형 버텀 리드 패키지
US6343019B1 (en) Apparatus and method of stacking die on a substrate
KR100302593B1 (ko) 반도체패키지및그제조방법
KR100445073B1 (ko) 듀얼 다이 패키지
US20060163703A1 (en) Lead frame and method of producing the same, and resin-encapsulated semiconductor device and method of producing the same
US20080073779A1 (en) Stacked semiconductor package and method of manufacturing the same
US7126209B2 (en) Lead frame, resin-encapsulated semiconductor device, and method of producing the same
KR100401975B1 (ko) 칩 패키지 및 그 제조방법
US6677662B1 (en) Clamp and heat block assembly for wire bonding a semiconductor package assembly
KR100253376B1 (ko) 칩 사이즈 반도체 패키지 및 그의 제조 방법
KR100336761B1 (ko) 적층형 버틈리드패키지 및 제조방법
KR19980044211A (ko) 반도체 패키지 및 그 제조방법
US20080073772A1 (en) Stacked semiconductor package and method of manufacturing the same
US6118173A (en) Lead frame and a semiconductor device
KR100267220B1 (ko) 반도체소자패키지및그의제조방법
KR100218335B1 (ko) 칩 사이즈 패키지
KR0167285B1 (ko) 비엘피 패키지
KR20010045137A (ko) 적층형 패키지 및 제조방법
KR100246368B1 (ko) 반도체 패키지 및 그 제조방법
KR200211272Y1 (ko) 칩 사이즈 패키지
KR20030029681A (ko) 스택 패키지 및 그 제조 방법
KR20010087444A (ko) 적층형 비엘피 패키지 및 제조방법
JPS6362335A (ja) 集積回路装置
US20030037947A1 (en) Chip scale package with a small surface mounting area

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19991009

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20010628

Patent event code: PE09021S01D

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20020225

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20020227

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20020502

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20020503

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20050422

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20060502

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20070419

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20080425

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20090427

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20100423

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20100423

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20120409