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KR100246368B1 - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

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KR100246368B1 KR1019970070068A KR19970070068A KR100246368B1 KR 100246368 B1 KR100246368 B1 KR 100246368B1 KR 1019970070068 A KR1019970070068 A KR 1019970070068A KR 19970070068 A KR19970070068 A KR 19970070068A KR 100246368 B1 KR100246368 B1 KR 100246368B1
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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 종래 기술에 의한 반도체 패키지는 적층하기 위하여 리드를 변형해야 하는 공정과, 몸체에 접착제를 도포하는 공정 또 상기 몸체의 외부로 노출되어 변형된 리드를 납땝연결해야하는 공정이 필요하게 되어 제작이 복잡함과 더불어 생산비가 증가하게 되는 문제점을 초래하였다. 이러한 문제점을 해결하기 위하여 본 발명에 의한 반도체 패키지 및 그 제조방법은 인너리드와 일체로 연결형성되는 상부리드와 하부리드를 갖는 리드프레임과 상기 상부리드가 위치하는 돌기와 상기 하부리드가 위치하는 요홈을 갖는 몸체를 형성함으로써, 제작이 용이함과 아울러 적층공정이 단순화 되어 생산비를 절감할 수 있는 효과를 기대할 수 있다.

Description

반도체 패키지 및 그 제조방법
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 몸체내에 실장된 반도체 칩의 패드와 와이어로 연결한 인너리드와 그리고 상기 인너리드와 일체로 형성되어 상기 몸체의 상.하면에 형성되는 상부리드와 하부리드를 갖도록 하여 적층공정을 단순화 함과 아울러 제작을 용이하게 할 수 있도록 하여 생산비를 절감할 수 있도록 한 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 패키지는 상기 도 1 내지 도 3에 도시된 바와 같이 패턴이 형성된 반도체 칩의 패드(미도시)와 외부의 회로와 전기적으로 통할 수 있도록 연결되는 리드(1,1')와 와이어(미도시)로 연결하고, 상기 반도체 칩과 와이어를 보호하기 위하여 에폭시수지나 세라믹과 같은 몰드물로 몰딩하여 몸체(2)를 형성한다.
상기의 상태에서 상기 몸체(2)의 외부로 노출된 상기 리드(1')를 적당한 각으로 절곡하여 상기 반도체 패키지를 완성하는 것이다.
또, 상기와 같이 형성된 반도체 패키지는 그 반도체 패키지의 상부면에 접착제를 도포하거나 접착테이프를 부착시켜 다른 상기 반도체 패키지의 하부면을 접착고정하여 연속적으로 상기 반도체 패키지를 적층함과 아울러 상기 몸체(2)의 외부로 노출된 상기 리드(1)와 리드(1)를 납땝연결하여 사용하고, 이때 상기 적층된 반도체 패키지 중 하부에 위치하는 상기 반도체 패키지의 리드(1')의 단부는 라운드지게 절곡한다.
그러나, 상기와 같이 형성된 반도체 패키지는 적층하기 위하여 상기 리드를 변형해야 하는 공정과, 상기 몸체에 접착제를 도포하는 공정 또 상기 몸체의 외부로 노출되어 변형된 리드를 납땝연결해야하는 공정이 필요하게 되어 제작이 복잡함과 더불어 생산비가 증가하게 되는 문제점을 초래하였다.
따라서, 본 발명의 목적은 상기의 문제점을 해결하여 반도체 패키지의 적층공정을 단순화 함과 아울러 생산비를 절감할 수 있는 반도체 패키지 및 그 제조방법을 제공함에 있다.
도 1은 종래 기술에 의한 일반적인 반도체 패키지의 구조를 보인 측면도.
도 2는 종래 기술에 의한 일반적인 다른 반도체 패키지의 구조를 보인 측면도.
도 3은 종래 기술에 의한 일반적인 반도체 패키지의 적층상태를 보인 측면도.
도 4a는 본 발명에 의한 반도체 패키지의 구조를 보인 사시도.
도 4b는 본 발명에 의한 반도체 패키지의 구조를 보인 정면도.
도 4c는 본 발명에 의한 반도체 패키지의 구조를 보인 평면도.
도 4d는 본 발명에 의한 반도체 패키지의 구조를 보인 저면도.
도 4e는 본 발명에 의한 반도체 패키지의 종단 구조를 보인 단면도.
도 5a는 본 발명에 의한 반도체 패키지의 적층상태를 보인 사시도.
도 5b는 본 발명에 의한 반도체 패키지의 적층상태를 종단한 구조를 보인 단면도.
도 6은 본 발명에 의한 반도체 패키지의 제조상태를 보인 것으로,
도 6a는 1차 공정을 진행하는 상태를 보인 사시도.
도 6b는 2차 공정을 진행하는 상태를 보인 사시도.
도 6c는 3차 공정을 진행하는 상태를 보인 사시도.
도 6d는 4차 공정을 진행하는 상태를 보인 단면도.
** 도면의 주요 부분에 대한 부호의 간단한 설명 **
11 : 반도체 칩 12 : 리드프레임
13 : 와이어 14 : 몸체
15 : 몰딩다이
본 발명의 목적은 다수의 패드가 형성된 반도체 칩과, 그 반도체 칩의 패드와 전기적으로 통할 수 있도록 와이어로 연결되는 인너리드 그리고 그 인너리드와 일체로 형성되어 외부의 회로와 전기적으로 연결되는 상부리드와 하부리드를 갖는 리드프레임과, 상기 반도체 칩과 상기 와이어를 보호함과 아울러 상기 상부리드가 위치하는 돌기와 적층하였을 때 상기 돌기가 삽입되어 상기 상부리드와 하부리드가 전기적으로 연결될 수 있도록 그 하부리드가 위치하는 요홈을 갖는 몸체를 구비하여 구성된 것을 특징으로 하는 반도체 패키지에 의하여 달성된다.
또, 본 발명의 목적은, 패들과 인너리드 그리고 그 인너리드와 일체로 연결되는 상부리드와 하부리드를 갖는 리드프레임에 다수의 패드가 있는 반도체 칩을 상기 패들에 접착고정하는 단계와, 상기 패들에 고정된 반도체 칩의 패드와 상기 인너리드를 와이어로 연결하는 단계와, 상기 패들에 반도체 칩을 접착고정함과 아울러 상기 와이어를 연결한 리드프레임을 몰딩다이에 장착하는 단계와, 상기 몰딩다이에 몰드물을 주입하여 상기 상부리드가 위치하는 돌기와 적층하였을 때 그 돌기가 삽입되어 상기 하부리드와 상기 상부리드가 전기적으로 연결될 수 있도록 그 하부리드가 위치하는 요홈을 갖는 몸체를 형성하는 단계로 만들어지는 것을 특징으로 하는 반도체 패키지의 제조방법에 의하여 달성한다.
다음은, 본 발명에 의한 반도체 패키지 및 그 제조방법의 바람직한 실시예를 첨부된 도면에 의거하여 상세하게 설명한다.
도 4a는 본 발명에 의한 반도체 패키지의 구조를 보인 사시도이고, 도 4b는 본 발명에 의한 반도체 패키지의 구조를 보인 정면도이며, 도 4c는 본 발명에 의한 반도체 패키지의 구조를 보인 평면도이고, 도 4d는 본 발명에 의한 반도체 패키지의 구조를 보인 저면도이며, 도 4e는 본 발명에 의한 반도체 패키지의 종단 구조를 보인 단면도이다.
또, 도 5a는 본 발명에 의한 반도체 패키지의 적층상태를 보인 사시도이고, 도 5b는 본 발명에 의한 반도체 패키지의 적층상태를 종단한 구조를 보인 단면도이다.
그리고, 도 6은 본 발명에 의한 반도체 패키지의 제조상태를 보인 것으로, 도 6a는 1차 공정을 진행하는 상태를 보인 사시도이고, 도 6b는 2차 공정을 진행하는 상태를 보인 사시도이며, 도 6c는 3차 공정을 진행하는 상태를 보인 사시도이고, 도 6d는 4차 공정을 진행하는 상태를 보인 단면도이다.
본 발명에 의한 반도체 패키지는 상기 도 4a 내지 4e에 도시된 바와 같이 다수의 패드(미도시)가 형성된 반도체 칩(11)이 있고, 그 반도체 칩(11)은 리드프레임(12)의 패들(12a)에 접착고정되어 있으며, 상기 리드프레임(12)은 상기 반도체 칩(11)의 패드와 전기적으로 통할 수 있도록 와이어(13)로 연결되는 인너리드(12b)와 그 인너리드(12b)와 일체로 연장형성되어 외부의 회로와 전기적으로 연결되는 상부리드(12c) 및 하부리드(12d)로 형성되어 있다.
또, 상기 반도체 칩(11)과 상기 와이어(13)를 보호하기 위하여 에폭시수지와 같은 몰드물로 몰딩된 몸체(14)가 형성되어 있고, 그 몸체(14)의 상부에는 상기 상부리드(12c)가 위치하는 돌기(14a)가 형성되어 있고, 상기 몸체(14)의 하부에는 상기 돌기(14a)가 삽입되어 상기 상부리드(12c)와 하부리드(12d)가 전기적으로 연결될 수 있도록 그 하부리드(12d)가 위치하는 요홈(14b)이 형성되어 있다.
상기와 같이 형성된 반도체 패키지는 상기 도 5a와 5b에 도시된 바와 같이 하나의 상기 반도체 패키지의 상부에 다른 상기 반도체 패키지를 적층하게 되면 상기 돌기(14a)는 상기 요홈(14b)에 삽입장착됨과 아울러 상기 상부리드(12c)와 하부리드(12d)가 전기적으로 통할 수 있도록 연결되고, 이와 같이 다수를 적층하여 사용할 수 있도록 되어 있다.
그리고, 상기와 같은 반도체 패키지는 상기 도 6a 내지 도 6d에 도시된 바와 같이 먼저, 패들(12a)과 인너리드(12b) 그리고 그 인너리드(12b)와 일체로 연결되는 상부리드(12c)와 하부리드(12d)를 갖는 리드프레임(12)에 다수의 패드가 있는 반도체 칩(11)을 상기 패들(12a)에 접착고정하고, 그 패들(12a)에 접착고정된 상기 반도체 칩(11)의 패드와 상기 인너리드(12b)를 와이어(13)로 연결한다.
상기의 상태에서 에폭시수지와 같은 몰딩물을 주입하여 몸체를 형성하는 몰딩다이(15)에 장착하고, 그 몰딩다이(15)에 몰드물인 상기 에폭시수지를 주입하여 상기 상부리드(12c)가 위치하는 돌기(14a)와 적층하였을 때 그 돌기(14a)가 삽입되어 상기 하부리드(12d)와 상기 상부리드(12c)가 전기적으로 연결될 수 있도록 그 하부리드(12d)가 위치하는 요홈(14b)을 갖는 몸체(14)를 형성함으로써 상기 반도체 패키지는 완성되는 것이다.
상기와 같이 인너리드와 일체로 연결형성되는 상부리드와 하부리드를 갖는 리드프레임과 상기 상부리드가 위치하는 돌기와 상기 하부리드가 위치하는 요홈을 갖는 몸체를 형성함으로써, 제작이 용이함과 아울러 적층공정이 단순화 되어 생산비를 절감할 수 있는 효과를 기대할 수 있다.

Claims (2)

  1. 다수의 패드가 형성된 반도체 칩과, 그 반도체 칩의 패드와 전기적으로 통할 수 있도록 와이어로 연결되는 인너리드 그리고 그 인너리드와 일체로 형성되어 외부의 회로와 전기적으로 연결되는 상부리드와 하부리드를 갖는 리드프레임과, 상기 반도체 칩과 상기 와이어를 보호함과 아울러 상기 상부리드가 위치하는 돌기와 적층하였을 때 상기 돌기가 삽입되어 상기 상부리드와 하부리드가 전기적으로 연결될 수 있도록 그 하부리드가 위치하는 요홈을 갖는 몸체를 구비하여 구성된 것을 특징으로 하는 반도체 패키지.
  2. 패들과 인너리드 그리고 그 인너리드와 일체로 연결되는 상부리드와 하부리드를 갖는 리드프레임에 다수의 패드가 있는 반도체 칩을 상기 패들에 접착고정하는 단계와, 상기 패들에 고정된 반도체 칩의 패드와 상기 인너리드를 와이어로 연결하는 단계와, 상기 패들에 반도체 칩을 접착고정함과 아울러 상기 와이어를 연결한 리드프레임을 몰딩다이에 장착하는 단계와, 상기 몰딩다이에 몰드물을 주입하여 상기 상부리드가 위치하는 돌기와 적층하였을 때 그 돌기가 삽입되어 상기 하부리드와 상기 상부리드가 전기적으로 연결될 수 있도록 그 하부리드가 위치하는 요홈을 갖는 몸체를 형성하는 단계로 만들어지는 것을 특징으로 하는 반도체 패키지의 제조방법.
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