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KR100481927B1 - 반도체패키지및그제조방법 - Google Patents

반도체패키지및그제조방법 Download PDF

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KR100481927B1
KR100481927B1 KR1019970061058A KR19970061058A KR100481927B1 KR 100481927 B1 KR100481927 B1 KR 100481927B1 KR 1019970061058 A KR1019970061058 A KR 1019970061058A KR 19970061058 A KR19970061058 A KR 19970061058A KR 100481927 B1 KR100481927 B1 KR 100481927B1
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Abstract

본 발명은 반도체 패키지 및 그 제조방법으로서, 반도체 패키지는 다이 패드와, 다이 패드 상에 탑재되며 중앙부에 다수 개의 본딩 패드가 형성된 반도체 칩과, 다수 개의 본딩 패드와 각각 와이어 본딩될 부분이 반도체 칩의 수평 위치보다 높게 위치하도록 절곡된 내부리드들과, 내부리드들과 일체로 연결된 외부리드들과, 다수 개의 본딩 패드와 내부리들의 절곡된 부분을 전기적으로 연결하는 금속 와이어 및, 외부리드들을 제외한 각 부를 봉지한 성형수지를 포함하는 것을 특징으로 한다. 그리고, 그 제조방법은 내부리드들의 내측 단부를 소정 부분 절곡시켜 이 절곡된 부분이 다이패드 상에 부착되는 반도체 칩 및 그 이외의 다른 부분보다 높게 위치하도록 가공하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 1) 반도체 칩의 사이즈가 커질 경우나 또는 성형수지를 몰딩하는 공정 진행시 와이어의 늘어짐 현상이나 또는 처짐 현상으로 인해 필연적으로 발생되던 반도체 칩 에지 부분에서의 와이어 접촉 문제를 해소할 수 있게 되고, 2) 센터 패드를 갖는 반도체 칩을 LOC 패키지에 적용한 경우에 비하여 조립 공정의 원가 절감을 실현할 수 있게 된다.

Description

반도체 패키지 및 그 제조방법
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는 재래식 패키지(conventional package)에 센터 패드를 갖는 칩을 적용한 반도체 패키지 및 그 제조방법에 관한 것이다.
전자기기의 박형화·소형화 추세에 따라 반도체 소자를 탑재하는 패키징(packaging) 기술도 고속, 고기능, 고밀도 실장이 요구되고 있다. 이러한 요구에 부응하여 LOC 패키지가 등장하게 되었으며, 이후에도 지속적으로 플라스틱 패키지의 박형화를 이룰 수 있는 구조가 제안되고 있다.
특히, LOC 구조를 적용한 패키징 기술은 패키지 내에 탑재 가능한 칩 사이즈의 확대, 칩과 리드 프레임 설계 자유도의 향상, 다이 패드를 이용한 종래의 패키지 대비 신뢰성 향상 등과 같은 여러 장점을 지니고 있어, 새로운 어셈블리 기술로 그 적용 범위가 점차 확대되고 있는 추세이다. 칩의 중앙부에 본딩 패드가 일렬로 배열되는 센터 패드 칩(center pad chip)은 칩 레이 아웃(layout)의 단순화와 소형화에 알맞은 구조라, LOC 패키지에 상기 구조의 칩을 탑재해 줄 경우, 이러한 장점이 더욱 일반화될 수밖에 없다. 도 1에는 이러한 장점을 갖는 종래의 LOC 패키지 구조를 도시한 단면도가 제시되어 있다.
상기 단면도를 참조하면, 종래의 LOC 패키지는 크게, 본딩 패드(12)가 형성된 부분의 칩(10) 표면이 노출되도록, 반도체 칩(10) 상에는 접착 테이프(14)를 매개체로하여 리드(16)(내부 및 외부리드(16a),(16b))가 부착되고, 반도체 칩(10)의 각 본딩 패드(12)는 금속 와이어(18)에 의해 내부리드(16a) 상의 Ag 도금층(20)에 대응하여 전기적으로 연결되며, 상기 외부리드(16b)를 제외한 각 부(10),(14),(16a),(18)는 성형수지인 EMC(22)에 의해 봉지되는 구조로 이루어져 있음을 알 수 있다.
그러나, 이와 같은 구조의 LOC는 이와 같은 장점에도 불구하고 반도체 소자가 고집적화될 경우, 칩(10) 사이즈 및 그 표면적이 작아져 내부리드(16a)를 칩(10)의 표면에 배열할 공간이 부족하게 되므로 LOC 패키지 구조를 적용하기 어렵다는 점, 그리고 리드(16) 제작시 고가인 절연 재질의 접착 테이프(14)를 부착해 주어야 하므로 이로 인해 LOC 패키지의 조립 원가 상승이 초래된다는 점 등의 단점을 가지므로, 이에 대한 개선책이 지속적으로 제안되고 있는 실정이다.
따라서, 최근에는 센터 패드를 갖는 칩을 LOC 패키지가 아닌 재래식 패키지에 적용하여 센터 패드를 갖는 반도체 칩의 장점을 계속 이용하면서 동시에 원가 절감의 효과도 볼 수 있는 반도체 패키지가 제안된 바 있다.
도 2는 이러한 센터 패드를 갖는 반도체 칩을 재래식 패키지 구조에 적용한 종래의 반도체 패키지 구조를 도시한 단면도를 제시한 것이다.
도 2의 단면도를 참조하면, 센터 패드를 갖는 반도체 칩을 재래식 패키지에 적용한 구조의 반도체 패키지는 크게, 다이 패드(50) 상에는 반도체 칩(52)이 탑재되고, 다이 패드(50)의 외각부에는 다수개의 리드(56)(내부 및 외부리드(56a),(56b))가 배치되며, 반도체 칩(52)의 각 본딩 패드(54)는 금속 와이어(58)에 의해 내부리드(56a) 상의 Ag 도금층(60)에 대응하여 전기적으로 연결되고, 외부리드(56b)를 제외한 각 부(50),(52),(56a),(58)는 성형수지인 EMC(62)에 의해 봉지되는 구조로 이루어져 있음을 알 수 있다.
그러나, 이와 같은 구조를 가지도록 반도체 패키지를 제조할 경우에는 칩(52) 사이즈가 커질 경우나 또는 성형수지를 몰딩하는 공정을 진행할 경우에 있어서, 와이어(58)의 늘어짐 현상 또는 처짐 현상이 야기되어져, 참조부호 Ⅰ로 표시된 부분에서 와이어(58)가 칩(52)의 에지 부위(64)에 접촉되는 현상이 발생하게 된다.
이를 개선하기 위한 한 방법으로서, 도 2의 반도체 패키지와 기본 구조는 동일하게 가져가되, 다이 패드(50)의 다운 셋(down set)량을 증가시켜 주어 내부리드(56a)가 반도체 칩(52)과 거의 수평한 위치(또는 약간 높은 위치)에 놓여지도록 위치를 얼라인해 준 뒤, 본딩 패드(54)와 내부리드(56a)가 금속 와이어(58)에 의해 연결되도록 반도체 패키지를 제조하는 기술이 제안된 바 있으나, 이 경우에는 제작 및 공정 진행상의 문제로 인해 다이 패드(50)의 다운 셋 량에 한계가 따르게 되므로, 이 기술을 이용하여 와이어(58)와 칩(52) 에지 부위(64) 간의 접촉 문제를 해결하기는 어려운 상태이다.
이에 본 발명의 과제는, 리드의 끝단(tip) 구조를 변경시켜 반도체 칩의 수평 위치보다 소정 높이 위로 올라간 지점에 내부리드가 위치하도록 반도체 패키지를 제조함으로써, 재래식 패키지에 센터 패드를 갖는 반도체 칩 적용시 야기되는 금속 와이어와 칩 에지 부위 간의 접촉 문제를 해결할 수 있도록 함과 동시에 패키지 조립 공정의 원가 절감을 실현할 수 있도록 한 반도체 패키지 및 그 제조방법에 관한 것이다.
상기 과제를 달성하기 위한 본 발명은 반도체 패키지로서, 다이 패드와, 다이 패드 상에 탑재되며 중앙부에 다수 개의 본딩 패드가 형성된 반도체 칩과, 다수 개의 본딩 패드와 각각 와이어 본딩될 부분이 반도체 칩의 수평 위치보다 높게 위치하도록 절곡된 내부리드들과, 내부리드들과 일체로 연결된 외부리드들과, 다수 개의 본딩 패드와 각각 대응되는 내부리드들의 절곡된 부분을 전기적으로 연결하는 금속 와이어 및, 외부리드들을 제외한 각 부를 봉지한 성형수지를 포함하는 것을 특징으로 한다.
이 때, 본 발명의 반도체 패키지는 내부리드들이 상향 절곡부와 상향 절곡부의 끝단에 일체로 연결된 수평 절곡부를 갖는 것이 바람직하다.
또한, 본 발명의 반도체 패키지는 상향 절곡부가 100㎛ 이상의 높이를 갖는 것이 바람직하다.
한편으로, 본 발명의 반도체 패키지는 내부리드들이 상향 절곡부와, 상향 절곡부의 끝단에 일체로 연결된 수평 절곡부, 및 수평 절곡부의 끝단에 연결된 하향 절곡부로 이루어진 것이 바람직하다.
이 때, 본 발명의 반도체 패키지는 상향 절곡부와 하향 절곡부가 100㎛ 이상의 높이를 갖는 것이 바람직하다.
또한, 본 발명의 반도체 패키지는 수평 절곡부 상에 도금층이 더 형성된 것이 바람직하다.
한편, 상기 과제를 달성하기 위한 다른 본 발명은 내부리드들과 외부리드들 및 다이 패드가 구비된 리드 프레임을 준비하는 단계와, 내부리드들의 내측 단부를 소정 부분 절곡시켜 이 절곡된 부분이 그 이외의 다른 부분보다 높게 위치하도록 가공하는 단계와, 중앙부에 다수 개의 본딩 패드가 형성된 반도체 칩을 다이 패드 상에 부착하는 단계와, 다수 개의 본딩 패드와 대응되는 내부리드들의 절곡된 부분을 각각 와이어 본딩하는 단계 및, 외부리드들을 제외한 각 부를 성형수지로 봉지하는 단계로 이루어진 반도체 패키지 제조방법이 제공된다.
본 발명의 반도체 패키지 제조방법에 따르면, 내부리드들의 내측 단부는 상향 절곡부 및, 상향 절곡부의 끝단에 일체로 연결된 수평 절곡부의 구졸르 가지도록 절곡되는 것이 바람직하다.
그리고, 본 발명의 반도체 패키지 제조방법에 따르면, 상향 절곡부는 100㎛ 이상의 높이로 형성되는 것이 바람직하다.
한편 본 발명의 반도체 패키지 제조 방법에 있어서, 내부리드들의 내측 단부는 상향 절곡부와, 상향 절곡부의 끝단에 일체로 연결된 수평 절곡부 및, 수평 절곡부의 끝단에 연결된 하향 절곡부의 구조를 가지도록 절곡되는 것이 바람직하다.
이 때 본 발명의 반도체 패키지 제조방법에 따르면, 상향 절곡부와 햐향 절곡부는 100㎛ 이상의 높이로 형성되는 것이 바람직하다.
또한, 본 발명의 반도체 패키지 제조 방법은 내부리드의 내측 단부를 소정 부분 절곡시킨 후, 수평 절곡부 상에 도금층을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 실시예에 의하면, 반도체 패키징시, 칩의 수평 위치보다 상대적으로 높은 위치에 내부리드가 놓여지게 되므로, 재래식 패키지에 센터 패드를 갖는 칩을 적용했을 때 발생되는 금속 와이어와 칩의 에지 부위 간의 접촉 현상을 방지할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3 내지 도 5는 본 발명의 제 1 실시예에 의한 반도체 패키지 제조방법을 도시한 공정수순도를 나타내고, 도 6 내지 도 8은 본 발명의 제 2 실시예에 의한 반도체 패키지 제조방법을 도시한 공정수순도를 나타낸다. 도 6 내지 도 8에 나타낸 공정수순도를 참조하면, 제 1 실시예와 제 2 실시예에서 제시된 반도체 패키지는 내부리드(106)의 구체적인 형상에만 다소 차이가 있을 뿐, 기타 다른 부분의 기본 구조는 동일함을 알 수 있다.
도 5 및 도 9를 참조하면, 본 발명에서 제시된 반도체 패키지는 크게, 다이 패드(100)에는 중앙부에 다수 개의 본딩 패드(104)가 형성된 반도체 칩(102)이 탑재되고, 다이 패드(100) 주위에는 다수 개의 본딩 패드(104)와 각각 와이어 본딩될 부분이 칩(102)의 수평 위치보다 높게 위치하도록 절곡된 내부리드(106)가 놓여진다. 그리고, 내부리드(106)에는 외부리드(108)가 일체로 연결되고, 칩(102) 상의 다수 개의 본딩 패드(104)는 금속 와이어(112)에 의해 내부리드(106)의 절곡된 부분에 도금된 Ag 도금층(110)에 각각 대응하여 전기적으로 연결되며, 외부리드(108)를 제외한 각 부(100),(102),(106),(112)는 성형수지인 EMC(114)에 의해 봉지되는 구조로 이루어져 있음을 알 수 있다.
이 때, 내부리드(106)는 도 5의 공정수순도에서와 같이 상향 절곡부(106a)와 상향 절곡부(106a)의 끝단에 일체로 연결된 수평 절곡부(106b)로 이루어지는 구조를 가지도록 제작할 수도 있고, 반면 도 9의 공정수순도에서와 같이 상향 절곡부(106a)와, 상향 절곡부(106a)의 끝단에 일체로 연결된 수평 절곡부(106b) 및, 수평 절곡부(106b)의 끝단에 연결된 하향 절곡부(106c)로 이루어진 구조를 가지도록 제작할 수도 있다.
이 경우, 상기 상향 절곡부(106a) 및 하향 절곡부(106c)는 그 높이가 최소한 100㎛ 이상의 높이를 가지도록 제작해 주는 것이 바람직하며, 상향 절곡부(106a)와 수평 절곡부(106b)간 또는 수평 절곡부(106b)와 하향 절곡부(106c) 간의 각도는 190° 범위 내에서 조절이 가능하나, 바람직하게는 서로 90°의 각도를 유지하도록 가공해 주는 것이 좋다.
한편, 제 1 및 제 2 실시예에서 제시된 반도체 패키지는 본 발명에 따른 반도체 패키지 제조 방법에 따르면, 다음의 제 3 단계 공정을 거쳐 제조된다.
제 1 단계로서, 도 3 또는 도 6의 공정수순도에 도시된 바와 같이 금속 박막을 에칭 또는 프레스 타발하여, 내부리드(106)들와 외부리드(108)들 및 다이 패드(100)로 이루어진 리드 프레임을 제작한 뒤, 내부리드(106)들의 내측 단부를 소정 부분 절곡시켜, 이 절곡된 부분이 반도체 칩(102) 및 그 이외의 다른 부분보다 높게 위치하도록 가공해 준다.
이 때, 내부리드(106)는 도 3의 공정수순도에 제시된 바와 같이 100㎛ 이상의 높이를 갖는 상향 절곡부(106a)와, 상향 절곡부(106a)의 끝단에 일체로 연결된 수평 절곡부(106b)로 구성되도록 제작할 수도 있고, 반면 도 6의 공정수순도에 도시된 바와 같이 100㎛ 이상의 높이를 갖는 상향 절곡부(106a)와, 상향 절곡부(106a)의 끝단에 일체로 연결된 수평 절곡부(106b) 및, 수평 절곡부(106b)의 끝단에 연결된 100㎛ 이상의 높이를 갖는 하향 절곡부(106c)로 구성되도록 제작할 수도 있다.
이와 같이, 내부리드(106)의 내측 단부를 소정 부분 절곡시켜 준 것은 이 후 반도체 칩(102) 탑재시, 이 절곡된 부분이 반도체 칩(102)의 수평 위치보다 상대적으로 높은 위치에 놓여지도록 하여, 칩(102) 사이즈가 커질 경우나 또는 성형수지를 몰딩하는 공정을 진행할 경우에 있어서, 와이어(112)의 늘어짐 현상이나 처짐 현상으로 인해 칩(102)의 에지 부분에서 금속 와이어(112)가 접촉되는 현상을 방지하기 위함이다.
제 2 단계로서, 도 4 또는 도 7의 공정수순도에 도시된 바와 같이 내부리드(106)의 수평 절곡부(106b) 상에만 선택적으로 Ag 도금층(110)을 형성하고, 다이 패드(100) 상에 반도체 칩(102)을 탑재시킨 다음, 칩(102) 상면의 본딩 패드(104)와 내부리드(106) 상의 Ag 도금층(110)을 금속 와이어(112)를 이용하여 전기적으로 연결시켜 준다.
이와 같이, Ag 도금층(110)을 형성해 준 것은 금속 와이어(112)와 내부리드(106) 간의 접착 특성을 형상시켜 주기 위한 것으로, 도금층(110) 형성없이 곧바로 금속 와이어(112)를 부착시켜 주는 방식으로 공정을 진행해 줄 수도 있다.
제 3 단계로서, 도 5 또는 도 8의 공정수순도에 도시된 바와 같이 외부리드(108)들을 제외한 각 부(100),(102),(106),(112)를 성형수지인 EMC(114)로 봉지하고, 외부리드(108)들를 절곡시켜 주므로써, 반도체 패키지 제조를 왼료한다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 재래식 패키지에 센터 패드를 갖는 반도체 칩 적용시, 내부리드의 절곡된 부분이 반도체 칩의 수평 위치보다 상대적으로 높은 위치에 놓여지도록 패키징 공정을 진행해 주므로써, 1) 칩의 사이즈가 커질 경우나 또는 성형수지를 몰딩하는 공정 진행시, 와이어의 늘어짐 현상이나 또는 처짐 현상으로 인해 필연적으로 발생되던 칩 에지 부분에서의 와이어 접촉 문제를 해소할 수 있게 되고, 2) 센터 패드를 갖는 칩을 LOC 패키지에 적용한 경우에 비하여 조립 공정의 원가 절감을 실현할 수 있게 된다.
도 1은 종래의 LOC 패키지의 구조를 도시한 단면도,
도 2는 센터 패드를 갖는 반도체 칩을 재래식 패키지 제조에 적용한 종래의 반도체 패키지 구조를 도시한 단면도,
도 3 내지 도 5는 본 발명의 제 1 실시예에 의한 반도체 패키지 제조방법을 도시한 공정수순도,
도 6 내지 도 8은 본 발명의 제 2 실시예에 의한 반도체 패키지 제조방법을 도시한 공정수순도.

Claims (12)

  1. 다이 패드;
    상기 다이 패드 상에 탑재되고 중앙부에 다수 개의 본딩 패드가 형성된 반도체 칩;
    상기 다수 개의 본딩 패드와 각각 와이어 본딩될 부분이 상기 반도체 칩의 수평 위치보다 높게 위치하도록 절곡된 내부리드들;
    상기 내부리드들과 일체로 연결된 외부리드들;
    상기 다수 개의 본딩 패드와 각각 대응되는 상기 내부리드들의 절곡된 부분을 전기적으로 연결하는 금속 와이어; 및
    상기 외부리드들을 제외한 각 부를 봉지한 성형수지로 이루어진 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서, 상기 내부리드들은 상향 절곡부와 상기 상향 절곡부의 끝단에 일체로 연결된 수평 절곡부를 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제 2항에 있어서, 상기 상향 절곡부는 100㎛ 이상의 높이를 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제 1항에 있어서, 상기 내부리드들은 상향 절곡부와, 상기 상향 절곡부의 끝단에 일체로 연결된 수평 절곡부, 및 상기 수평 절곡부의 끝단에 연결된 하향 절곡부로 이루어진 것을 특징으로 하는 반도체 패키지.
  5. 제 4항에 있어서, 상기 상향 절곡부와 상기 하향 절곡부는 100㎛ 이상의 높이를 갖는 것을 특징으로 하는 반도체 패키지.
  6. 제 2항 또는 제 4항에 있어서, 상기 수평 절곡부 상에는 도금층이 더 형성된 것을 특징으로 하는 반도체 패키지.
  7. 내부리드들과 외부리드들 및 다이 패드가 구비된 리드 프레임을 준비하는 단계;
    상기 내부리드들의 내측 단부를 소정 부분 절곡시켜 이 절곡된 부분이 상기 다이패드 상에 부착되는 반도체 칩 및 그 이외의 다른 부분보다 높게 위치하도록 가공하는 단계;
    중앙부에 다수 개의 본딩 패드가 형성된 상기 반도체 칩을 상기 다이 패드 상에 부착하는 단계와,
    상기 다수 개의 본딩 패드와 대응되는 상기 내부리드들의 상기 절곡된 부분을 각각 와이어 본딩하는 단계 및,
    상기 외부리드들을 제외한 각 부를 성형수지로 봉지하는 단계로 이루어진 것을 특징으로 하는 반도체 패키지 제조방법.
  8. 제 7항에 있어서, 상기 내부리드들의 내측 단부는 상향 절곡부 및, 상기 상향 절곡부의 끝단에 일체로 연결된 수평 절곡부의 구조를 가지도록 절곡되는 것을 특징으로 하는 반도체 패키지 제조방법.
  9. 제 7항에 있어서, 상기 상향 절곡부는 100㎛ 이상의 높이로 형성되는 것을 특징으로 하는 반도체 패키지 제조방법.
  10. 제 7항에 있어서, 상기 내부리드들의 내측 단부는 상향 절곡부와, 상기 상향 절곡부의 끝단에 일체로 연결된 수평 절곡부 및, 상기 수평 절곡부의 끝단에 연결된 하향 절곡부의 구조를 가지도록 절곡되는 것을 특징으로 하는 반도체 패키지 제조방법.
  11. 제 10항에 있어서, 상기 상향 절곡부와 상기 하향 절곡부는 100㎛ 이상의 높이로 형성되는 것을 특징으로 하는 반도체 패키지 제조방법.
  12. 제 8항 또는 제 10항에 있어서, 상기 내부리드들의 내측 단부를 소정 부분 절곡시킨 후, 상기 수평 절곡부 상에 도금층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
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