KR100390594B1

KR100390594B1 - 캐비티 구조물 및 반도체 장치

Info

Publication number: KR100390594B1
Application number: KR10-1999-0012642A
Authority: KR
Inventors: 요시다히로시
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 1998-04-10
Filing date: 1999-04-10
Publication date: 2003-07-07
Anticipated expiration: 2019-04-10
Also published as: EP0971413A2; US6383889B2; US20010041411A1; JP3214441B2; US6285069B1; KR19990083111A; JPH11297934A

Abstract

배선층(6, 10)의 쌍의 실리콘 기판간 용량을 저감시키고, 인덕터 소자(16)의 공진주파수를 향상시킬 뿐만 아니라, 기계적 강도를 저하시키지 않는 「인덕터 소자를 조립한 반도체 장치 및 그 제조 방법」을 제공하는 것을 목적으로 하며, 이를 해결하기 위하여, 본 발명에서는 인덕터 소자(16)의 하부층에 상당하는 실리콘 기판(P형 실리콘 기판)(1)에, 종래 기술과 같은 틈(12)을 만들지만 이 틈(12)은 평면도로 본 형상이 그물코 모양이 되는 복수개의 틈을 포함하는 영역”이며, 틈(12) 내에 복수의 실리콘 기둥을 설치한 구조를 가진다. 이와 같이 복수의 실리콘 기둥으로 인덕터 소자(16)를 지탱하고 있기 때문에 해당 소자(16)의 파손을 방지할 수 있다.

Description

캐비티 구조물 및 반도체 장치{A cavity structure and semiconductor device}

본 발명은 동일 반도체 기판에 수동 소자 또는 수동 소자와 능동 소자가 혼재하는 회로가 조립된 반도체 장치 및 그 제조 방법에 관한 것으로서 특히, 수동 소자를 구성하는 도전체층의 쌍의 기판간 용량을 저감하는 동시에, 압력이나 진동 등에 대하여 강도가 높은 상기 반도체 장치 및 그 제조 방법에 관한 것이다.

최근에, MOS 트랜지스터, 바이폴러 트랜지스터 등의 능동 소자 외에, 인덕터나 콘덴서 등의 수동 소자도 동일 LSI 칩에 탑재하는 것이 많아지고 있다.

그런데, 실리콘 기판 상에 수동 소자를 형성하는 경우, 이 수동 소자를 구성하는 도체층과 실리콘 기판간의 기생용량(寄生容量)에 의해, 상기 수동 소자의 전기적 특성이 열화된다. 이 때문에, 종래 기술(종래의 방법)에서는, 수동 소자 영역 바로 아래의 실리콘 기판 내에 깊은 틈을 설치하고, 이 위에 수동 소자를 형성하는 방법이 제안되어 있다.〔이러한 종래 기술에 준하는 반도체 장치(수동 소자를 갖는 반도체 장치)에 관해서는, 일본특개평 7-122710호 공보에 기재되어 있다.〕

상기 종래 기술(종래의 방법)에 대해서, 수동 소자로서 “D. Hisamoto 등이 「Symposium on VLS1 Techno1ogy Digest of Technica1 Papers(1996년)」에서 제안한 인덕터 소자”를 사용하고, 도 6 내지 도 8을 참조하여 설명한다.

또한, 도 6 내지 도 8은 종래의 수동 소자가 조립된 반도체 장치를 설명하는 도면이고, 그 중, 도 6은 반도체 장치의 단면도, 도 7은 반도체 장치의 실리콘 기판 부분의 평면도, 도 8은, 반도체 장치의 수동 소자의 상부에서 본 평면도이다. 그리고, 도시하는 반도체 장치의 단면도는 도 7, 도 8에 도시하는 반도체 장치의 B-B' 간의 단면을 본 도면이다.

도 6 내지 도 8에 있어서, 61은 실리콘 기판, 65는 산화막, 66은 제 1층째 배선층, 67은 층간 절연막, 68은 접속 구멍, 69는 플래그, 70은 제 2층째 배선층, 71은 관통 구멍, 72는 틈, 76은 인덕터 소자를 나타낸다.

종래 기술에서는, 도 6 내지 도8에 도시하는 바와 같이, 제 1층째 배선층(66)과 제 2층째 배선층(70)으로 구성되는 인덕터 소자(76) 영역의 하부 전체에 걸쳐 틈(72)이 설치되어 있다. 그리고, 이 틈(72)에 의해, 인덕터 소자(76)를 구성하는 제 1층째 배선층(66) 및 제 2층째 배선층(70)과 실리콘 기판(61)과의 사이의 용량이 저감되고, 이 소자(76)가 인덕터로서 동작하는 주파수를 향상한다.

또한, 상기 구성예(종래 기술)에 의하면, 인덕턴스 “7.6 내지 7.7nH에 있어서, 공진주파수를 “8.7GHz”에서 “l9.6 GHz”로 2배 이상으로 향상시킬 수 있다.

그러나, 일반적으로 인덕터 소자의 인덕턴스(L)는 외형치수(X)나 권수(n) 및 배선층의 배선폭(W)이나 간격(S)에 따라서 변화하고, 예를 들면, 「W=S=20㎛, n=3.5권」으로 한 경우, 외형치수(X)와 인덕턴스(L)는 도 9〔인덕터 소자의 외형치수(X)와 인덕턴스(L)와의 관계를 나타내는 플래그〕에 나타내는 관계에 있다.

그리고, 도 6 내지 도 8에 도시한 종래 기술(종래 예)의 구성예에 있어서, “7.6 내지 7.7nH의 인덕턴스(L)를 형성하기 위해서는, 인덕터 소자(76)의 외형치수(X)는 500㎛이 되고, 이 때문에, 틈(72)의 영역은 “500㎛× 500㎛”의 넓이가 필요하다. 이 경우, 진동이나 압력 등의 외력이 소자에 가해지면, 도 6에 도시하고 있는 산화막(65)이나 층간절연막(67)이 파손하여, 인덕터 소자(76)가 틈(72)내로 빠지기 쉽다고 하는 결점을 갖고 있다.

그래서, 본 발명은 종래의 상기 결점을 해소하는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다. 특히, 본 발명은 능동 소자 외에, 인덕터나 저항이나 콘덴서 등의 회로 특성을 갖는 수동 소자를 동일 LSI 칩에 탑재한 반도체 장치에 있어서, 수동 소자의 특성이 개선될 수 있을 뿐만 아니라, 기계적 강도를 저하시키지 않는 구조를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.

상기의 과제를 해결하기 위하여 본 발명에서는 수동 소자의 하부층에 닿는 영역에 평면도로 본 형상이 그물코 모양이 되는 “복수개의 틈을 포함하는 영역”을 설치하는 것(다시 말해서, 수동 소자의 하부층에 닿는 영역을 복수의 기둥구조로 하는 것)을 특징으로 한다.

즉, 본 발명은 수동 소자의 하부층에 닿는 영역에, 상기 종래기술과 같이 틈을 두지만, 이 틈은 평면도로 본 형상이 그물코 모양이 되는 “복수개 틈을 포함하는 영역”이고, 틈중에 복수의 기둥(예를 들면 실리콘기둥)을 설치한 것이며, 이와 같이 복수의 기둥으로 수동 소자를 지탱하고 있기 때문에, 해당 소자의 파손을 방지할 수 있는 것이다.

본 발명에 따른 캐비티 구조물은,

소자가 형성된 소자 형성 영역 아래의 반도체 기판내의 캐비티 구조물로서, 상기 기판내의 연속적인 캐비티와, 상기 소자 형성 영역에 기계적 강도를 제공하고, 각각이 평면도로 보아 일반적으로 대칭 단면을 갖는 상기 캐비티의 복수의 분리 지지 기둥들을 포함한다.

본 발명에 따른 캐비티 구조물은,

소자가 형성된 소자 형성 영역 아래 및 반도체 기판내에 형성된 캐비티 구조물로서, 상기 캐비티 구조물은 상기 반도체 기판의 상부에 복수의 분포된 캐비티들을 포함하며, 상기 복수의 분포된 캐비티들의 각각은 상기 반도체 기판의 바닥부 위에 위치되고 상기 반도체 기판의 상부에 의해 둘러싸이며, 상기 복수의 분포된 캐비티들의 분포는 상기 반도체 기판의 평면도로 보아 일반적으로 대칭이다.

또한, 본 발명에 따른 반도체 장치는,

기판과,

상기 기판 상의 소자 형성 영역과,

상기 소자 형성 영역의 전체 영역 아래의 상기 기판내에 있는 연속적인 속이빈 캐비티로서, 상기 속이빈 캐비티는 상기 기판으로부터 상기 소자 형성 영역을 분리하는, 상기 연속적인 속이빈 캐비티 및,

각각이 평면도로 보아 일반적으로 대칭인 단면을 갖고, 상기 캐비티의 바닥부로부터 상부로 연장하며 상기 소자 형성 영역을 기계적으로 지지하는 상기 속이빈 캐비티에 있는 복수의 분리 기둥들을 포함한다.

또한, 본 발명에 따른 캐비티 형성방법은, 적어도 하나의 홈을 반도체 기판에 선택적으로 형성하는 단계, 상기 적어도 하나의 홈 내에 코팅막을 충전하는 단계, 상기 코팅막의 상부면 및 반도체 기판의 상부면 위로 연장하는 절연층을 형성하는 단계, 상기 절연층 상에 층간 절연체를 형성하는 단계, 상기 관통 구멍이 상기 코팅막의 일부에 도달되도록, 상기 절연층과 상기 층간 절연체에 적어도 하나의 관통 구멍을 형성하는 단계 및, 상기 적어도 하나의 캐비티를 형성하도록 상기 적어도 하나의 홈으로부터 상기 코팅막을 제거하도록, 상기 관통 구멍을 통해 상기 코팅막을 습식 에칭하는 단계를 포함하는 캐비티를 형성하는 것을 특징으로 한다.

도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 도시한 단면도.

도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 실리콘 기판 부분의 평면도.

도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 수동 소자의 상부에서 본 평면도.

도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면으로서, 공정(A) 내지 공정(E)으로 이루어지는 제조공정순서 단면도.

도 5는 본 발명의 제 2 실시예에 따른 반도체 장치를 나타내는 단면도.

도 6은 종래의 수동 소자가 조립된 반도체 장치를 도시한 단면도.

도 7은 종래의 수동 소자가 조립된 반도체 장치의 실리콘 기판 부분의 평면도.

도 8은 종래의 수동 소자가 조립된 반도체 장치의 수동 소자의 상부로부터 본 평면도.

도 9는 인덕터 소자의 외형치수(X)와 인덕턴스(L)와의 관계를 나타내는 그래프.

* 도면의 주요 부분에 대한 부호의 설명

1 실리콘 기판 2 제 1 산화막

3 홈 4 도포막

5 제 2 산화막 6 제 1층째 배선층

7 층간 절연막 8 접속 구멍

9 플래그 10 제 2층째 배선층

11 관통 구멍 12 틈

13 산화막 14 실리콘층

15 산화막 16, 56 인덕터 소자

이하, 본 발명의 실시예에 대해서 설명한다.

본 발명은 반도체 기판 상에 수동 소자 또는 수동 소자와 능동 소자가 혼재하는 회로가 조립된 반도체 장치 및 그 제조 방법을 대상으로 하는 것이며, 이 반도체 기판을 구성하는 재료로서는 실리콘을 사용할 수 있지만, 본 발명에서는 이것에만 한정되는 것이 아니다.

또한, “수동 소자로서, 인덕터 소자, 캐패시터 소자, 저항소자 등을 사용할 수 있고, 또한, “수동 소자와 능동 소자가 혼재하는 회로”로서, GaAs계 재료로 형성된 회로, HBT(헤테로접합 바이폴러)회로, HEMT(High E1ectron MobilityTransistor)회로 등을 사용할 수 있으며, 어느 것이나 본 발명에 포함되는 것이다.

또한, 본 발명은, 상기 반도체 장치 및 그 제조 방법을 대상으로 하며, 상기한 바와 같이, 상기 수동 소자의 하부층에 닿는 영역에, 평면도로 본 형상이 그물코 모양이 되는 “복수개의 틈을 포함하는 영역”을 설치하는 것을 특징으로 한다.

상기 복수개의 틈을 포함하는 영역의 구조 및/또는 상기 복수개의 틈의 총 체적에 관해서는, 상기 수동 소자의 종류 또는 상기 수동 소자를 형성하는 영역의 구조에 관계없이, 반도체 장치 전체의 기계적 강도를 고려하고 결정하는 것이 가능하다.

한편, 본 발명에 따른 반도체 장치의 제조 방법은, 상술의 공정을 갖는 것을 특징(발명을 특정하는 사항)으로 하지만,

상기 공정들에 있어서, 제 1 산화막의 두께를 500 내지 1000nmn로 설정하고, 복수개의 홈중, 적어도 하나의 홈의 깊이를 100㎛ 정도로 설정하고, 도포막으로서, SOG(스핀 온글라스라 칭하는 유기 시스템 도포막)를 사용하고, 제 2 산화막의 두께를 500 내지2000nm로 설정하고, 관통 구멍을 복수개 설치하고, 습식 에칭에 사용하는 에칭제로서, 버퍼드 불화수소산을 사용하는 것을 본 발명의 양호한 실시예로 하는 것이다.

다음에, 본 발명의 제 1의 실시예 및 제 2의 실시예에 관해서, 도면을 참조하여 상세히 설명한다.

(제 1 실시예)

도 1 내지 도 3은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하는 도면으로서, 도 1은 반도체 장치의 단면도, 도 2는 반도체 장치의 실리콘 기판 부분의 평면도, 도 3은 반도체 장치의 수동 소자의 상부에서 본 평면도이다. 그리고, 도 1에 도시하는 반도체 장치의 단면도는 도 2, 도 3에 도시된 반도체 장치의 평면도의 A-A' 간의 단면을 본 도면이다.

도 1 내지 도 3에 있어서, 1은 실리콘 기판(P형 실리콘 기판), 3은 홈, 5는 제 2 산화막, 6은 제 1층째 배선층, 7은 층간절연막, 8은 접속 구멍, 9는 플래그, 10은 제 2층째 배선층, 1l은 관통 구멍, 12는 틈, 16은 인덕터 소자를 나타낸다.

본 발명의 제 1 실시예에 따른 반도체 장치는 도 1 내지 도 3에 도시하는 바와 같이, 인덕터 소자(16)가 제 1층째 배선층(6), 제 2층째 배선층(10) 및 이들을 연결하는 플래그(9)로 구성되어 있다.

여기서, 제 2층째 배선층(10)은 도 3의 평면도에 나타내는 바와 같이, 스파이럴형상(소용돌이 모양)으로 형성되어 있다. 또한, 인덕터 소자(16) 바로 아래의 P형 실리콘 기판(1)에는 도 1에 도시하는 바와 같이, 그물코 모양으로 깊이 100㎛ 정도의 틈(12)이 복수개 설치되어 있고, 또한, 층간절연막(7) 및 산화막(5)에는 이들을 관통하여 틈(12)에 도달하는 관통 구멍(11)이 설치되어 있다.

제 1 실시예에 따른 반도체 장치에 있어서, 500㎛ 각도의 영역내에 「10㎛각도, 간격 50㎛, 종횡 7×7로 합계 49개의 실리콘층의 기둥」을 형성하면, 틈(l2) 영역의 면적은 245100㎛²(=500×500-49×10×l0)이 되며, 상기 종래 구조의 반도체 장치와 거의 같은 면적(250000㎛²=500×500)의 틈(12)을 형성할 수 있다(도 2참조).

이 때문에, 상기 종래 기술에 의한 반도체 장치와 동등한 공진 주파수를 얻을 수 있다. 그리고, 이와 같이 인덕터 소자(16)의 아래에 실리콘층의 기둥이 있기 때문에, 종래 기술과 같이 진동이나 압력 등으로 인덕터 소자(16)가 파괴되는 일은 발생하지 않는다.

다음에, 상기 제 1 실시예에 따른 반도체 장치의 제조 방법에 관해서, 도 4를 참조하여 설명한다. 또한, 도 4는 상기 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면이고, 공정(A) 내지 공정(E)으로 이루어지는 제조 공정 순서 단면도이고, 그리고, 이 도 4의 공정(A) 내지 공정(E)에 도시하는 단면은 상술한 도 2 및 도 3에 도시하는 A-A' 간의 단면에 대응하는 도면이다.

상기 제 1 실시예에 따른 반도체 장치(인덕터 소자의 구조)의 제조 방법은 우선, 도 4의 공정(A)에 도시하는 바와 같이, 실리콘 기판(P형 실리콘 기판)(1)상에 두께 500 내지 1000nm의 제 1 산화막(2)을 형성한다.

다음에, 에칭의 마스크가 되는 레지스트(도시하지 않음)를 사용하여, 도 4의 공정(B)에 도시하는 바와 같이, 제 1 산화막(2)을 에칭한 후, 상기 레지스트를 제거한다. 계속해서, 제 1 산화막(2)을 마스크로서, 실리콘 기판(1)에 깊이 100㎛ 정도의 홈(3)을 형성한다. 이 때, 홈(3)은 상술한 도 2의 평면도로 나타내는 바와 같이 그물코 모양으로 형성한다.

다음에, 도 4의 공정(C)에 도시하는 바와 같이, 상기 홈(3) 내에 도포막(4)을 매설하고 표면을 평탄하게 한다. 이 도포막(4)으로서는 예를 들면 SOG(스핀 온글라스라 칭하는 유기 시스템 도포막) 등을 사용할 수 있다.〔또한, 도 4에서는 설명의 형편상 4개의 홈중 1개에만 부호(3)를 붙이고 있다(→ 도 4의 공정(B) 내지 공정(E) 참조). 또한, 도포막은 4개의 홈에 도포된 도포막들중, 1개의 홈의 도포막에만 부호(4)를 붙이고 있지만 (→ 도 4의 공정(C) 내지 공정(E) 참조), 4개의 홈 전부에 도포막(4)을 매설하는 것이다.〕

그 후, 같은 공정(C)에 나타내는 바와 같이, 전체 면에 두께 500 내지 2000nm의 제 2 산화막(5)을 성장시키고, 계속해서, 제 2 산화막(5) 위에 인덕터 소자(16)(후 기록 공정(D) 참조)를 구성하는 제 1층째 배선층(6)을 형성한다.

다음에, 도 4의 공정(D)에 나타내는 바와 같이, 상기 제 1층째 배선층(6)을 포함하는 기판 표면 전체에 층간 절연막(7)을 l000 내지 2000nm 성장한 후, 이것을 연마하여 그 표면을 평탄하게 한다. 계속해서, 통상의 공정에 따라서, 층간 절연막(7)에 형성한 접속 구멍(8)에 텅스텐 등의 금속을 매설하여 플래그(9)를 형성하고, 그 후, 제 2층째 배선층(10)을 형성하여 인덕터 소자(16)를 구성한다.(또한, 제 2층째 배선층(10)은 상술한 도 3의 평면도에 나타내는 바와 같이, 스파이럴 형상으로 형성한다.)

계속해서, 도 4의 공정(E)에 나타내는 바와 같이, 상기 층간 절연막(7) 및 상기 제 2 산화막(5)에 레지스트(도시하지 않음)를 마스크로서 상기 홈(3)에 매설된 도포막(4)에 도달하는 크기 5㎛ 각도 정도의 관통 구멍(11)을 개구한다. 이 때의 관통 구멍(11)은 상술한 도 2, 도 3에 도시하는 바와 같이 개구한다.

그 후, 상기 관통 구멍(11)을 통하여 버퍼드 불화수소산(buffered hydrofluoric acid) 등을 사용한 습식 에칭으로 상기 홈(3)내의 도포막(4)을 제거하고, 도 1에 도시하는 바와 같이, 틈(12)을 형성한다.(습식 에칭시, 관통 구멍(1l) 부분의 산화막(5) 및 층간 절연막(7)도 동시에 에칭되지만, 그 에칭 레이트는 도포막(4)에 비해 매우 느리고, 즉 “1/100 정도”이고, 이것에 의해 관통 구멍(11)의 크기가 1㎛ 정도 넓어질 뿐이므로, 어떠한 문제도 없다.) 또한, 관통 구멍(11)은 습식 에칭용액이 홈(3)내의 도포막(4) 전체에 쉽게 미치기 때문에, 상술한 도 2 및 도 3에 도시하는 바와 같이 복수개 설치하는 것이 바람직하다.

이상, 도 4의 공정(A) 내지 공정(E)에 따라서, 상술한 도 1에 나타낸 제 1 실시예에 따른 반도체 장치(인덕터 소자(16)의 구조)를 제조한다.

제 1 실시예에 따른 반도체 장치(인덕터 소자 구조)의 제조 방법에 의하면, 인덕터 소자(16) 하부의 실리콘 기판(1)에 틈(12)과 함께, 그 잔부로서 실리콘층이 기둥모양으로 남게 된다.

상기 구조에 의하면, 배선층의 쌍의 실리콘 기판 용량을 저감할 수 있고, 수동 소자(16)가 인덕터로서 동작하는 주파수를 향상시킬 수 있을 뿐만 아니라, 인턱터 소자(16)의 하부를 실리콘층의 기둥으로 지탱하고 있기 때문에, 진동이나 압력 등으로 소자가 파손하는 것을 방지할 수 있다. 또한, 미리 이방성 에칭으로 틈(12)의 영역을 확정하고 있기 때문에, 틈(12)의 영역이 인덕터 소자(16)의 영역에서 필요 이상으로 커지는 일은 없다.

(제 2 실시예)

도 5는 본 발명의 제 2 실시예에 따른 반도체 장치를 나타내는 단면도이다. 또한, 제 2 실시예에 따른 반도체 장치에 있어서, 상기 반도체 장치의 「실리콘 기판부분의 평면도」, 「수동 소자의 상부에서 본 평면도」는 각각 상술한 도 2, 도 3과 같다.

도 5에 있어서, 1은 실리콘 기판(P형 실리콘 기판), 6은 제 1층째 배선층, 7은 층간절연막, 8은 접속 구멍, 9는 플래그, 10은 제 2층째 배선층, 11은 관통 구멍, 12는 틈, 13은 산화막, 14는 실리콘층, 15는 산화막, 56은 인덕터 소자를 나타낸다.

제 2 실시예에 따른 반도체 장치는, 도 5에 도시하는 바와 같이, 실리콘 기판(P형 실리콘 기판)(1)상에 두께 5 내지 10㎛의 산화막(13)이 형성되어 있고, 이 산화막(13)의 위에 두께 50 내지 100㎛의 실리콘층(14)이 설치되어 있다.

상기 실리콘층(14)에는 틈(12)[상술한 도 2의 평면도에 나타낸 그물코 형상의 틈(12)]이 형성되어 있다.

상기 틈(12)의 위에 산화막(15)이 형성되고, 이 산화막(15) 위에 제 1층째 배선층(6)이 형성되어 있다. 그리고, 이 제 1층째 배선층(6)은 접속 구멍(8)내에 설치된 플래그(9)를 통하여, 제 2층째 배선층(10)과 전기적으로 접속되고, 인덕터 소자(56)를 구성하고 있다. 또한, 층간 절연막(7) 및 산화막(15)에는 이들을 관통하여 틈(12)에 도달하는 관통 구멍(11)이 형성되어 있다.

상기 제 2 실시예에 따른 반도체 장치는 인덕터 소자(56)의 하부층에 닿는 실리콘 기판(P형 실리콘 기판)(1)의 영역을 산화막(13)을 통하여 상·하 2개의 영역으로 분할하고, 그 상측 층을 실리콘층(14)으로 한 것이며, 이 실리콘층(14)에 틈(12)이 형성되어 있는 점(→ 도 5참조)으로, 상기 제 1 실시예에 따른 반도체 장치(도 1참조)와 다르며, 이 점을 제외한 다른 구성은 상기 제 1 실시예에 따른 반도체 장치와 실질적으로 동일하다.

다음에, 상기 제 2 실시예에 따른 반도체 장치의 제조 방법에 대해 도 5 및 도 4의 공정(A) 내지 공정(E)을 참조하여 설명한다.

제 2 실시예에 따른 반도체 장치는 우선, 실리콘 기판(P형 실리콘 기판)(1)상에 두께 5 내지 l0㎛의 산화막(13)을 형성하고, 이 산화막(13)의 위에 두께 50 내지 l00㎛의 실리콘층(14)을 형성한다.

다음에, 상기 실리콘층(14)에 상기 제 1 실시예에 따른 제조 방법과 같은 수단으로, 홈(3)을 형성하고(도 4의 공정(A) 내지 공정(B) 참조), 이 홈(3) 내에 도포막(4)을 매설한 후, 전면에 두께 500 내지 2000㎛의 산화막(15)[도 5참조: 산화막(15)은 상기 제 1 실시예에 따른 반도체 장치에서의 “제 2의 산화막(5)”과 같음]을 성장시킨다(도 4의 공정(C) 참조).

그 후, 상기 제 1 실시예에 따른 제조 방법과 같은 수단으로, 도 4의 공정(D) 내지 공정(E)에 따라서 도 5에 나타낸 제 2 실시예에 따른 반도체 장치(인덕터(56)의 구조)를 제조한다.

또한, 상기 제 2 실시예에 따른 반도체 장치의 제조 방법에 있어서, 상기 제 1 실시예에 따른 반도체 장치의 제조 방법과 같이 관통 구멍(11)을 통하여, 버퍼드 불화수소산 등을 사용한 습식 에칭으로 홈(3) 내의 도포막(4)을 제거하여 틈(12)을 형성하지만, 이 때, 관통 구멍(11)부분의 산화막(15) 및 층간 절연막(7)도 동시에 에칭되며 또한, 하부에 있는 산화막(13)도 동시에 에칭된다.

그러나, 그 에칭 레이트는 도포막(4)에 비해서 매우 느리고 즉, “1/l00 정도”이며, 이것에 의해 관통 구멍(11)의 크기가 l㎛ 정도 넓어질 뿐이며, 또한, 하부에 있는 산화막(13)도 겨우 에칭될 뿐으로, 어떠한 문제도 발생되지 않는다.

상기 제 2 실시예에 따른 반도체 장치의 제조 방법에 있어서도, 상기 제 1 실시예에 따른 반도체 장치의 제조 방법과 같이 관통 구멍(11)으로서는, 습식 에칭용액이 틈(12)의 전체에 골고루 미치기 쉽게 되기 때문에, 도 2 및 도 3에 나타내는 바와 같이 복수 개를 설치하는 것이 바람직하다.

제 2 실시예에 따른 구조 및 그 제조 방법으로서는 인덕터 소자(56)의 하부층에 닿는 실리콘 기판(P형 실리콘 기판)(l)의 영역을 상·하 2개의 영역으로 분할하고 있기 때문에, 상기 제 1 실시예에 따른 구조에 비해서, 배선층(6, 10)의 쌍의 실리콘 기판(1)간 용량을 보다 저감할 수 있고, 인덕터 소자(56)의 공진 주파수를 더욱 향상시킬 수 있다.

또한, 인덕터 소자(56)는 틈(12)과 하부에 있는 두꺼운 산화막(13)으로 분리되기 때문에 인덕터 소자(16)를 구성하는 배선층(6, 10)의 전위 변화에 따라 생기는 노이즈가 인접하는 소자에 전파하는 것을 방지할 수 있는 이점을 갖는다.

또한, 제 2 실시예에 따른 제조 방법에 의하면, 상기 제 1 실시예에 따른 제조 방법과 같이, 미리 이방성 에칭으로 틈(12)의 영역을 확정하고 있기 때문에, 틈(12)의 영역이 인덕터 소자(56)의 영역으로부터 필요 이상으로 커지는 일이 없다.

이상, 본 발명의 제 1 및 제 2 실시예에 있어서, 인덕터 소자를 조립한 실리콘 기판(P형 실리콘 기판)에 관해서 설명하였지만, 본 발명은 이것만으로 한정되는 것은 아니다.

예를 들면, 상술한 바와 같이, 실리콘 기판을 대신하여 다른 반도체 기판을 사용할 수 있다. 또한, 인덕터 소자를 대신하여 “캐패시터 소자” 등의 “저항 소자” 등의 수동 소자를 사용할 수 있으며, 또한, 이와 같은 수동 소자와 능동 소자가 혼재하는 회로를 조립한 반도체 장치, 구체적으로는 GaAs계 재료로 형성된 회로, HBT(헤테로접합 바이폴러)회로, HEMT(High E1ectron MobilityTransistor) 회로 등을 사용할 수 있으며, 어느 것이나 본 발명에 포함된다.

또한, 본 발명에 있어서, 복수개 설치된 틈을 포함하는 영역의 구조 및/또는 복수개의 틈의 총 체적은 수동 소자의 종류, 수동 소자를 형성하는 영역의 구조에 관계없이, 반도체 장치 전체의 기계적 강도를 고려하여 결정할 수 있는 것이다.

본 발명에 따른 반도체 장치는, 이상 상술한 바와 같이, 수동 소자의 하부층에 닿는 영역에, 평면도로 본 형상이 그물코 모양이 되는 “복수개의 틈을 포함하는 영역”을 설치한 구조로 하는 것(바꾸어 말하면, 수동 소자의 하부층에 닿는 영역을 복수의 기둥구조로 하는 것)을 특징으로 하며, 이것에 의해, 수동 소자를 구성하는 도체층의 쌍의 기판용량을 저감할 수 있고, 수동 소자의 특성을 개선시킬 수 있을 뿐만 아니라, 수동 소자의 하부를 복수의 기둥으로 지탱하고 있기 때문에, 해당 소자의 “진동이나 압력 등에 의한 파손”을 방지할 수 있는 효과가 있다.

또한, 본 발명에 따른 반도체 장치는 수동 소자의 하부층에 닿는 반도체 기판영역을 산화막의 층을 통하여, 상·하 2개의 영역으로 분할하고, 그리고, 이 상측의 반도체 기판 영역에, 평면도로 본 형상이 그물코 모양이 되는 “복수개의 틈을 포함하는 영역”을 설치하는 것을 특징으로 하며, 이와 같이, 수동 소자의 하부층에 닿는 반도체 기판 영역을 상·하 2개의 영역으로 분할한 구조로 함으로써 수동 소자를 구성하는 도체층의 쌍의 기판용량을 더 한층 저감시킬 수 있고, 수동 소자의 특성을 또한, 개선할 수 있다.

그 다음, 수동 소자의 하부가, 틈 및 산화막에 의해 반도체 기판과 분리되기 때문에, 수동 소자를 구성하는 배선층의 전위변화에 따라 생기는 노이즈가, 인접하는 소자에 전파하는 것을 방지할 수 있다고 하는 효과가 있다.

또한, 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 미리 이방성 에칭으로 틈의 영역을 확정하고 있기 때문에, 이 틈의 영역이 수동 소자 영역으로부터 필요 이상으로 커지지 않는다고 하는 효과가 있다.

Claims

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소자가 형성된 소자 형성 영역 아래의 반도체 기판내의 캐비티 구조물에 있어서,

상기 기판내의 연속적인 캐비티와, 상기 소자 형성 영역에 기계적 강도를 제공하고 각각이 평면도로 보아 일반적으로 대칭 단면을 갖는 상기 캐비티내의 복수의 분리 지지 기둥들을 포함하며, 상기 캐비티의 깊이는 약 100 마이크로미터인, 캐비티 구조물.
제 11 항에 있어서, 상기 지지 기둥들은, 상기 지지 기둥들이 상기 반도체 기판과 일체가 되고 상기 반도체 기판과 동일한 반도체 재료를 포함하도록, 상기 반도체 기판의 연장부를 포함하는, 캐비티 구조물.
제 11 항에 있어서, 상기 지지 기둥들과 상기 반도체 기판 간에 절연층을 더 포함하는 캐비티 구조물.
제 11 항에 있어서, 상기 지지 기둥들은 상기 반도체 기판과 동일한 반도체 재료를 포함하는, 캐비티 구조물.
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제 11 항에 있어서, 상기 지지 기둥들의 각각은 단면 평면도로 보아 정방형 단면을 갖는, 캐비티 구조물.
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소자가 형성된 소자 형성 영역 아래 및 반도체 기판내에 형성된 캐비티 구조물에 있어서,

상기 캐비티 구조물은 상기 반도체 기판의 상부에 복수의 분포된 캐비티들을 포함하며, 상기 복수의 분포된 캐비티들의 각각은 상기 반도체 기판의 바닥부 위에 위치되고 상기 반도체 기판의 상부에 의해 둘러싸이며, 상기 복수의 분포된 캐비티들의 분포는 상기 반도체 기판의 평면도로 보아 일반적으로 대칭이고, 상기 캐비티의 깊이는 50 ~ 100 마이크로미터의 범위에 있는, 캐비티 구조물.
제 20 항에 있어서, 상기 반도체 기판의 상기 상부는 상기 반도체 기판의 상기 바닥부에 접속되고, 상기 반도체 기판의 상기 바닥부와 동일한 반도체 재료를 포함하는, 캐비티 구조물.
제 20 항에 있어서, 상기 반도체 기판의 상기 상부는 상기 반도체 기판의 상기 바닥부로부터 절연층에 의해 분리되고 전기적으로 절연된, 캐비티 구조물.
제 20 항에 있어서, 상기 복수의 분포된 캐비티들의 각각은 상기 반도체 기판의 단면 평면도로 보아 정방형 단면을 갖는, 캐비티 구조물.
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반도체 장치에 있어서,

기판과,

상기 기판 상의 소자 형성 영역과,

상기 소자 형성 영역의 전체 영역 아래의 상기 기판내에 있는 연속적인 속이빈 캐비티로서, 상기 속이빈 캐비티는 상기 기판으로부터 상기 소자 형성 영역을 분리하는, 상기 연속적인 속이빈 캐비티 및,

각각이 평면도로 보아 일반적으로 대칭인 단면을 갖고, 상기 캐비티의 바닥부로부터 상부로 연장하며 상기 소자 형성 영역을 기계적으로 지지하는 상기 속이빈 캐비티내의 복수의 분리 기둥들을 포함하며, 상기 캐비티의 깊이는 약 100 마이크로미터인, 반도체 장치.
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제 33 항에 있어서, 상기 캐비티의 상기 바닥부는 절연층을 포함하는, 반도체 장치.
제 33 항에 있어서, 상기 캐비티의 상기 상부는 절연층을 포함하는, 반도체 장치.
제 33 항에 있어서, 상기 소자 형성 영역을 관통해서 상기 속이빈 캐비티까지 연장하는 구멍을 더 포함하는 반도체 장치.
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