JP3214441B2 - 半導体装置及びその製造方法 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/20—Inductors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、同一半導体基板に
受動素子または受動素子と能動素子が混在する回路が組
み込まれた半導体装置及びその製造方法に関し、特に、
受動素子を構成する導電体層の対基板間容量を低減する
と共に、圧力や振動などに対して強度の高い上記半導体
装置及びその製造方法に関する。
受動素子または受動素子と能動素子が混在する回路が組
み込まれた半導体装置及びその製造方法に関し、特に、
受動素子を構成する導電体層の対基板間容量を低減する
と共に、圧力や振動などに対して強度の高い上記半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタ，バイポーラ
トランジスタ等の能動素子の他に、インダクタやコンデ
ンサ等の受動素子も同一ＬＳＩチップに搭載することが
多くなってきている。
トランジスタ等の能動素子の他に、インダクタやコンデ
ンサ等の受動素子も同一ＬＳＩチップに搭載することが
多くなってきている。
【０００３】ところで、シリコン基板上に受動素子を形
成する場合、この受動素子を構成する導体層とシリコン
基板との間の寄生容量により、該受動素子の電気的特性
が劣化する。このため、従来技術(従来の手法)では、受
動素子領域直下のシリコン基板中に深い空隙を設け、こ
の上に受動素子を形成する手法が提案されている。［こ
の従来技術に準ずる半導体装置(受動素子を有する半導
体装置)については、特開平7−122710号公報に記載され
ている。］
成する場合、この受動素子を構成する導体層とシリコン
基板との間の寄生容量により、該受動素子の電気的特性
が劣化する。このため、従来技術(従来の手法)では、受
動素子領域直下のシリコン基板中に深い空隙を設け、こ
の上に受動素子を形成する手法が提案されている。［こ
の従来技術に準ずる半導体装置(受動素子を有する半導
体装置)については、特開平7−122710号公報に記載され
ている。］
【０００４】上記従来技術(従来の手法)について、受動
素子として“D.Hisamoto等が「Symposium on VLSI Tech
nology Digest of Technical Papers(1996年)」で提案
しているインダクタ素子”を用い、図６〜図８を参照し
て説明する。なお、図６〜図８は、従来の受動素子が組
み込まれた半導体装置を説明する図であって、そのう
ち、図６は該半導体装置の断面図、図７は該半導体装置
のシリコン基板部分の平面図、図８は、該半導体装置の
受動素子の上部から見た平面図である。そして、図６に
示す半導体装置の断面図は、図７，図８に示す半導体装
置のＢ−Ｂ’間の断面を見た図である。
素子として“D.Hisamoto等が「Symposium on VLSI Tech
nology Digest of Technical Papers(1996年)」で提案
しているインダクタ素子”を用い、図６〜図８を参照し
て説明する。なお、図６〜図８は、従来の受動素子が組
み込まれた半導体装置を説明する図であって、そのう
ち、図６は該半導体装置の断面図、図７は該半導体装置
のシリコン基板部分の平面図、図８は、該半導体装置の
受動素子の上部から見た平面図である。そして、図６に
示す半導体装置の断面図は、図７，図８に示す半導体装
置のＢ−Ｂ’間の断面を見た図である。
【０００５】図６〜図８において、61はシリコン基板，
65は酸化膜，66は第１層目配線層，67は層間絶縁膜，68
は接続孔，69はプラグ，70は第２層目配線層，71は貫通
孔，72は空隙，76はインダクタ素子を示す。
65は酸化膜，66は第１層目配線層，67は層間絶縁膜，68
は接続孔，69はプラグ，70は第２層目配線層，71は貫通
孔，72は空隙，76はインダクタ素子を示す。
【０００６】従来技術では、図６〜図８に示すように、
第１層目配線層66と第２層目配線層70とで構成されるイ
ンダクタ素子76領域の下部全体に渡って空隙72が設けら
れている。そして、この空隙72により、インダクタ素子
76を構成する第１層目配線層66および第２層目配線層70
とシリコン基板61との間の容量が低減され、この素子76
がインダクタとして動作する周波数を向上する。また、
上記構成例(従来技術)によれば、インダクタンス“7.6
〜7.7ｎＨ”において、共振周波数を“8.7ＧＨｚ”から
“19.6ＧＨｚ”へと２倍以上に向上することができる。
第１層目配線層66と第２層目配線層70とで構成されるイ
ンダクタ素子76領域の下部全体に渡って空隙72が設けら
れている。そして、この空隙72により、インダクタ素子
76を構成する第１層目配線層66および第２層目配線層70
とシリコン基板61との間の容量が低減され、この素子76
がインダクタとして動作する周波数を向上する。また、
上記構成例(従来技術)によれば、インダクタンス“7.6
〜7.7ｎＨ”において、共振周波数を“8.7ＧＨｚ”から
“19.6ＧＨｚ”へと２倍以上に向上することができる。
【０００７】
【発明が解決しようとする課題】しかし、一般に、イン
ダクタ素子のインダクタンス(Ｌ)は、外形寸法(Ｘ)や巻
数(ｎ)及び配線層の配線幅(Ｗ)や間隔(Ｓ)によって変化
し、例えば「Ｗ＝Ｓ＝20μｍ，ｎ＝3.5巻」とした場
合、外形寸法(Ｘ)とインダクタンス(Ｌ)は、図９［イン
ダクタ素子の外形寸法(Ｘ)とインダクタンス(Ｌ)との関
係を示すグラフ］に示す関係にある。
ダクタ素子のインダクタンス(Ｌ)は、外形寸法(Ｘ)や巻
数(ｎ)及び配線層の配線幅(Ｗ)や間隔(Ｓ)によって変化
し、例えば「Ｗ＝Ｓ＝20μｍ，ｎ＝3.5巻」とした場
合、外形寸法(Ｘ)とインダクタンス(Ｌ)は、図９［イン
ダクタ素子の外形寸法(Ｘ)とインダクタンス(Ｌ)との関
係を示すグラフ］に示す関係にある。
【０００８】そして、前掲の図６〜図８に示した前記従
来技術(従来例)の構成例において、“7.6〜7.7ｎＨ”の
インダクタンス(Ｌ)を形成するためには、インダクタ素
子76の外形寸法(Ｘ)は500μｍとなり、このため、空隙7
2の領域は“500μｍ×500μｍ”の広さが必要である。
この場合、振動や圧力等の外力が素子に加わると、図６
に示されている酸化膜65や層間絶縁膜67が破損し、イン
ダクタ素子76が空隙72内に落ち込んでしまいやすいとい
う欠点を有している。
来技術(従来例)の構成例において、“7.6〜7.7ｎＨ”の
インダクタンス(Ｌ)を形成するためには、インダクタ素
子76の外形寸法(Ｘ)は500μｍとなり、このため、空隙7
2の領域は“500μｍ×500μｍ”の広さが必要である。
この場合、振動や圧力等の外力が素子に加わると、図６
に示されている酸化膜65や層間絶縁膜67が破損し、イン
ダクタ素子76が空隙72内に落ち込んでしまいやすいとい
う欠点を有している。
【０００９】そこで、本発明は、従来の上記欠点を解消
する半導体装置及びその製造方法を提供することを目的
とする。詳細には、本発明は、能動素子の他に、インダ
クタや抵抗やコンデンサなどの回路特性を有する受動素
子を同一ＬＳＩチップに搭載した半導体装置において、
受動素子の特性を改善できるだけでなく、機械的強度を
低下させることない構造を有する半導体装置及びその製
造方法を提供することを目的とする。
する半導体装置及びその製造方法を提供することを目的
とする。詳細には、本発明は、能動素子の他に、インダ
クタや抵抗やコンデンサなどの回路特性を有する受動素
子を同一ＬＳＩチップに搭載した半導体装置において、
受動素子の特性を改善できるだけでなく、機械的強度を
低下させることない構造を有する半導体装置及びその製
造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、受動素子の下部層に酸化膜を具備
し、該酸化膜の下部層に当たる半導体基板領域に、平面
図で見た形状が網目模様となる“複数個の空隙を含む領
域”を設置すること（換言すれば、受動素子の下部層に
酸化膜を具備し、該酸化膜の下部層に当たる半導体基板
領域を複数の柱構造とすること）を特徴とする。つま
り、本発明は、受動素子の下部層に酸化膜を具備し、該
酸化膜の下部層に当たる半導体基板領域に、前記従来技
術と同様、空隙を設けるが、この空隙は、平面図で見た
形状が網目模様となる“複数個の空隙を含む領域”であ
って、空隙中に複数の柱（例えばシリコン柱）を設置し
たものであり、このように複数の柱で受動素子を支えて
いるため、該素子の破損を防止することができるもので
ある。さらに、この複数個の空隙を含む領域の構造およ
び／または前記複数個の空隙の総体積については、前記
受動素子の種類または前記受動素子を形成する領域の構
造に無関係に、半導体装置全体の機械的強度を考慮して
決定することが可能である。
めに、本発明では、受動素子の下部層に酸化膜を具備
し、該酸化膜の下部層に当たる半導体基板領域に、平面
図で見た形状が網目模様となる“複数個の空隙を含む領
域”を設置すること（換言すれば、受動素子の下部層に
酸化膜を具備し、該酸化膜の下部層に当たる半導体基板
領域を複数の柱構造とすること）を特徴とする。つま
り、本発明は、受動素子の下部層に酸化膜を具備し、該
酸化膜の下部層に当たる半導体基板領域に、前記従来技
術と同様、空隙を設けるが、この空隙は、平面図で見た
形状が網目模様となる“複数個の空隙を含む領域”であ
って、空隙中に複数の柱（例えばシリコン柱）を設置し
たものであり、このように複数の柱で受動素子を支えて
いるため、該素子の破損を防止することができるもので
ある。さらに、この複数個の空隙を含む領域の構造およ
び／または前記複数個の空隙の総体積については、前記
受動素子の種類または前記受動素子を形成する領域の構
造に無関係に、半導体装置全体の機械的強度を考慮して
決定することが可能である。
【００１１】即ち、本発明に係る半導体装置は、半導体
基板に受動素子または受動素子と能動素子が混在する回
路が組み込まれた半導体装置において、・受動素子の下
部層に酸化膜を具備し、該酸化膜の下部層に当たる半導
体基板領域に、平面図で見た形状が網目模様となる“複
数個の空隙を含む領域”を 設置し、さらに、前記複数
個の空隙を含む領域の構造および／または前記複数個の
空隙の総体積を、前記受動素子の種類または前記受動素
子を形成する領域の構造に無関係に、半導体装置全体の
機械的強度を考慮して決定する、こと（請求項１）・受
動素子の下部層に酸化膜を具備し、該酸化膜の下部層に
当たる半導体基板領域を、別の酸化膜の層を介して、上
・下２つの領域に分割し、かつ前記上側の半導体基板領
域に、平面図で見た形状が網目模様となる“複数個の空
隙を含む領域”を設置したこと（請求項２）、を特徴と
する（発明を特定する事項）とする。
基板に受動素子または受動素子と能動素子が混在する回
路が組み込まれた半導体装置において、・受動素子の下
部層に酸化膜を具備し、該酸化膜の下部層に当たる半導
体基板領域に、平面図で見た形状が網目模様となる“複
数個の空隙を含む領域”を 設置し、さらに、前記複数
個の空隙を含む領域の構造および／または前記複数個の
空隙の総体積を、前記受動素子の種類または前記受動素
子を形成する領域の構造に無関係に、半導体装置全体の
機械的強度を考慮して決定する、こと（請求項１）・受
動素子の下部層に酸化膜を具備し、該酸化膜の下部層に
当たる半導体基板領域を、別の酸化膜の層を介して、上
・下２つの領域に分割し、かつ前記上側の半導体基板領
域に、平面図で見た形状が網目模様となる“複数個の空
隙を含む領域”を設置したこと（請求項２）、を特徴と
する（発明を特定する事項）とする。
【００１２】また、本発明に係る半導体装置の製造方法
は、半導体基板に受動素子または受動素子と能動素子が
混在する回路が組み込まれた半導体装置の製造方法にお
いて、(1) 前記半導体基板上に酸化膜を形成し、エッチ
ングのマスクとなるレジストを用いて、該酸化膜をエッ
チングした後に、該レジストを除去して第１の酸化膜を
形成する工程と、(2) 前記工程により形成された第１の
酸化膜をマスクとして、前記半導体基板上に複数個の溝
を形成する工程と、(3) 前記複数個の溝の内部に塗布膜
を埋設して表面を平坦にし、かつ前記複数個の溝を持つ
領域の上部に第２の酸化膜を成長させ、該第２の酸化膜
上に前記受動素子を形成する工程と、(4) 前記受動素子
を形成する領域の一部および前記第２の酸化膜に、レジ
ストをマスクとして、前記複数個の溝に埋設された塗布
膜に達する貫通孔を開口する工程と、(5) 前記貫通孔を
介して、ウェットエッチングにより、前記複数個の溝内
の塗布膜を除去し、対応する複数個の空隙を形成する工
程と、を有することを特徴(発明を特定する事項)とする
(請求項４)。
は、半導体基板に受動素子または受動素子と能動素子が
混在する回路が組み込まれた半導体装置の製造方法にお
いて、(1) 前記半導体基板上に酸化膜を形成し、エッチ
ングのマスクとなるレジストを用いて、該酸化膜をエッ
チングした後に、該レジストを除去して第１の酸化膜を
形成する工程と、(2) 前記工程により形成された第１の
酸化膜をマスクとして、前記半導体基板上に複数個の溝
を形成する工程と、(3) 前記複数個の溝の内部に塗布膜
を埋設して表面を平坦にし、かつ前記複数個の溝を持つ
領域の上部に第２の酸化膜を成長させ、該第２の酸化膜
上に前記受動素子を形成する工程と、(4) 前記受動素子
を形成する領域の一部および前記第２の酸化膜に、レジ
ストをマスクとして、前記複数個の溝に埋設された塗布
膜に達する貫通孔を開口する工程と、(5) 前記貫通孔を
介して、ウェットエッチングにより、前記複数個の溝内
の塗布膜を除去し、対応する複数個の空隙を形成する工
程と、を有することを特徴(発明を特定する事項)とする
(請求項４)。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明は、半導体基板上に受動素子または
受動素子と能動素子が混在する回路が組み込まれた半導
体装置およびその製造方法を対象とするものであり、こ
の半導体基板を構成する材料としては、シリコンを使用
することができるが、本発明では、これのみに限定され
るものではない。また、“受動素子”として、インダク
タ素子，キャパシタ素子，抵抗素子などを使用すること
ができ、また、“受動素子と能動素子が混在する回路”
として、ＧａＡｓ系材料で形成された回路，ＨＢＴ(ヘ
テロ接合バイポーラ)回路，ＨＥＭＴ(High Electron Mo
bilityTransistor)回路などを使用することができ、い
ずれも本発明に包含されるものである。
て説明する。本発明は、半導体基板上に受動素子または
受動素子と能動素子が混在する回路が組み込まれた半導
体装置およびその製造方法を対象とするものであり、こ
の半導体基板を構成する材料としては、シリコンを使用
することができるが、本発明では、これのみに限定され
るものではない。また、“受動素子”として、インダク
タ素子，キャパシタ素子，抵抗素子などを使用すること
ができ、また、“受動素子と能動素子が混在する回路”
として、ＧａＡｓ系材料で形成された回路，ＨＢＴ(ヘ
テロ接合バイポーラ)回路，ＨＥＭＴ(High Electron Mo
bilityTransistor)回路などを使用することができ、い
ずれも本発明に包含されるものである。
【００１４】
【００１５】一方、本発明に係る半導体装置の製造方法
は、前記した(1)〜(5)の工程を有することを特徴(発明
を特定する事項)とするが、 ・前記(1)の工程において、第１の酸化膜の厚さを500〜
1000ｎｍに設定すること ・前記(2)の工程における複数個の溝のうち、少なくと
も一つの溝の深さを100μｍ程度に設定すること、 ・前記(3)の工程における塗布膜として、ＳＯＧ(スピン
オングラスと称される有機系塗布膜)を用いること、 ・前記(3)の工程において、第２の酸化膜の厚さを500〜
2000ｎｍに設定すること ・前記(4)の工程において、貫通孔を複数個設けるこ
と、 ・前記(5)の工程のウェットエッチングに使用するエッ
チング剤として、バッファードフッ酸を使用すること、 を本発明の好ましい実施形態とするものである。
は、前記した(1)〜(5)の工程を有することを特徴(発明
を特定する事項)とするが、 ・前記(1)の工程において、第１の酸化膜の厚さを500〜
1000ｎｍに設定すること ・前記(2)の工程における複数個の溝のうち、少なくと
も一つの溝の深さを100μｍ程度に設定すること、 ・前記(3)の工程における塗布膜として、ＳＯＧ(スピン
オングラスと称される有機系塗布膜)を用いること、 ・前記(3)の工程において、第２の酸化膜の厚さを500〜
2000ｎｍに設定すること ・前記(4)の工程において、貫通孔を複数個設けるこ
と、 ・前記(5)の工程のウェットエッチングに使用するエッ
チング剤として、バッファードフッ酸を使用すること、 を本発明の好ましい実施形態とするものである。
【００１６】次に、本発明の第１の実施形態および第２
の実施形態について、図面を参照して詳細に説明する。
の実施形態について、図面を参照して詳細に説明する。
【００１７】（第１の実施形態）図１〜図３は、本発明
の第１の実施形態に係る半導体装置を説明する図であっ
て、そのうち、図１は該半導体装置の断面図、図２は該
半導体装置のシリコン基板部分の平面図、図３は該半導
体装置の受動素子の上部から見た平面図である。そし
て、図１に示す半導体装置の断面図は、図２，図３に示
す半導体装置の平面図のＡ−Ａ’間の断面を見た図であ
る。
の第１の実施形態に係る半導体装置を説明する図であっ
て、そのうち、図１は該半導体装置の断面図、図２は該
半導体装置のシリコン基板部分の平面図、図３は該半導
体装置の受動素子の上部から見た平面図である。そし
て、図１に示す半導体装置の断面図は、図２，図３に示
す半導体装置の平面図のＡ−Ａ’間の断面を見た図であ
る。
【００１８】図１〜図３において、１はシリコン基板
(Ｐ型シリコン基板)，３は溝，５は第２の酸化膜，６は
第１層目配線層，７は層間絶縁膜，８は接続孔，９はプ
ラグ，１０は第２層目配線層，１１は貫通孔，１２は空
隙，１６はインダクタ素子を示す。
(Ｐ型シリコン基板)，３は溝，５は第２の酸化膜，６は
第１層目配線層，７は層間絶縁膜，８は接続孔，９はプ
ラグ，１０は第２層目配線層，１１は貫通孔，１２は空
隙，１６はインダクタ素子を示す。
【００１９】本発明の第１の実施形態に係る半導体装置
は、図１〜図３に示すように、インダクタ素子１６は、
第１層目配線層６，第２層目配線層１０およびこれらを
つなぐプラグ９とで構成されている。ここで、第２層目
配線層１０は、図３の平面図に示すように、スパイラル
状(渦巻き状)に形成されている。また、インダクタ素子
１６直下のＰ型シリコン基板１には、図１に示すよう
に、網目状に深さ100μｍ程度の空隙１２が複数個設け
られており、また、層間絶縁膜７および酸化膜５には、
これらを貫通し、空隙１２に達する貫通孔１１が設けら
れている。
は、図１〜図３に示すように、インダクタ素子１６は、
第１層目配線層６，第２層目配線層１０およびこれらを
つなぐプラグ９とで構成されている。ここで、第２層目
配線層１０は、図３の平面図に示すように、スパイラル
状(渦巻き状)に形成されている。また、インダクタ素子
１６直下のＰ型シリコン基板１には、図１に示すよう
に、網目状に深さ100μｍ程度の空隙１２が複数個設け
られており、また、層間絶縁膜７および酸化膜５には、
これらを貫通し、空隙１２に達する貫通孔１１が設けら
れている。
【００２０】第１の実施形態に係る半導体装置におい
て、500μｍ角の領域内に「10μｍ角，間隔50μｍ，縦
横7×7で計49本のシリコン層の柱」を形成すると、空隙
１２領域の面積は245100μｍ2(＝500×500−49×10×1
0)となり、前記した従来構造の半導体装置とほぼ同じ面
積(250000μｍ2＝500×500)の空隙１２を形成すること
ができる(図２参照)。このため、前記従来技術による半
導体装置と同等の共振周波数を得ることができる。そし
て、このようにインダクタ素子１６の下にシリコン層の
柱があるため、従来技術のように振動や圧力などでイン
ダクタ素子１６が破壊してしまうような事態は発生しな
い。
て、500μｍ角の領域内に「10μｍ角，間隔50μｍ，縦
横7×7で計49本のシリコン層の柱」を形成すると、空隙
１２領域の面積は245100μｍ2(＝500×500−49×10×1
0)となり、前記した従来構造の半導体装置とほぼ同じ面
積(250000μｍ2＝500×500)の空隙１２を形成すること
ができる(図２参照)。このため、前記従来技術による半
導体装置と同等の共振周波数を得ることができる。そし
て、このようにインダクタ素子１６の下にシリコン層の
柱があるため、従来技術のように振動や圧力などでイン
ダクタ素子１６が破壊してしまうような事態は発生しな
い。
【００２１】次に、上記第１の実施形態に係る半導体装
置の製造方法について、図４を参照して説明する。な
お、図４は、上記第１の実施形態に係る半導体装置の製
造方法を説明する図であって、工程Ａ〜工程Ｅからなる
製造工程順断面図であり、そして、この図４の工程Ａ〜
工程Ｅに図示する断面は、前掲の図２および図３に示す
Ａ−Ａ’間の断面に対応する図である。
置の製造方法について、図４を参照して説明する。な
お、図４は、上記第１の実施形態に係る半導体装置の製
造方法を説明する図であって、工程Ａ〜工程Ｅからなる
製造工程順断面図であり、そして、この図４の工程Ａ〜
工程Ｅに図示する断面は、前掲の図２および図３に示す
Ａ−Ａ’間の断面に対応する図である。
【００２２】上記第１の実施形態に係る半導体装置(イ
ンダクタ素子の構造)の製造方法は、まず、図４の工程
Ａに示すように、シリコン基板(Ｐ型シリコン基板)１上
に厚さ500〜1000ｎｍの第１の酸化膜２を形成する。次
に、エッチングのマスクとなるレジスト(図示せず)を用
いて、図４の工程Ｂに示すように、第１の酸化膜２をエ
ッチングした後、該レジストを除去する。続いて、この
第１の酸化膜２をマスクとして、シリコン基板１に深さ
100μｍ程度の溝３を形成する。この時、溝３は、前掲
の図２の平面図に示すように、網目状に形成する。
ンダクタ素子の構造)の製造方法は、まず、図４の工程
Ａに示すように、シリコン基板(Ｐ型シリコン基板)１上
に厚さ500〜1000ｎｍの第１の酸化膜２を形成する。次
に、エッチングのマスクとなるレジスト(図示せず)を用
いて、図４の工程Ｂに示すように、第１の酸化膜２をエ
ッチングした後、該レジストを除去する。続いて、この
第１の酸化膜２をマスクとして、シリコン基板１に深さ
100μｍ程度の溝３を形成する。この時、溝３は、前掲
の図２の平面図に示すように、網目状に形成する。
【００２３】次に、図４の工程Ｃに示すように、前記溝
３内に塗布膜４を埋設して表面を平坦にする。この塗布
膜４としては、例えばＳＯＧ(スピンオングラスと称す
る有機系塗布膜)等を用いることができる。［なお、図
４では説明の都合上、４つの溝のうち、１つだけに符号
３を付している(→図４の工程Ｂ〜工程Ｅ参照)。また、
塗布膜は、４つの溝に塗布された塗布膜のうち、１つの
溝の塗布膜だけに符号４を付しているが(→図４の工程
Ｃ〜工程Ｅ参照)、４つの溝すべてに塗布膜４を埋設す
るものである。］その後、同じく工程Ｃに示すように、
全面に厚さ500〜2000ｎｍの第２の酸化膜５を成長さ
せ、続いて、この第２の酸化膜５の上にインダクタ素子
１６(後記工程Ｄ参照)を構成する第１層目配線層６を形
成する。
３内に塗布膜４を埋設して表面を平坦にする。この塗布
膜４としては、例えばＳＯＧ(スピンオングラスと称す
る有機系塗布膜)等を用いることができる。［なお、図
４では説明の都合上、４つの溝のうち、１つだけに符号
３を付している(→図４の工程Ｂ〜工程Ｅ参照)。また、
塗布膜は、４つの溝に塗布された塗布膜のうち、１つの
溝の塗布膜だけに符号４を付しているが(→図４の工程
Ｃ〜工程Ｅ参照)、４つの溝すべてに塗布膜４を埋設す
るものである。］その後、同じく工程Ｃに示すように、
全面に厚さ500〜2000ｎｍの第２の酸化膜５を成長さ
せ、続いて、この第２の酸化膜５の上にインダクタ素子
１６(後記工程Ｄ参照)を構成する第１層目配線層６を形
成する。
【００２４】次に、図４の工程Ｄに示すように、前記第
１層目配線層６を含む基板表面全体に層間絶縁膜７を10
00〜2000ｎｍ成長した後、これを研磨してその表面を平
坦にする。続いて、通常の工程に従い、層間絶縁膜７に
形成した接続孔８にタングステン等の金属を埋設してプ
ラグ９を形成し、その後、第２層目配線層１０を形成し
てインダクタ素子１６を構成する。（なお、この第２層
目配線層１０は、前掲の図３の平面図に示すように、ス
パイラル状に形成する。）
１層目配線層６を含む基板表面全体に層間絶縁膜７を10
00〜2000ｎｍ成長した後、これを研磨してその表面を平
坦にする。続いて、通常の工程に従い、層間絶縁膜７に
形成した接続孔８にタングステン等の金属を埋設してプ
ラグ９を形成し、その後、第２層目配線層１０を形成し
てインダクタ素子１６を構成する。（なお、この第２層
目配線層１０は、前掲の図３の平面図に示すように、ス
パイラル状に形成する。）
【００２５】続いて、図４の工程Ｅに示すように、前記
層間絶縁膜７および前記第２の酸化膜５に、レジスト
(図示せず)をマスクとして、前記溝３に埋設された塗布
膜４に達する大きさ５μｍ角程度の貫通孔１１を開口す
る。この際の貫通孔１１は、前掲の図２，図３に示すよ
うに開口する。
層間絶縁膜７および前記第２の酸化膜５に、レジスト
(図示せず)をマスクとして、前記溝３に埋設された塗布
膜４に達する大きさ５μｍ角程度の貫通孔１１を開口す
る。この際の貫通孔１１は、前掲の図２，図３に示すよ
うに開口する。
【００２６】その後、上記貫通孔１１を介して、バッフ
ァードフッ酸等を用いたウェットエッチングで前記溝３
内の塗布膜４を除去し、前掲の図１に示すように、空隙
１２を形成する。（このウェットエッチングの際、貫通
孔１１部分の酸化膜５および層間絶縁膜７も同時にエッ
チングされるが、そのエッチングレートは、塗布膜４に
比べて非常に遅く、即ち“1／100程度”であり、これに
より、貫通孔１１の大きさが１μｍ程度広がるだけであ
るから、何等問題がない。）なお、貫通孔１１は、ウェ
ットエッチング用液が溝３内の塗布膜４全体に行き渡り
易くするため、前掲の図２および図３に示すように、複
数個設けることが望ましい。
ァードフッ酸等を用いたウェットエッチングで前記溝３
内の塗布膜４を除去し、前掲の図１に示すように、空隙
１２を形成する。（このウェットエッチングの際、貫通
孔１１部分の酸化膜５および層間絶縁膜７も同時にエッ
チングされるが、そのエッチングレートは、塗布膜４に
比べて非常に遅く、即ち“1／100程度”であり、これに
より、貫通孔１１の大きさが１μｍ程度広がるだけであ
るから、何等問題がない。）なお、貫通孔１１は、ウェ
ットエッチング用液が溝３内の塗布膜４全体に行き渡り
易くするため、前掲の図２および図３に示すように、複
数個設けることが望ましい。
【００２７】以上、図４の工程Ａ〜工程Ｅにしたがっ
て、前掲の図１に示した第１の実施形態に係る半導体装
置(インダクタ素子１６の構造)を製造する。
て、前掲の図１に示した第１の実施形態に係る半導体装
置(インダクタ素子１６の構造)を製造する。
【００２８】本第１の実施形態に係る半導体装置(イン
ダクタ素子構造)の製造方法によれば、インダクタ素子
１６下部のシリコン基板１に、空隙１２と共に、その残
部としてシリコン層が柱状に残されることになる。この
構造によれば、配線層の対シリコン基板容量が低減で
き、受動素子１６がインダクタとして動作する周波数を
向上させることができるだけでなく、インダクタ素子１
６の下部をシリコン層の柱で支えているため、振動や圧
力等で素子が破損することを防止できる。また、予め異
方性エッチングで空隙１２の領域を画定しているので、
空隙１２の領域がインダクタ素子１６の領域から必要以
上に大きくることはない。
ダクタ素子構造)の製造方法によれば、インダクタ素子
１６下部のシリコン基板１に、空隙１２と共に、その残
部としてシリコン層が柱状に残されることになる。この
構造によれば、配線層の対シリコン基板容量が低減で
き、受動素子１６がインダクタとして動作する周波数を
向上させることができるだけでなく、インダクタ素子１
６の下部をシリコン層の柱で支えているため、振動や圧
力等で素子が破損することを防止できる。また、予め異
方性エッチングで空隙１２の領域を画定しているので、
空隙１２の領域がインダクタ素子１６の領域から必要以
上に大きくることはない。
【００２９】（第２の実施形態）図５は、本発明の第２
の実施形態に係る半導体装置を示す断面図である。ま
た、この第２の実施形態に係る半導体装置において、該
半導体装置の「シリコン基板部分の平面図」，「受動素
子の上部から見た平面図」は、それぞれ前掲の図２，図
３と同じである。
の実施形態に係る半導体装置を示す断面図である。ま
た、この第２の実施形態に係る半導体装置において、該
半導体装置の「シリコン基板部分の平面図」，「受動素
子の上部から見た平面図」は、それぞれ前掲の図２，図
３と同じである。
【００３０】図５において、１はシリコン基板(Ｐ型シ
リコン基板)，６は第１層目配線層，７は層間絶縁膜，
８は接続孔，９はプラグ，１０は第２層目配線層，１１
は貫通孔，１２は空隙，１３は酸化膜，１４はシリコン
層，１５は酸化膜，５６はインダクタ素子を示す。
リコン基板)，６は第１層目配線層，７は層間絶縁膜，
８は接続孔，９はプラグ，１０は第２層目配線層，１１
は貫通孔，１２は空隙，１３は酸化膜，１４はシリコン
層，１５は酸化膜，５６はインダクタ素子を示す。
【００３１】第２の実施形態に係る半導体装置は、図５
に示すように、シリコン基板(Ｐ型シリコン基板)１上に
厚さ5〜10μｍの酸化膜１３が形成されており、この酸
化膜１３の上に厚さ50〜100μｍのシリコン層１４が設
けられている。このシリコン層１４には、空隙１２（前
掲の図２の平面図に示した網目状の空隙１２）が設けら
れている。
に示すように、シリコン基板(Ｐ型シリコン基板)１上に
厚さ5〜10μｍの酸化膜１３が形成されており、この酸
化膜１３の上に厚さ50〜100μｍのシリコン層１４が設
けられている。このシリコン層１４には、空隙１２（前
掲の図２の平面図に示した網目状の空隙１２）が設けら
れている。
【００３２】上記空隙１２の上に酸化膜１５が形成さ
れ、この酸化膜１５の上に第１層目配線層６が形成され
ている。そして、この第１層目配線層６は、接続孔８内
に設けられたプラグ９を介して、第２層目配線層１０と
電気的に接続され、インダクタ素子５６を構成してい
る。また、層間絶縁膜７および酸化膜１５には、これら
を貫通し、空隙１２に達する貫通孔１１が設けられてい
る。
れ、この酸化膜１５の上に第１層目配線層６が形成され
ている。そして、この第１層目配線層６は、接続孔８内
に設けられたプラグ９を介して、第２層目配線層１０と
電気的に接続され、インダクタ素子５６を構成してい
る。また、層間絶縁膜７および酸化膜１５には、これら
を貫通し、空隙１２に達する貫通孔１１が設けられてい
る。
【００３３】この第２の実施形態に係る半導体装置は、
インダクタ素子５６の下部層に当たるシリコン基板(Ｐ
型シリコン基板)１の領域を、酸化膜１３を介して、上
・下２つの領域に分割し、その上側層をシリコン層１４
としたものであり、このシリコン層１４に空隙１２が設
けられている点(→図５参照)で、前記第１の実施形態に
係る半導体装置(図１参照)と相違し、この点を除いて、
その他の構成は、前記第１の実施形態に係る半導体装置
と実質的に同一である。
インダクタ素子５６の下部層に当たるシリコン基板(Ｐ
型シリコン基板)１の領域を、酸化膜１３を介して、上
・下２つの領域に分割し、その上側層をシリコン層１４
としたものであり、このシリコン層１４に空隙１２が設
けられている点(→図５参照)で、前記第１の実施形態に
係る半導体装置(図１参照)と相違し、この点を除いて、
その他の構成は、前記第１の実施形態に係る半導体装置
と実質的に同一である。
【００３４】次に、上記第２の実施形態に係る半導体装
置の製造方法について、図５および前掲の図４の工程Ａ
〜工程Ｅを参照して説明する。第２の実施形態に係る半
導体装置は、まず、シリコン基板(Ｐ型シリコン基板)１
上に厚さ5〜10μｍの酸化膜１３を形成し、この酸化膜
１３の上に厚さ50〜100μｍのシリコン層１４を形成す
る。
置の製造方法について、図５および前掲の図４の工程Ａ
〜工程Ｅを参照して説明する。第２の実施形態に係る半
導体装置は、まず、シリコン基板(Ｐ型シリコン基板)１
上に厚さ5〜10μｍの酸化膜１３を形成し、この酸化膜
１３の上に厚さ50〜100μｍのシリコン層１４を形成す
る。
【００３５】次に、上記シリコン層１４に、前記第１の
実施形態に係る製造方法と同様の手段で、溝３を形成し
(図４の工程Ａ〜工程Ｂ参照)、この溝３内に塗布膜４を
埋設した後、全面に厚さ500〜2000μｍの酸化膜１５(図
５参照：なお、この酸化膜１５は、前記第１の実施形態
に係る半導体装置における“第２の酸化膜５”と同じ)
を成長させる(図４の工程Ｃ参照)。その後、前記第１の
実施形態に係る製造方法と同様の手段で、図４の工程Ｄ
〜工程Ｅにしたがって図５に示した第２の実施形態に係
る半導体装置(インダクタ５６の構造)を製造する。
実施形態に係る製造方法と同様の手段で、溝３を形成し
(図４の工程Ａ〜工程Ｂ参照)、この溝３内に塗布膜４を
埋設した後、全面に厚さ500〜2000μｍの酸化膜１５(図
５参照：なお、この酸化膜１５は、前記第１の実施形態
に係る半導体装置における“第２の酸化膜５”と同じ)
を成長させる(図４の工程Ｃ参照)。その後、前記第１の
実施形態に係る製造方法と同様の手段で、図４の工程Ｄ
〜工程Ｅにしたがって図５に示した第２の実施形態に係
る半導体装置(インダクタ５６の構造)を製造する。
【００３６】なお、上記第２の実施形態に係る半導体装
置の製造方法において、前記第１の実施形態に係る半導
体装置の製造方法と同様、貫通孔１１を介して、バッフ
ァードフッ酸等を用いたウェットエッチングで溝３内の
塗布膜４を除去し、空隙１２を形成するが、この際、貫
通孔１１部の酸化膜１５および層間絶縁膜７も同時にエ
ッチングされ、さらに、下部にある酸化膜１３も同時に
エッチングされる。しかしながら、そのエッチングレー
トは、塗布膜４に比べて非常に遅く、即ち“1／100程
度”であり、これにより、貫通孔１１の大きさが１μｍ
程度広がるだけであり、また、下部にある酸化膜１３も
僅かにエッチングされるだけでるから、何等問題ない。
置の製造方法において、前記第１の実施形態に係る半導
体装置の製造方法と同様、貫通孔１１を介して、バッフ
ァードフッ酸等を用いたウェットエッチングで溝３内の
塗布膜４を除去し、空隙１２を形成するが、この際、貫
通孔１１部の酸化膜１５および層間絶縁膜７も同時にエ
ッチングされ、さらに、下部にある酸化膜１３も同時に
エッチングされる。しかしながら、そのエッチングレー
トは、塗布膜４に比べて非常に遅く、即ち“1／100程
度”であり、これにより、貫通孔１１の大きさが１μｍ
程度広がるだけであり、また、下部にある酸化膜１３も
僅かにエッチングされるだけでるから、何等問題ない。
【００３７】この第２の実施形態に係る半導体装置の製
造方法においても、前記第１の実施形態に係る半導体装
置の製造方法と同様、貫通孔１１としては、ウェットエ
ッチング用液が空隙１２の全体に行き渡り易くするた
め、図２および図３に示すように複数個設けることが望
ましい。
造方法においても、前記第１の実施形態に係る半導体装
置の製造方法と同様、貫通孔１１としては、ウェットエ
ッチング用液が空隙１２の全体に行き渡り易くするた
め、図２および図３に示すように複数個設けることが望
ましい。
【００３８】本第２の実施形態に係る構造およびその製
造方法では、インダクタ素子５６の下部層に当たるシリ
コン基板(Ｐ型シリコン基板)１の領域を上・下２つの領
域に分割しているため、前記第１の実施形態に係る構造
に比べて、配線層(６，１０)の対シリコン基板１間容量
をより低減することができ、インダクタ素子５６の共振
周波数を更に向上させることができる。また、インダク
タ素子５６は、空隙１２と下部にある厚い酸化膜１３で
分離されるため、インダクタ素子１６を構成する配線層
(６，１０)の電位変化に伴って生じるノイズが、隣接す
る素子へ伝搬することを防止できる利点を有する。
造方法では、インダクタ素子５６の下部層に当たるシリ
コン基板(Ｐ型シリコン基板)１の領域を上・下２つの領
域に分割しているため、前記第１の実施形態に係る構造
に比べて、配線層(６，１０)の対シリコン基板１間容量
をより低減することができ、インダクタ素子５６の共振
周波数を更に向上させることができる。また、インダク
タ素子５６は、空隙１２と下部にある厚い酸化膜１３で
分離されるため、インダクタ素子１６を構成する配線層
(６，１０)の電位変化に伴って生じるノイズが、隣接す
る素子へ伝搬することを防止できる利点を有する。
【００３９】さらに、本第２の実施形態に係る製造方法
によれば、前記第１の実施形態に係る製造方法と同様、
予め異方性エッチングで空隙１２の領域を画定している
ので、空隙１２の領域がインダクタ素子５６の領域から
必要以上に大きくることはない。
によれば、前記第１の実施形態に係る製造方法と同様、
予め異方性エッチングで空隙１２の領域を画定している
ので、空隙１２の領域がインダクタ素子５６の領域から
必要以上に大きくることはない。
【００４０】以上、本発明の第１および第２の実施形態
において、インダクタ素子を組み込んだシリコン基板
(Ｐ型シリコン基板)について説明したが、本発明は、こ
れのみに限定されるものではない。例えば、前記したと
おり、シリコン基板にかえて他の半導体基板を使用する
ことができる。また、インダクタ素子にかえて“キャパ
シタ素子”“抵抗素子”などの受動素子を使用すること
ができ、さらに、このような受動素子と能動素子が混在
する回路を組み込んだ半導体装置、具体的には、ＧａＡ
ｓ系材料で形成された回路，ＨＢＴ(ヘテロ接合バイポ
ーラ)回路，ＨＥＭＴ(High Electron MobilityTransist
or)回路などを使用することができ、いずれも本発明に
包含されるものである。
において、インダクタ素子を組み込んだシリコン基板
(Ｐ型シリコン基板)について説明したが、本発明は、こ
れのみに限定されるものではない。例えば、前記したと
おり、シリコン基板にかえて他の半導体基板を使用する
ことができる。また、インダクタ素子にかえて“キャパ
シタ素子”“抵抗素子”などの受動素子を使用すること
ができ、さらに、このような受動素子と能動素子が混在
する回路を組み込んだ半導体装置、具体的には、ＧａＡ
ｓ系材料で形成された回路，ＨＢＴ(ヘテロ接合バイポ
ーラ)回路，ＨＥＭＴ(High Electron MobilityTransist
or)回路などを使用することができ、いずれも本発明に
包含されるものである。
【００４１】また、本発明において、複数個設けられた
空隙を含む領域の構造および／または該複数個の空隙の
総体積は、受動素子の種類，受動素子を形成する領域の
構造に無関係に、半導体装置全体の機械的強度を考慮し
て決定することができるものである。
空隙を含む領域の構造および／または該複数個の空隙の
総体積は、受動素子の種類，受動素子を形成する領域の
構造に無関係に、半導体装置全体の機械的強度を考慮し
て決定することができるものである。
【００４２】
【発明の効果】本発明に係る半導体装置は、以上詳記し
たように、受動素子の下部層に酸化膜を具備し、該酸化
膜の下部層に当たる半導体基板領域に、平面図で見た形
状が網目模様となる“複数個の空隙を含む領域”を設け
た構造とすること（換言すれば、受動素子の下部層に酸
化膜を具備し、該酸化膜の下部層に当たる半導体基板領
域を複数の柱構造とすること）を特徴とし、これによ
り、受動素子を構成する導体層の対基板容量が低減で
き、受動素子の特性を改善させることができるだけでな
く、受動素子の下部を複数の柱で支えているため、該素
子の“振動や圧力等による破損”を防止できる効果が生
じる。
たように、受動素子の下部層に酸化膜を具備し、該酸化
膜の下部層に当たる半導体基板領域に、平面図で見た形
状が網目模様となる“複数個の空隙を含む領域”を設け
た構造とすること（換言すれば、受動素子の下部層に酸
化膜を具備し、該酸化膜の下部層に当たる半導体基板領
域を複数の柱構造とすること）を特徴とし、これによ
り、受動素子を構成する導体層の対基板容量が低減で
き、受動素子の特性を改善させることができるだけでな
く、受動素子の下部を複数の柱で支えているため、該素
子の“振動や圧力等による破損”を防止できる効果が生
じる。
【００４３】また、本発明に係る半導体装置は、受動素
子の下部層に酸化膜を具備し、該酸化膜の下部層に当た
る半導体基板領域を、別の酸化膜の層を介して、上・下
２つの領域に分割し、かつ前記上側の半導体基板領域
に、平面図で見た形状が網目模様となる“複数個の空隙
を含む領域”を設置したことを特徴とし、このように、
受動素子の下部層に当たる半導体基板領域を上・下２つ
の領域に分割した構造とすることにより、受動素子を構
成する導体層の対基板容量をより一層低減させることが
でき、受動素子の特性をさらに改善することができる。
その上、受動素子の下部が、空隙および酸化膜により半
導体基板と分離されるため、受動素子を構成する配線層
の電位変化に伴って生じるノイズが、隣接する素子へ伝
搬することを防止できるという効果が生じる。
子の下部層に酸化膜を具備し、該酸化膜の下部層に当た
る半導体基板領域を、別の酸化膜の層を介して、上・下
２つの領域に分割し、かつ前記上側の半導体基板領域
に、平面図で見た形状が網目模様となる“複数個の空隙
を含む領域”を設置したことを特徴とし、このように、
受動素子の下部層に当たる半導体基板領域を上・下２つ
の領域に分割した構造とすることにより、受動素子を構
成する導体層の対基板容量をより一層低減させることが
でき、受動素子の特性をさらに改善することができる。
その上、受動素子の下部が、空隙および酸化膜により半
導体基板と分離されるため、受動素子を構成する配線層
の電位変化に伴って生じるノイズが、隣接する素子へ伝
搬することを防止できるという効果が生じる。
【００４４】さらに、本発明に係る半導体装置の製造方
法によれば、予め異方性エッチングで空隙の領域を画定
しているので、この空隙の領域が受動素子領域から必要
以上に大きくならないという効果が生じる。
法によれば、予め異方性エッチングで空隙の領域を画定
しているので、この空隙の領域が受動素子領域から必要
以上に大きくならないという効果が生じる。
【図１】本発明の第１の実施形態に係る半導体装置を示
す断面図である。
す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置のシ
リコン基板部分の平面図である。
リコン基板部分の平面図である。
【図３】本発明の第１の実施形態に係る半導体装置の受
動素子の上部から見た平面図である。
動素子の上部から見た平面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製
造方法を説明する図であって、工程Ａ〜工程Ｅからなる
製造工程順断面図である。
造方法を説明する図であって、工程Ａ〜工程Ｅからなる
製造工程順断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示
す断面図である。
す断面図である。
【図６】従来の受動素子が組み込まれた半導体装置を示
す断面図である。
す断面図である。
【図７】従来の受動素子が組み込まれた半導体装置のシ
リコン基板部分の平面図である。
リコン基板部分の平面図である。
【図８】従来の受動素子が組み込まれた半導体装置の受
動素子の上部から見た平面図である。
動素子の上部から見た平面図である。
【図９】インダクタ素子の外形寸法(Ｘ)とインダクタン
ス(Ｌ)との関係を示すグラフである。
ス(Ｌ)との関係を示すグラフである。
１ シリコン基板 ２ 第１の酸化膜 ３ 溝 ４ 塗布膜 ５ 第２の酸化膜 ６ 第１層目配線層 ７ 層間絶縁膜 ８ 接続孔 ９ プラグ １０ 第２層目配線層 １１ 貫通孔 １２ 空隙 １３ 酸化膜 １４ シリコン層 １５ 酸化膜 １６，５６ インダクタ素子
Claims (10)
- 【請求項１】 半導体基板に受動素子または受動素子と
能動素子が混在する回路が組み込まれた半導体装置にお
いて、 受動素子の下部層に第２の酸化膜を具備し、該第２の酸
化膜の下部層に当たる半導体基板領域に、平面図で見た
形状が網目模様となる“複数個の空隙を含む領域”を設
置し、前記複数個の空隙を含む領域の構造および／または前記
複数個の空隙の総体積を、前記受動素子の種類または前
記受動素子を形成する領域の構造に無関係に、半導体装
置全体の機械的強度を考慮して決定する、 ことを特徴とする半導体装置。 - 【請求項２】 半導体基板に受動素子または受動素子と
能動素子が混在する回路が組み込まれた半導体装置にお
いて、 受動素子の下部層に酸化膜を具備し、該酸化膜の下部層
に当たる半導体基板領域を、別の酸化膜の層を介して、
上・下２つの領域に分割し、かつ前記上側の半導体基板
領域に、平面図で見た形状が網目模様となる“複数個の
空隙を含む領域”を設置したことを特徴とする半導体装
置。 - 【請求項３】 前記複数個の空隙を含む領域の構造およ
び／または前記複数個の空隙の総体積を、前記受動素子
の種類または前記受動素子を形成する領域の構造に無関
係に、半導体装置全体の機械的強度を考慮して決定する
ことを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 半導体基板に受動素子または受動素子と
能動素子が混在する回路が組み込まれた半導体装置の製
造方法において、 (1) 前記半導体基板上に酸化膜を形成し、エッチングの
マスクとなるレジストを用いて、該酸化膜をエッチング
した後に、該レジストを除去して第１の酸化膜を形成す
る工程と、 (2) 前記工程により形成された第１の酸化膜をマスクと
して、前記半導体基板上に複数個の溝を形成する工程
と、 (3) 前記複数個の溝の内部に塗布膜を埋設して表面を平
坦にし、かつ複数個の溝を持つ領域の上部に第２の酸化
膜を成長させ、該第２の酸化膜上に受動素子を形成する
工程と、 (4) 前記受動素子を形成する領域の一部および前記第２
の酸化膜に、レジストをマスクとして、前記複数個の溝
に埋設された塗布膜に達する貫通孔を開口する工程と、 (5) 前記貫通孔を介して、ウェットエッチングにより、
前記複数個の溝内の塗布膜を除去し、対応する複数個の
空隙を形成する工程と、を有することを特徴とする半導
体装置の製造方法。 - 【請求項５】 前記(1)の工程において、第１の酸化膜
の厚さを500〜2000ｎｍに設定することを特徴とする請
求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記(2)の工程における複数個の溝のう
ち、少なくとも一つの溝の深さを100μｍ程度に設定す
ることを特徴とする請求項４に記載の半導体装置の製造
方法。 - 【請求項７】 前記(3)の工程における塗布膜として、
ＳＯＧ(スピンオングラスと称される有機系塗布膜)を用
いることを特徴とする請求項４に記載の半導体装置の製
造方法。 - 【請求項８】 前記(3)の工程において、第２の酸化膜
の厚さを500〜2000ｎｍに設定することを特徴とする請
求項４に記載の半導体装置の製造方法。 - 【請求項９】 前記(4)の工程において、貫通孔を複数
個設けることを特徴とする請求項４に記載の半導体装置
の製造方法。 - 【請求項１０】 前記(5)の工程のウェットエッチング
に使用するエッチング剤として、バッファードフッ酸を
使用することを特徴とする請求項４に記載の半導体装置
の製造方法。
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| US6710681B2 (en) * | 2001-07-13 | 2004-03-23 | Agilent Technologies, Inc. | Thin film bulk acoustic resonator (FBAR) and inductor on a monolithic substrate and method of fabricating the same |
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| KR100379900B1 (ko) * | 2001-10-23 | 2003-04-11 | 텔레포스 주식회사 | 다공성 산화 실리콘층을 이용하여 형성한 초고주파용 소자 및 그 제조방법 |
| DE10305442A1 (de) * | 2003-02-11 | 2004-08-19 | Robert Bosch Gmbh | Verfahren zur Herstellung einer mikromechanischen Vorrichtung und Vorrichtung |
| US20060001039A1 (en) * | 2004-06-30 | 2006-01-05 | Stmicroelectronics, Inc. | Method of forming buried channels and microfluidic devices having the same |
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| US5567982A (en) * | 1994-09-30 | 1996-10-22 | Bartelink; Dirk J. | Air-dielectric transmission lines for integrated circuits |
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