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KR100384672B1 - 액정 표시 장치 - Google Patents

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KR100384672B1
KR100384672B1 KR10-2000-7008323A KR20007008323A KR100384672B1 KR 100384672 B1 KR100384672 B1 KR 100384672B1 KR 20007008323 A KR20007008323 A KR 20007008323A KR 100384672 B1 KR100384672 B1 KR 100384672B1
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KR
South Korea
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insulating film
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겐시로 가와찌
다쯔야 오꾸보
히로시 가게야마
요시로 미까미
가즈히또 마스다
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
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Abstract

액정 표시 장치를 구성하는 기판에는 복수의 주사 배선과, 이들에 매트릭스형으로 교차하는 복수의 신호 배선과, 이들의 배선의 교점에 대응하여 배치된 복수의 반도체 소자가 형성된다. 복수의 반도체 소자 각각은 진성 반도체 영역과 이 진성 반도체 영역을 끼우도록 형성되어 고저항 영역과 저저항 영역으로 이루어지는 한 쌍의 소정 도전형의 반도체 영역을 구비한 반도체층과, 진성 반도체 영역 상에 절연막을 통해 형성된 전극과, 상기 한 쌍의 소정 도전형의 반도체 영역의 저저항 영역 각각에 접속된 제2 및 제3 전극을 갖고 있다. 복수의 주사 배선의 각각은, 복수의 반도체 소자의 대응하는 반도체 소자의 제1 전극을 구성하며, 제1 전극은 절연막 상에 형성된 제1 배선과, 이 제1 배선 상에 형성된 제2 배선을 지니고, 이 제2 배선의 일부는 한쌍의 소정 도전형의 반도체 영역의 고저항 영역의 일부와 상기 절연막을 통해 중첩되고 있다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}
OA 기기 등의 화상 정보, 문자 정보의 표시 장치로서, 박막 트랜지스터 (이하, TFT라고 적는다)를 이용한 액티브 매트릭스 방식의 액정 표시 장치가 알려져 있다. 종래 이런 종류의 액정 표시 장치에 있어서는 저비용화와 더불어 고정밀화, 고 화질화가 중요한 과제이다. 이들 과제를 해결하기 위해서는 키 디바이스인 TFT의 성능 향상을 빠뜨릴 수 없다. 고 성능인 TFT를 염가인 유리 기판 상에 형성하는 것에 있어서, 예를 들면, 아이이이이, 트랜잭션 온 전자 디바이스 (IEEE Transaction on Electron Devices) 1989년, 제36권, 351페이지로부터 359페이지에 기재되어 있는 바와 같이, TFT 액티브 매트릭스를 구동하는 주변 구동 회로도 TFT로 구성하여, 동일 기판 상에 집적하여 비용을 저감하는 것이 시도되고 있다. 보다 고기능의 주변 구동 회로를 유리 기판 상에 집적할 수 있으면 외부에 실장하는 회로 구성이나 실장 공정을 간단화할 수 있기 때문에 실장 비용의 대폭적인 삭감을 기대할 수 있다. 고 기능의 회로를 구성하기 위해서는, 보다 고 성능인 TFT가 필요하게 된다. 특히, 현재 주변 구동 회로 집적형의 액정 표시 장치용 TFT로서 다결정 실리콘 (이하 poly-Si라고 적는다) 막 상에 형성한 poly-SiTFT가 기대되고 있다. 염가인 유리 기판 상에 주변 구동 회로 집적형 액정 표시 장치를 형성하기 위해서는, TFT을 형성하는 프로세스 온도를 적어도 350℃ 이하로 저온화할 필요가 있다. 이러한 저온 프로세스로서는 예를 들면 TFT의 게이트 절연막의 막질이 고온으로 형성되는 열 산화막 만큼은 양호하게 할 수 없기 때문에, 핫 캐리어 주입에 기인하는 소자의 열화가 문제가 된다. 특히, 최근 레이저 재결정화법을 이용한 고품질의 poly-Si 막 형성 기술의 도입과 동시에 TFT내의 캐리어 이동도가 향상하고 있기 때문에, 핫 캐리어에 의한 소자 열화 문제의 해결은 중요한 과제가 되어 있다. 물론 TFT의 특성 열화는 구동 회로 특성의 저하나 화소의 스위칭 소자의 특성 저하를 통해서 화상의 깜박임이나 콘트라스트비 저하 등의 표시 화상 열화에 직접 결부되는 문제이다.
핫 캐리어에 의한 소자 열화는, 트랜지스터의 드레인 접합 근방의 고전계에 의해서 야기되는 것이 알려져 있고, 실리콘 LSI에서 이용되는 서브미크론의 트랜지스터에 있어서는, 드레인 접합 전계를 완화하고 열화를 방지하기 위한 여러가지 구조가 제안되어 있다. 예를 들면, 아이이이이 트랜잭션 온 일렉트론 디바이스 (IEEE Transaction on Electron Devices) l983년, 제30권, 652페이지로부터 657페이지에는 As와 P를 이중 확산한 이중 드레인(DDD) 구조가 도시되고 있다. 또한, 아이이이이 트랜잭션 온 전자 디바이스 (IEEE Transaction on Electron Devices) 1980년, 제27권, 1359페이지로부터 1367페이지에는, 채널과 드레인 확산층의 사이에 저 농도 불순물 확산층을 삽입한 라이트 도핑 드레인 (LDD) 구조가 제안되어, 현재 LSI 디바이스로 넓게 적용되고 있다. 또한, LDD 구조 특유의 열화 현상을 저감하기 위해서, 아이이이이, 트랜잭션 온 전자 디바이스 (IEEE Transaction on Electron Devices) l988년, 제35권, 2088페이지로부터 2093페이지에는, LDD 구조의 저 농도 불순물 확산층과 게이트 전극의 일부를 절연막을 통해 중첩하는 것을 특징으로 하는 게이트 오버랩트 드레인 (GOLD) 구조가 제안되고 있다.
한편, 액정 표시 장치의 고정밀화, 대 화면화에 따른, 유한한 배선 저항과 배선 용량에 의해서 생기는 신호 지연이 큰 문제가 되고 있다. 이 문제에 대한 대책으로서는 Al이나 Cu 등의 저저항 재료를 이용한 여러가지의 배선 구조가 제안되고 있다. 일례로서, 특개소64-35421호에는 양극 산화성이 높은 금속과, 전기 전도성이 높은 금속을 적층한 배선 구조가 나타나 있다.
상기한 GOLD 구조는, 드레인 접합 전계의 피크치를 효과적으로 저감하고, 트랜지스터의 신뢰성 향상에 매우 효과적이다. 따라서, 액정 표시 장치에 이용되는 poly-SiTFT의 고 신뢰화에도 유효한 방법이라고 생각된다. 그러나, 한편, GOLD 구조는 소자 구조가 복잡하기 때문에 제조 공정이 번잡하게 된다고 하는 문제가 있다. 이것은, 비용 저감이 중요한 과제인 액정 표시 장치에 있어서는 중대한 문제이고, SiLSI를 적용 대상으로서 제안된 방법을 그대로 이용하는 것은 곤란하다.
본 발명은 이러한 문제를 해결하여, 최소한의 공정 증가로 형성 가능한 고 신뢰의 TFT 구조를 제공하는 것에 있다. 또한, 본 발명의 다른 목적은, 고 신뢰의 TFT를 형성함과 동시에 대면적, 고정밀 액정 표시 장치에 적합한 저저항 배선 구조를 실현하는 것에 있다.
본 발명은 반도체 소자 및 액정 표시 장치에 관한 것으로, 특히 높은 신뢰성을 갖는 박막 반도체 소자를 이용한 고 화질의 액티브 매트릭스 방식의 액정 표시 장치에 관한 것이다.
도 1는 본 발명의 제1 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 단면 모식도.
도 2는 본 발명의 제2 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 단면 모식도.
도 3는 본 발명의 제3 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 단면 모식도.
도 4는 본 발명의 제4 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 단면 모식도.
도 5는 본 발명의 제5 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 X-X' 방향에서의 단면 모식도.
도 6는 본 발명의 제5 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 Y-Y' 방향에서의 단면 모식도.
도 7는 본 발명의 제5 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 평면도.
도 8는 본 발명의 제6 실시예에 따른 액정 표시 장치의 전체 구성도.
도 9는 본 발명의 제6 실시예에 따른 액정 표시 장치의 화소의 평면도.
도 10는 본 발명의 제6 실시예에 따른 액정 표시 장치의 화소의 단면도.
도 11는 본 발명의 제6 실시예에 따른 액정 표시 장치의 수직측 구동 회로의 회로도.
도 12는 본 발명의 제6 실시예에 따른 액정 표시 장치의 구동 회로에 사용되는 인버터 소자의 예를 도시하는 도면.
도 13는 본 발명의 제6 실시예에 따른 액정 표시 장치의 구동 회로에 사용되는 인버터 소자의 평면도.
도 14는 본 발명의 제7 실시예에 따른 액정 표시 장치의 화소의 평면도.
도 15는 본 발명의 제7 실시예에 따른 액정 표시 장치의 화소의 A-A' 방향에서의 단면도.
도 16는 본 발명의 제7 실시예에 따른 액정 표시 장치의 화소의 B-B' 방향에서의 단면도.
도 17는 본 발명의 실시예에 따른 액정 표시 장치의 셀 단면도.
제l8도는 본 발명의 제1 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 제조 공정을 나타내는 단면도.
도 19는 본 발명의 제1 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 제조 공정을 나타내는 단면도.
도 20는 본 발명의 제1 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 제조 공정을 나타내는 단면도.
도 21는 본 발명의 제1 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 제조 공정을 나타내는 단면도.
도 22는 본 발명의 제2 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 제조 공정을 나타내는 단면도.
도 23는 본 발명의 제2 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 제조 공정을 나타내는 단면도.
도 24는 본 발명의 제2 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 제조 공정을 나타내는 단면도.
도 25는 본 발명의 제5 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 제조 공정을 나타내는 단면도.
도 26는 본 발명의 제5 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 제조 공정을 나타내는 단면도.
도 27는 본 발명의 제5 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 제조 공정을 나타내는 단면도.
도 28는 본 발명의 제5 실시예에 따른 액정 표시 장치에 이용되는 박막 트랜지스터의 제조 공정을 나타내는 단면도.
본 발명의 액정 표시 장치에 따르면, 한쌍의 기판의 한쪽의 기판에는 복수의 주사 배선과, 이들에 매트릭스형으로 교차하는 복수의 신호 배선과, 이것들의 배선의 교점에 대응하여 배치된 복수의 반도체 소자가 형성된다.
복수의 반도체 소자의 각각은, 진성 반도체 영역과 이 진성 반도체 영역을 끼우도록 형성되어 고저항 영역과 저저항 영역으로 이루어지는 한쌍의 소정 도전형의 반도체 영역을 구비한 반도체층과, 진성 반도체 영역 상에 절연막을 통해 형성된 전극과, 상기 한쌍의 소정 도전형의 반도체 영역의 저저항 영역의 각각에 접속된 제2 및 제3 전극을 갖고 있다.
복수의 주사 배선의 각각은 복수의 반도체 소자의 대응하는 반도체 소자의 제1 전극을 구성하며, 제1 전극은 절연막 상에 형성된 제1 배선과, 이 제l 배선 상에 형성된 제2 배선을 지니고, 이 제2 배선의 일부는 한쌍의 소정 도전형의 반도체 영역의 고저항 영역의 일부와 상기 절연막을 통해 중첩되고 있다.
본 발명의 실시 형태에 따르면, 제2 배선은 상기 제l 배선을 피복하도록 형성된다. 또한, 제2 배선은 상기 제l 배선의 측면 상에 형성된다. 또한 제2 배선의 단부는 테이퍼 형상으로 해도 좋다.
또한, 본 발명의 다른 실시 형태에 따르면, 한쌍의 소정 도전형의 반도체 영역의 저저항 영역은 상기 제2 배선에 대하여 자기 정합적으로 형성된다. 이에 따라, 저저항 영역의 상기 기판의 수직 방향에서 본 경계는 상기 제2 배선의 상기 기판의 수직 방향에서 본 경계와 일치시킬 수 있다.
더욱, 본 발명의 실시 형태에 따르면, 제2 배선은 상기 제1 배선 상에 절연막을 통해 형성된다. 이 경우, 제1 배선과 제2 배선은 컨택트홀을 통해 접속되어 동 전위로 하여도 좋다.
본 발명에 따르면, 반도체 소자 (TFT)의 제1 전극 (게이트 전극)과 고저항 반도체층을 오버랩시키는 소위 GOLD 구조가 됨으로써 고저항 반도체층의 저항을 게이트 전극에 의해서 컨트롤 (저하)할 수 있기 때문에 고저항 반도체층내의 전계를 완화하고, LDD 구조 특유의 현상인, 고저항 반도체층 상의 절연막에의 핫 캐리어 주입에 의한 열화를 방지할 수 있다. 또한, 고저항 반도체층의 저항을 저하시키는 것에 의해, 고저항 반도체층의 존재에 의한 전류 구동 능력의 저하를 방지할 수 있기 때문에, 전류 구동 능력이 높고 또한 고 신뢰의 TFT를 얻을 수가 있다.
또한, 본 구조를 실현하기 위해 증가하는 공정은, 제2 배선을 형성하여 패터닝하는 공정만이고 최소의 공정 증가로 실현할 수가 있다.
더욱, 상기 제2 배선은, 제l 배선과 동 전위이면 좋기 때문에 반드시 제2 배선에서 제l 배선을 직접 피복하지 않더라도 좋고, 제2 배선을 절연막을 통해 제1 배선 상에 형성하여도 좋다. 다만, 이 경우 제2 배선과 제l 배선은 소자의 외부에서 접속되어 있어야만 한다.
제1 배선과 제2 배선을 절연막에서 분리함으로써, 제l 배선과 제2 배선과 절연막에 의해 전하 보유를 위한 부가 용량을 구성할 수도 있다. 이와 같이 하여 구성한 부가 용량은 제2 절연막의 막 두께를 적절히 얇게 함으로써 단위 면적당 용량치를 크게 할 수 있고, 부가 용량이 차지하는 면적을 작게 할 수 있기 때문에, 화소 개구율의 확대에 기여한다.
또한, 상기한 GOLD 구조는 TFT의 신뢰성 향상 뿐만 아니라, 광전류에 의한 TFT의 누설 전류의 억제에도 효과가 있다. 액티브 매트릭스형의 액정 표시장치에서는 백 라이트로부터의 광을 액정에 의해 스위치하는 것이기 때문에 TFT는 이 백 라이트 광에 노출되는 것은 피할 수 없다. TFT에 광이 조사되면 반도체층내의 내부 광전 효과에 의해 전자-정공쌍이 생성되어 전류가 되어 간다. 특히 TFT가 오프 상태에 있을 때의 누설 전류의 증대가 문제가 된다. 특히 투사형의 표시 장치에 있어서는 광 강도가 크고 중대한 문제이다. 광 누설 전류는 드레인 부근의 고전계 영역에서 현저한 것이 알려져 있다. 그래서, 저저항 반도체층과 제2 배선을 자기 정합적으로 형성하는, 바꿔 말하면, 고전계가 가해지는 고저항 반도체층의 상층을 전부 제2 배선으로 피복하여 버리는 것에 의해 광전류 발생이 가장 심한 영역에 광이 닿지 않게 할 수 있기 때문에 저 누설 전류의 TFT를 실현할 수 있다.
또한, 제2 전극의 단부를 테이퍼 형상으로 에칭 가공함으로써, 상층의 배선의 단차부에서의 절단을 방지할 수 있다.
통상, 테이퍼 에칭 가공의 공정에서는 패턴 치수를 대면적 기판내에서 제어하는 것이 곤란하다. 게이트 전극이 1층만인 싱글 드레인 구조의 경우 패턴 치수의 변동은 그대로 TFT의 게이트 길이의 변동이 되기 때문에 TFT의 전류 구동 능력이 면내에서 변동 균일한 화상 표시가 곤란하게 된다.
그러나, 상기한 바와 같이하면, TFT의 게이트 길이는 제l 배선의 가공 치수로 결정되기 때문에, 이것을 패턴 정밀도가 좋은 이방성 에칭으로 가능하게 되고, 상층의 제2 배선을 테이퍼 가공함으로써, 단차 형상의 완화와 고 정밀도의 게이트 길이 제어를 양립할 수 있다. 제2 배선은 테이퍼 가공하기 때문에 치수의 변동은 피할 수 없지만, 제2 배선의 치수의 변동은 게이트와 고저항 반도체층의 오버랩 길이의 변동이 되지만 게이트 길이에는 관계하지 않는다. 오버랩 길이의 변동은 게이트 길이의 변동 정도는 TFT의 전류 구동 능력에 영향을 주지 않기 때문에 TFT 특성의 면내 균일성은 테이퍼 가공에 의해 저하하지 않는다.
또, 상술의 제1 배선으로서 Si 혹은 Nb, Ta, Mo, W, Al, Ti, Fe, Cr, V, Zr의 각 원소 혹은 Nb, Ta, Mo, W, Al, Ti, Fe, Cr, V, Zr와 Si 혹은 N의 합금 재료중 어느 하나로부터 선택된 재료로 구성하고, 제2 배선으로서 Nb, Ta, Mo, W, Al, Ti, Fe, Cr, V, Zr의 각 원소 혹은 Nb, Ta, Mo, W, Al, Ti, Fe, Cr, V, Zr와 Si 혹은 N의 합금 재료중 어느 하나로부터 선택된 재료로 구성하는 것이 바람직하다. 또는, 제 l의 배선과 제2 배선을 동일한 재료로 구성하더라도 좋다.
본 발명의 그 밖의 특징은 이하의 실시 형태로부터도 명백하게 된다.
이하, 본 발명의 실시의 형태를 도면을 이용하여 설명한다.
도 1는 본 발명의 제1 실시예의 액정 표시 장치에 사용되는 박막 트랜지스터 (TFT)의 단면도이다. 도면중 좌측은 CMOS 주변 구동 회로 및 화상 표시부의 n형 TFT을, 우측은 CMOS 구동 회로에 이용되는 p형 TFT을 도시한다. TFT는 유리 기판(1) 상에 형성된 버퍼 절연막(2l) 상에 형성되어 있다. 버퍼층(2l)은 SiO2막이고, 유리 기판(1)으로부터의 불순물의 확산을 방지하는 역할을 갖는다.
버퍼층(21) 상에 진성 다결정 Si(poly-Si)막 (30)이 형성되고, 그 진성 poly-Si 막(30)에 한쌍의 고저항의 n형 poly-Si 층(3l0) 및 한쌍의 고저항 p형 poly-Si 층(320)이 접하고 있다.
또한, 이들 한쌍의 고저항 poly-Si 층(310, 320) 각각에 저저항의 n형 poly-Si 층(3l) 및 p형 poly-Si 층(32)이 접하고 있다. 이들 일련의 poly-Si 층 상에는 SiO2으로 이루어지는 게이트 절연막(20)을 통해, Al로 이루어지는 제l 게이트배선(l0)이 형성되어 있고, 이 제1 게이트 배선을 피복하도록 Nb로 이루어지는 제2 게이트 전극(ll)이 형성되어 있다. 상기 부재 전부를 피복하도록 SiO2로 이루어지는 층간 절연막(22)이 형성되며, 층간 절연막에 설치한 컨택트홀을 통해 드레인 전극(12)및 소스 전극(13)이 상기 저저항 poly-Si 층(31, 32)에 접속되어 있다. 소자 전체는 Si3N4로 이루어지는 보호 절연막(23)에 의해서 피복되어 있다.
여기서, 본 발명의 특징으로서, 상기 한쌍의 고저항 poly-Si 층(3l0) 또는 (320)은 제l 게이트 배선(10)의 패턴에 대하여 자기 정합적으로 형성되어 있다. 즉, 진성 poly-Si 층(30)과 고저항 poly-Si 층(310) 또는 (320)의 경계와 제l 게이트 전극(l0)의 패턴단의 위치가 일치하고 있다. 또한, 상기 제2 게이트 전극(11)의 일부와 상기 고저항 poly-Si 층(310, 320)의 일부는 게이트 절연막을 통해 중첩되어 있다.
이와 같이, 게이트 전극의 일부와 고저항 poly-Si 층(310, 320)의 일부를 중첩하여 고저항 poly-Si 층(310, 320)의 저항을 게이트 전극에 의해 저하시키는 것에 의해 고저항 poly-Si 층(3l0, 320) 내의 가로방향 전계를 완화하여 소자의 신뢰성이 향상한다. 또한, 본 실시예로서는 제1 게이트 전극(10)에 저항이 낮은 Al을 이용하였기 때문에, 배선 저항에 기인하는 신호 지연을 작게 할 수 있기 때문에 표시 장치의 대면적화, 고정밀화를 달성할 수 있다.
또한, Al을 고융점 금속인 Nb로 피복함으로써, 열 처리 공정에 의한 Al의 힐록 성장을 억제할 수 있기 때문에 상층 배선과의 단락 불량을 방지할 수 있는 효과가 있다.
도 2는 본 발명의 제2 실시예의 액정 표시 장치에 사용되는 박막 트랜지스터 (TFT)의 단면도이다. 본 실시예는 상기 제1 실시예와 거의 마찬가지의 구성을 갖지만, 제2 게이트 전극(ll)이 제1 게이트 전극(l0)의 측면에만 형성되어, 측면에서 컨택트하고 있는 점이 제1 실시예와는 다르다.
또한, 본 실시예에서는 제1 게이트 전극에 Nb를 제2 게이트 전극에 NbN을 이용하였다. 이와 같이 측면에만 전극을 형성하는 것은, 기판 전면에 NbN을 형성후, 이것을 이방성이 강한 리액티브 이온 에칭법에 의해 에칭함으로써 달성된다. 기능적으로는 제2 게이트 전극(1l)은 제l 게이트 전극(10)에 접속되어 있는 점은 제1 실시예와 마찬가지이기 때문에, 마찬가지로 고저항 poly-Si 층(3l0, 320) 내의 가로방향 전계를 완화하여 소자의 신뢰성이 향상하는 효과가 있다. 또한, 본 실시예의 구조에서는 제2 게이트 전극(l1)을 가공하기 위한 포토레지스트 형성 공정이 불필요하기 때문에 제조 공정이 간단히 되어 제조원가를 저감할 수 있는 효과도 있다.
도 3는 본 발명의 제3 실시예의 액정 표시 장치에 사용되는 박막 트랜지스터 (TFT)의 단면도이다. 본 실시예는 상기 제1 실시예와 거의 마찬가지의 구성을 갖지만, 제2 게이트 전극(11) 단부가 테이퍼 가공되어 있는 점이 제1 실시예와는 다르다. 이와 같이 게이트 전극의 단부를 테이퍼 가공함으로써 게이트 전극을 타고 넘는 상층 전극 (구체적으로는 소스, 드레인 전극)의 단차 부분에서의 절단을 방지할 수 있는 효과가 있다.
또한, TFT의 게이트 길이는 제1 게이트 배선의 가공 치수로 결정되기 때문에, 이것을 패턴 정밀도가 좋은 이방성 에칭으로 수직으로 가공하고, 상층의 제2 게이트 배선을 테이퍼 가공함으로써, 단차 형상의 완화와 고정밀도의 게이트 길이 제어를 양립할 수 있다. 제2 게이트 배선은 테이퍼 가공하기 때문에 치수의 변동은 피할수 없지만, 제2 게이트 배선의 치수의 변동은 게이트와 고저항 반도체층의 오버랩 길이의 변동이 되지만 게이트 길이에는 관계하지 않는다. 오버랩 길이의 변동은, 게이트 길이의 변동 정도는 TFT의 전류 구동 능력에 영향을 주지 않기 때문에 TFT 특성의 면내 균일성은 테이퍼 가공에 의해 저하하지 않는다. 즉, 본 발명의 구조에 있어서는 단순히 상층 배선의 단선을 방지할 수 있는 것만이 아니라, 기판내에서 균일한 TFT 특성을 얻을 수 있는 효과가 있다.
도 4는 본 발명의 제4 실시예의 액정 표시 장치에 사용되는 박막 트랜지스터 (TFT)의 단면도이다. 본 실시예는 상기 제1 실시예와 거의 마찬가지의 구성을 갖지만, 저저항의 poly-Si 층(3l 및 32)과 제2 게이트 전극(l1)이 자기 정합적으로 형성되어 있다, 즉, 고저항 poly-Si 층(310, 320)과 저저항 poly-Si 층(31, 32)의 경계와 제2 게이트 전극(11)의 단부의 위치가 일치하는 점에 특징이 있다. 이와 같이 함으로써, 광전류의 주된 발생원이 되는 고저항 반도체층(3l0, 320)을 기판 상측에서의 광을 거의 완전히 차광할 수 있기 때문에, TFT의 누설 전류를 저감할 수 있는 효과가 있다. 이것은, 특히, 광 강도가 강한 투사형 표시 장치에 이용되는 액정 표시 패널에 있어서 유효하다.
도 5, 도 6, 도 7는 본 발명의 제5 실시예의 액정 표시 장치에 사용되는 박막 트랜지스터 (TFT)를 도시한다. 도 7는 TFT의 평면도이고, 도 5는 도 7면 중으로 X-X'로 도시한 선에 따르는 단면도이며, 도 6는 도 7에서 Y-Y'로 표시된 선을 따르는 단면도이다.
본 실시예는 상기 제l 실시예와 거의 마찬가지의 구성을 갖지만, 제1 게이트 전극(l0)과 제2 게이트 전극(ll)이 절연막(24)에 의해서 분리되어 있는 점이 다르다. 절연막(24)으로 분리된 제1 게이트 전극(l0)과 제2 게이트 전극(ll)은 도 6에 도시한 바와 같이, TFT의 poly-Si층의 외측에서, 제2 게이트 전극(l1) 및 절연층(24)에 설치한 구멍과 층간 절연막(22)에 설치한 컨택트홀 TH를 통해 접속 전극(l7)에 의해 접속되어 있는 구성을 갖는다. 이와 같이 함으로써 제2 게이트 전극(l1)에 제1 게이트 전극(10)과 동 전위를 제공할 수 있기 때문에 제1 실시예와 마찬가지로 고저항 poly-Si 층(3l0, 320) 내의 가로방향 전계를 완화하여 소자의 신뢰성이 향상하는 효과가 있다. 본 실시예의 다른 효과는, 후에 진술하는 다른 실시예에 있어서 분명하게 된다.
도 8는, 주변 구동 회로를 TFT 액티브 매트릭스와 동시에 동일 기판 상에 집적한 표시 장치 전체의 등가 회로를 도시한다. 본 발명에 따른 TFT로 이루어지는 액티브 매트릭스(50)와, 이것을 구동하는 수직 주사 회로(51), l 주사선분의 비디오 신호를 복수의 블록으로 분할하여 시분할적으로 공급하기 위한 수평 주사 회로(53), 비디오 신호 Data를 공급하는 데이터 신호선 Vdrl, Vdgl, Vdbl, …, 비디오 신호를 분할 블록마다 액티브 매트릭스측에 공급하는 스위치 매트릭스 회로(52)로 이루어진다.
도 9 및 도 10에 본 실시예의 TFT 액티브 매트릭스부의 단위 화소의 평면도 및 단면도를 도시한다. 도 9 중 A-A'로 도시한 점선부에서의 단면 구조가 도 10에 대응한다. TFT의 구성은 도 1에 도시한 제1 실시예의 것과 마찬가지이다. 액티브 매트릭스는 유리 기판 상에 형성한 게이트 전극(l0/11)과, 이것에 교차하도록 형성된 신호 전극(l2)과, 이들의 전극 교차부 부근에 형성된 TFT와 상기 TFT의 소스 전극(13)에 보호 절연막(23)에 설치한 컨택트홀 TH2과 통해 접속된 화소 전극(l4)으로 구성된다. 화소 전극(l4)의 타단은 보호 절연막(23)에 설치한 컨택트홀 TH2를 통해 용량 전극(l5)에 접속되며, 용량 전극(l5)은 인접하는 게이트 전극(l1)의 사이에서 부가 용량을 형성하고 있다.
수직 주사 회로(51) 및 수평 주사 회로(53)는, 도 11에 도시하는 같은 시프트 레지스터와 버퍼로 구성되어, 클럭 신호 CLl, Cl2, CKV에 의해 구동된다. 도면 중, 70은 p형의 트랜지스터, 71은 n형의 트랜지스터를 도시한다. 시프트 레지스터는 2상 클럭 (Vcp1, Vcp2)과 각각의 반전 클럭 (Vcpl, Vcp2)에서 타이밍을 취하여, 입력 전압을 반전, 시프트하여 버퍼에 전송한다. 동시에, 이것이 다음단 주사선에 대응하는 시프트 레지스터의 입력 전압이 된다. 버퍼는, 최대 전압 Vdd2의 펄스 전압을 출력하여, 이것이 액티브 매트릭스 표시부의 주사 전압이 된다.
도 12 및 도 13는 상기 구동 회로에 이용되는 인버터의 회로도와 그것에 대응하는 평면도이다. 인버터를 구성하는 p형의 트랜지스터 n형의 트랜지스터 함께 도 1 내지 도 6 중 어느 하나에 도시한 2층의 게이트 전극(10, 11)의 구성을 가질 수 있다.
본 발명의 TFT를 액티브 매트릭스 표시부 및 구동 회로부에 이용함으로써 화질 열화가 없는 높은 신뢰성을 갖는 표시 장치를 구성할 수 있다.
도 14로부터 도 16는 도 5 내지 도 7에 도시한 TFT를 이용하여 구성한 액티브 매트릭스 표시부의 단위 화소의 평면도 및 단면도를 도시한다. 도 15는 도 14 중 A-A'로 도시한 선을 따르는 단면도이고, 도 16는 도 14 중 B-B'로 도시한 선을 따르는 단면도를 도시한다.
본 실시예의 TFT로서는 제1 게이트 전극(l0)과 제2 게이트 전극(11)이 절연막(24)에 의해서 분리되어 있고, 제1 게이트 전극(l0)과 제2 게이트 전극(11)은 제2 게이트 전극(l1) 및 절연층(24)에 설치한 구멍과 층간 절연막(22)에 설치한 컨택트홀 TH1을 통해 접속 전극(17)에 의해 접속되어 있다.
또한, 도 15로부터 알 수 있는 바와 같이 화소 전극(14)의 일단은 보호 절연막(23)에 설치한 컨택트홀 TH2을 통해 TFT의 소스 전극(13)에 접속되며, 화소 전극(l4)의 타단은 보호 절연막(23)에 설치한 컨택트홀 TH2을 통해 접속 전극(l5)에 접속되며, 접속 전극은 또한 층간 절연막(22)에 설치한 컨택트홀 TH1을 통해 인접하는 제2 게이트 전극(l1)에 접속되며, 인접하는 제1 게이트 전극(l0)과의 사이에서 부가 용량을 형성하고 있는 점에 특징이 있다.
이와 같이 2층의 게이트 전극을 절연층(24)으로 분리함으로써, 이들의 부재를 이용하여 부가 용량을 구성하는 것이 가능해진다. 이와 같이 하여 구성한 부가 용량은 절연막(24)의 막 두께를 적절히 얇게 함으로써 단위 면적당 용량치를 크게 할 수 있어, 부가 용량이 차지하는 면적을 작게 할 수 있기 때문에, 화소 개구율을확대할 수 있는 효과가 있다. 또한, 본 발명의 다른 실시예와 마찬가지로 TFT의 열화를 방지할 수 있기 때문에 고 품위의 표시 장치가 실현할 수 있는 것은 물론이다.
도 17는 본 발명에 따른 액정 표시 장치의 액정 셀 단면 모식도를 도시한다. 액정층(506)을 기준으로 하부의 유리 기판(1) 상에는, 게이트 전극(11/l0)과 영상 신호 전극(12)이 매트릭스형으로 형성되며, 그 교점 근방에 형성된 TFT를 통해 ITO로 이루어지는 화소 전극(14)을 구동한다. 액정층(506)을 끼워 대향하는 대향 유리 기판(508) 상에는 ITO로 이루어지는 대향 전극(510), 및 컬러필터(507), 컬러 필터 보호막(511), 차광용 블럭 매트릭스 패턴을 형성하는 차광막(5l2)이 형성되어 있다. 편광판(505)은 각각 한쌍의 유리 기판(l, 508)의 외측의 표면에 형성되어 있다. 액정층(506)은 액정 분자의 방향을 설정하는 하부 배향막 ORIl과, 상부 배향막 ORI2의 사이에 봉입되고, 시일재 SL (도시하지 않음)에 의해서 시일되어 있다. 하부 배향막 ORIl은, 유리 기판(l) 측의 보호 절연막(23)의 상부에 형성된다. 대향 유리 기판(508)의 내측의 표면에는, 차광막(5l2), 컬러 필터(507), 컬러필터 보호막(5ll), 대향 전극(510) 및 상부 배향막 0RI2이 순차 적층하여 설치된다.
이 액정 표시 장치는 유리 기판(l) 측과 대향 유리 기판(508) 측의 층을 개별로 형성하고, 그 후 상하 유리 기판(1, 508)을 겹치게 하고, 양자 사이에 액정(506)을 봉입함으로써 조립된다. 백 라이트 BL에서의 광의 투과를 화소 전극(14) 부분에서 조절함으로써 TFT 구동형의 컬러 액정 표시 장치가 구성된다. 화소 전극(14)을 구동하는 TFT 및 이것을 구동하는 구동 회로의 TFT로서, 이상에서진술한 본 발명의 반도체 소자를 이용함으로써, 고 신뢰, 고 화질의 TFT 방식 액정 표시 장치를 실현할 수 있다.
도 1에 도시한 TFT의 제조 공정을 도 18 내지 도 21를 이용하여 설명한다. 도면 중 우측은 구동 회로에 이용하는 p형 TFT을, 도면 중 좌측은 액티브 매트릭스 표시부에 이용되는 n형 TFT을 도시한다. 구동 회로내의 n형 TFT도 마찬가지의 구조이기 때문에 여기서는 도시하지 않는다.
유리 기판(1) 상에 버퍼층이 되는 SiO2막(21)을 플라즈마 CVD법에 의해 300nm 피착하고, 계속해서 플라즈마 CVD법에 의해 비정질 Si(a-Si) 막을 35nm 피착한다. a-Si 막을 주지의 포토리소그래피법에 의해 소정의 형상으로 패터닝하고, 다음에 a-Si 막에 XeCl 엑시머 레이저 광 (파장 308nm)을 조사하고 재결정화하여 다결정 Si(poly-Si)막(30)을 얻는다(도 18).
다음에, 플라즈마 CVD법에 의해 게이트 절연막이 되는 SiO2막(20)을 80nm 피착하고 또한 스퍼터링법에 의해 Al을 l50nm 피착하고, 소정의 형상으로 패터닝하여 제1 게이트 전극(10)을 얻는다. 다음에 p형 TFT을 포토레지스트로 보호한 후 n형 TFT에만 제l 게이트 전극(1O)를 마스크로 하여 인(P)을 l×1O14(cm-2) 주입하여 고저항 n형 poly-Si 층(310)을 형성한다. 마찬가지의 공정을 p형 TFT에 대하여 반복하여 고저항 p형 poly-Si 층(320)을 형성한다. 다만, 이 경우에는 인 대신 붕소 (B)를 주입한다(도 19).
다음에, 스퍼터링법에 의해 Nb 막을 200nm 피착하고 제1 게이트 전극(10)을 피복하도록 하는 형상으로 패터닝하여 제2 게이트 전극(1l)을 얻는다. 다음에 p형 TFT을 포토레지스트로 보호한 후 n형 TFT에만 제l 게이트 전극(lO)를 마스크로 하여 인(P)을 3×1O16(cm-2) 주입하여 저저항 n형 poly-Si 층(31)을 형성한다. 또한, 마찬가지의 공정을 p형 TFT에 대하여 반복하여 저저항 p형 poly-Si 층(32)을 형성한다. 다만, 이 경우에는 인 대신 붕소(B)를 주입한다.
다음에, XeC1 엑시머 레이저 광(파장 308nm)을 재차 조사하여 주입한 불순물을 활성화한다(도 20).
다음에, 플라즈마 CVD법에 의해 층간 절연막(22)이 되는 SiO2막을 400nm 피착하여, 컨택트홀을 개구한다. 다음에, 스퍼터링법에 의해 CrMo 합금막을 400nm 피착하여 소정의 형상으로 패터닝하여 소스, 드레인 전극을 얻는다. 다음에 플라즈마 CVD법에 의해 보호 절연막(23)이 되는 Si3N4를 50Onm 피착하여 컨택트홀을 개구한다. 마지막으로, 스퍼터링법에 의해 ITO 막을 70nm 피착하여 소정의 형상으로 패터닝하여 화소 전극(l4)을 얻는다(도 21).
본 실시예에 따르면 신뢰성이 높게 저저항의 게이트 배선을 갖는 TFT 액티브 매트릭스를 제2 게이트 전극 형성 공정 증가만으로 형성할 수 있기 때문에 제조 비용 상승을 방지할 수 있는 효과가 있다.
도 2에 도시한 TFT의 제조 공정을 도 22로부터 도 24를 이용하여 설명한다. 도면 중 우측은 구동 회로에 이용하는 p형 TFT을, 도면 중 좌측은 액티브 매트릭스 표시부에 이용되는 n형 TFT을 도시한다. 구동 회로내의 n형 TFT도 마찬가지의 구조이기 때문에 여기서는 도시하지 않다.
유리 기판(1) 상에 버퍼층이 되는 SiO2막(2l)을 플라즈마 CVD법에 의해 300nm 피착하고, 계속해서 플라즈마 CVD법에 의해 비정질 Si(a-Si) 막을 35nm 피착한다. a-Si 막을 주지의 포토리소그래피법에 의해 소정의 형상으로 패터닝하고, 다음에 a-Si 막에 XeCl 엑시머 레이저 광 (파장 308nm)을 조사하고 재 결정화하여 다결정 Si(poly-Si) 막(30)을 얻는다. 여기까지의 공정은 제l8도와 마찬가지이기 때문에 도시하지 않는다.
다음에 플라즈마 CVD법에 의해 게이트 절연막이 되는 SiO2막(20)을 80nm 피착하고, 또한 스퍼터링법에 의해 Nb를 300nm 피착하여, 소정의 형상으로 패터닝하여 제1 게이트 전극(l0)을 얻는다. 다음에 p형 TFT을 포토레지스트로 보호한 후 n형 TFT에만 제l 게이트 전극(lO)을 마스크로 하여 인(P)을 1×lO14(cm-2) 주입하여 고저항 n형 poly-Si 층(310)을 형성한다. 마찬가지의 공정을 p형 TFT에 대하여 반복하여 고저항 p형 poly-Si 층(320)을 형성한다. 다만, 이 경우에는 인 대신 붕소(B)를 주입한다(도 22).
다음에, 스퍼터링법에 의해 NbN 막을 400nm 피착하여 리액티브 이온 에칭에 의해 이방성 에칭하여 제1 게이트 전극(10)의 측면에 측벽을 형성하여 제2 게이트 전극(11)으로 한다. 다음에 p형 TFT을 포토레지스트로 보호한 후 n형 TFT에만 제l 게이트 전극(lO)을 마스크로 하여 인(P)을 3×1O16(cm-2) 주입하여 저저항 n형 poly-Si층(31)을 형성한다. 또한, 마찬가지의 공정을 p형 TFT에 대하여 반복하여 저저항 P형 poly-Si 층(32)을 형성한다. 다만, 이 경우에는 인 대신 붕소 (B)를 주입한다. 다음에, XeC1 엑시머 레이저 광 (파장 308nm)을 재차 조사하여 주입한 불순물을 활성화한다(도 23).
다음에, 플라즈마 CVD법에 의해 층간 절연막(22)이 되는 SiO2막을 400nm 피착하여, 컨택트홀을 개구한다. 다음에, 스퍼터링법에 의해 CrMo 합금막을 400nm 피착하여 소정의 형상으로 패터닝하여 소스, 드레인 전극을 얻는다. 다음에 플라즈마 CVD법에 의해 보호 절연막(23)이 되는 Si3N4를 500nm 피착하여 컨택트홀을 개구한다. 마지막으로, 스퍼터링법에 의해 ITO 막을 70nm 피착하여 소정의 형상으로 패터닝하여 화소 전극(l4)을 얻는다(도 24).
본 실시예에 따르면 제2 게이트 전극 형성을 위한 포토리소그래피 공정이 불필요해지기 때문에, 신뢰성이 높은 TFT 액티브 매트릭스를 저비용으로 제조 가능하게 된다.
도 5 내지 도 7에 도시한 실시예의 TFT의 제조 공정을 도 24 내지 도 28를 이용하여 설명한다. 도면 중 우측은 구동 회로에 이용하는 p형 TFT을, 도면 중 좌측은 액티브 매트릭스 표시부에 이용되는 n형 TFT을 도시한다. 구동 회로 내의 n형 TFT도 마찬가지의 구조이기 때문에 여기서는 도시하지 않는다.
유리 기판(1) 상에 버퍼층이 되는 SiO2막(2l)을 플라즈마 CVD법에 의해 300nm 피착하고, 계속해서 플라즈마 CVD법에 의해 비정질 Si(a-Si) 막을 35nm 피착한다. a-Si막을 주지의 포토리소그래피법에 의해 소정의 형상으로 패터닝하고, 다음에 a-Si막에 XeCl 엑시머 레이저 광(파장 308nm)을 조사하고 재 결정화하여 다결정 Si(poly-Si) 막(30)을 얻는다(도 25).
다음에 플라즈마 CVD법에 의해 게이트 절연막이 되는 SiO2막(20)을 80nm 피착하고 또한 스퍼터링법에 의해 Nb를 l50nm 피착하고, 소정의 형상으로 패터닝하여 제1 게이트 전극(10)을 얻는다. 또한 제1 게이트 전극을 마스크로 하여 게이트 절연막(20)도 패터닝한다. 다음에 p형 TFT을 포토레지스트로 보호한 후 n형 TFT에만 제1 게이트 전극(1O)을 마스크로 하여 인(P)을 l×1O14(cm-2) 주입하여 고저항 n형 poly-Si 층(310)을 형성한다. 마찬가지의 공정을 p형 TFT에 대하여 반복하여 고저항 p형 poly-Si층(320)을 형성한다. 다만, 이 경우에는 인 대신 붕소 (B)를 주입한다(도 26).
다음에 플라즈마 CVD법에 의해 SiO2막(24)을 100nm 피착하고, 이어서 스퍼터링법에 의해 Nb막을 l00nm 피착하고 제l 게이트 전극(10)을 피복하도록 하는 형상으로 패터닝하여 제2 게이트 전극(l1)을 얻는다. 다음에 p형 TFT을 포토레지스트로 보호한 후 n형 TFT에만 제1 게이트 전극(1O)을 마스크로 하여 인(P)을 3×1O1(cm-2) 주입하여 저저항 n형 poly-Si 층(3l)을 형성한다. 또한, 마찬가지의 공정을 p형 TFT에 대하여 반복하여 저저항 p형 poly-Si 층(32)을 형성한다. 다만, 이 경우에는 인 대신 붕소 (B)를 주입한다. 다음에, XeCl 엑시머 레이저 광 (파장 308nm)을 재차 조사하여 주입한 불순물을 활성화한다(도 27).
다음에, 플라즈마 CVD법에 의해 층간 절연막(22)이 되는 SiO2막을 400nm 피착하여, 컨택트홀을 개구한다. 다음에, 스퍼터링법에 의해 CrMo 합금막을 400nm 피착하여 소정의 형상으로 패터닝하여 소스, 드레인 전극을 얻는다. 다음에 플라즈마 CVD법에 의해 보호 절연막(23)이 되는 Si3N4를 500nm 피착하여 컨택트홀을 개구한다. 마지막으로, 스퍼터링법에 의해 ITO 막을 70nm 피착하여 소정의 형상으로 패터닝하여 화소 전극(14)을 얻는다(도 28).
본 실시예에서는 불순물 주입 공정에 절연막을 통과시키지 않고서 직접 poly-Si막에 불순물을 주입하기 때문에, 저에너지의 이온 주입을 이용할 수 있다. 구체적으로는 가속 전압이 5kV 이하인 저전압에서 이온 주입이 가능해진다. 이에 의해 이온 주입시의 보호 레지스트에 대한 손상이 작아지기 때문에 공정 후의 레지스트 박리가 용이해지는 장점이 있다. 또한, 이러한 저전압 이온 주입은 간편한 장치에의해 실시할 수 있기 때문에, 장치 비용 저감이 가능해져 제조 비용 상승을 방지할 수 있는 효과가 있다.
이상 진술한 바와 같이, 본 발명에 따르면 최소한의 공정 증가로 고 신뢰의 반도체 소자 (TFT)를 형성 가능하기 때문에, 화질 열화가 없는 액정 표시 장치를 저비용으로 제조하는 것이 가능하게 된다.
또한, 본 발명에 따르면 저저항 배선 구조를 실현할 수 있기 때문에, 화질 열화가 없는 대면적 또한 고정밀의 액정 표시 장치가 실현 가능하게 된다.
이상과 같이, 본 발명에 따른 액정 표시 장치는 최소 공정증가로 고 신뢰의 반도체 소자를 형성 가능함과 동시에 저저항 배선 구조를 실현할 수 있고, 화질 열화가 없는 대 화면 고정밀의 표시에 유용하다.

Claims (20)

  1. 적어도 한쪽이 투명한 한쌍의 기판과, 상기 기판 사이에 끼워진 액정층을 갖는 액정 표시 장치에 있어서,
    상기 한쌍의 기판 중 한쪽의 기판에는 복수의 주사 배선과, 상기 주사 배선에 매트릭스형으로 교차하는 복수의 신호 배선과, 상기 주사 배선과 상기 신호 배선의 교점에 배치되는 복수의 반도체 소자가 형성되며,
    상기 복수의 반도체 소자의 각각은, 채널 영역과, 상기 채널 영역을 사이에 끼우도록 형성되며 고저항 영역과 저저항 영역으로 이루어지는 한쌍의 소정 도전형의 반도체 영역을 구비하는 반도체층과; 상기 채널 영역 상에 절연막을 개재시켜 형성되는 제1 전극과; 상기 한쌍의 소정 도전형의 반도체 영역의 저저항 영역의 각각에 접속되는 제2 및 제3 전극을 지니고,
    상기 복수의 주사 배선의 각각은 상기 복수의 반도체 소자의 대응하는 반도체 소자의 상기 제1 전극을 구성하며,
    상기 제l 전극은 상기 절연막 상에 형성된 제l 배선과, 상기 제l 배선의 측면에 직접 인접하여 형성되는 제2 배선을 지니고, 상기 제2 배선의 일부는 상기 한쌍의 소정 도전형의 반도체 영역의 고저항 영역의 일부와 상기 절연막을 개재시켜 중첩되고 있는 액정 표시 장치.
  2. 제1항에 있어서, 상기 제2 배선은 상기 제1 배선을 피복하도록 형성되어 있는 액정 표시 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 제2 배선의 단부는 테이퍼 형상인 액정 표시 장치.
  5. 제1항에 있어서, 상기 한쌍의 소정 도전형의 반도체 영역의 저저항 영역은 상기 제2 배선에 대하여 자기 정합적으로 형성되어 있는 액정 표시 장치.
  6. 제5항에 있어서, 상기 기판에 대하여 수직 방향에서 본 상기 저저항 영역과 상기 고저항 영역의 경계는, 상기 기판에 대하여 수직 방향에서 본 상기 제2 배선의 단부와 거의 일치하고, 상기 기판에 대하여 수직 방향에서 본 상기 고저항 영역 및 상기 채널 영역은 상기 기판에 대하여 수직 방향에서 본 상기 제1 배선의 단부와 거의 일치하며,
    상기 제2 배선과 상기 고저항 영역 사이에 끼워지는 상기 절연막의 두께는 상기 제1 배선과 상기 채널 영역 사이에 끼워지는 상기 절연막의 두께 이하인 액정 표시 장치.
  7. 삭제
  8. 삭제
  9. 적어도 한쪽이 투명한 한쌍의 기판과, 상기 기판 사이에 끼워진 액정층을 갖는 액정 표시 장치에 있어서,
    상기 한쌍의 기판 중 한쪽의 기판에는 복수의 주사 배선과, 상기 주사 배선에 매트릭스형으로 교차하는 복수의 신호 배선과, 상기 주사 배선과 상기 신호 배선의 교점에 배치되는 복수의 반도체 소자가 형성되며,
    상기 복수의 주사 배선은, 제1 배선층과 상기 제1 배선의 측면에 직접 인접하여 형성되는 제2 배선층을 지니고,
    상기 복수의 반도체 소자의 각각은, 채널 영역과, 상기 채널 영역을 사이에 끼우도록 형성되며 고저항 영역과 저저항 영역으로 이루어지는 한쌍의 소정 도전형의 반도체 영역을 구비하는 반도체층과; 상기 채널 영역 상에 절연막을 개재시켜 형성되는 전극을 지니고,
    상기 복수의 반도체 소자의 전극의 각각은 상기 복수의 주사 배선의 대응하는 주사 배선으로 구성되며, 상기 제2 배선층의 일부는 상기 한쌍의 소정 도전형의 반도체 영역의 고저항 영역의 일부와 상기 절연막을 개재시켜 중첩되고 있는 액정 표시 장치.
  10. 제9항에 있어서, 상기 제2 배선은 상기 제1 배선을 피복하도록 형성되어 있는 액정 표시 장치.
  11. 삭제
  12. 제9항에 있어서, 상기 제2 배선의 단부는 테이퍼 형상인 액정 표시 장치.
  13. 제9항에 있어서, 상기 한쌍의 소정 도전형의 반도체 영역의 저저항 영역은 상기 제2 배선에 대하여 자기 정합적으로 형성되어 있는 액정 표시 장치.
  14. 제13항에 있어서, 상기 기판에 대하여 수직 방향에서 본 상기 저저항 영역과 상기 고저항 영역의 경계는 상기 기판에 대하여 수직 방향에서 본 상기 제2 배선의 단부와 거의 일치하고, 상기 기판에 대하여 수직 방향에서 본 상기 고저항 영역과 상기 채널 영역은 상기 기판에 대하여 수직 방향에서 본 상기 제1 배선의 단부와 거의 일치하며,
    상기 제2 배선과 상기 고저항 영역 사이에 끼워지는 상기 절연막의 두께는 상기 제1 배선과 상기 채널 영역 사이에 끼워지는 상기 절연막의 두께 이하인 액정 표시 장치.
  15. 적어도 한쪽이 투명한 한쌍의 기판과, 상기 기판 사이에 끼워진 액정층을 갖는 액정 표시 장치에 있어서,
    상기 한쌍의 기판 중 한쪽의 기판에는 표시 영역과, 상기 표시 영역을 구동하기 위한 구동 회로 영역을 지니고,
    상기 표시 영역에는 매트릭스형으로 배치되는 복수의 제l 반도체 소자가 형성되며,
    상기 구동 회로 영역에는 복수의 제2 반도체 소자가 형성되며,
    상기 복수의 제1 및 제2 반도체 소자의 각각은, 채널 영역과 상기 채널 영역을 사이에 끼우도록 형성되며 고저항 영역과 저저항 영역으로 이루어지는 한쌍의 소정 도전형의 반도체 영역을 구비하는 반도체층과; 상기 채널 영역 상에 절연막을 개재시켜 형성되는 전극을 지니고,
    상기 전극은 상기 절연막 상에 형성된 제1 배선과, 상기 제1 배선의 측면에 직접 인접하여 형성되는 제2 배선을 지니고, 상기 제2 배선의 일부는 상기 한쌍의 소정 도전형의 반도체 영역의 고저항 영역의 일부와 상기 절연막을 개재시켜 중첩되고 있는 액정 표시 장치.
  16. 제15항에 있어서, 상기 제2 배선은 상기 제1 배선을 피복하도록 형성되어 있는 액정 표시 장치.
  17. 삭제
  18. 제15항에 있어서, 상기 제2 배선의 단부는 테이퍼 형상인 액정 표시 장치.
  19. 제15항에 있어서, 상기 한쌍의 소정 도전형의 반도체 영역의 저저항 영역은 상기 제2 배선에 대하여 자기 정합적으로 형성되어 있는 액정 표시 장치.
  20. 제19항에 있어서, 상기 기판에 대하여 수직 방향에서 본 상기 저저항 영역과 상기 고저항 영역의 경계는 상기 기판에 대하여 수직 방향에서 본 상기 제2 배선의 단부와 거의 일치하고, 상기 기판에 대하여 수직 방향에서 본 상기 고저항 영역과 상기 채널 영역은 상기 기판에 대하여 수직 방향에서 본 상기 제1 배선의 단부와 일치하고,
    상기 제2 배선과 상기 고저항 영역 사이에 끼워지는 상기 절연막의 두께는 상기 제1 배선과 상기 채널 영역 사이에 끼워지는 상기 절연막의 두께 이하인 액정 표시 장치.
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