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KR100333298B1 - 저항기 및 그 제조방법 - Google Patents

저항기 및 그 제조방법 Download PDF

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KR100333298B1
KR100333298B1 KR1019997012302A KR19997012302A KR100333298B1 KR 100333298 B1 KR100333298 B1 KR 100333298B1 KR 1019997012302 A KR1019997012302 A KR 1019997012302A KR 19997012302 A KR19997012302 A KR 19997012302A KR 100333298 B1 KR100333298 B1 KR 100333298B1
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츠다세이지
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모리시타 요이찌
마쯔시다덴기산교 가부시키가이샤
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Abstract

본 발명은 저항기 및 그 제조방법에 관한 것으로, 설치 기판에 설치하였을 때의 설치 면적에서 차지하는 납땜 면적을 감소시킬 수 있는 저항기 및 그 제조방법을 제공하는 것을 목적으로 하는 것으로, 이 목적을 달성하기 위해서, 기판(21)과, 상기 기판(21)의 상면의 측부 및 측면의 일부에 걸쳐서 설치된 한 쌍의 제1 상면 전극층(22)과, 상기 제1 상면 전극층(22)에 전기적으로 접속하도록 설치된 한 쌍의 제2 상면 전극층(23)과, 상기 제2 상면 전극층(23)에 전기적으로 접속하도록 설치된 저항층(24)과, 적어도 상기 저항층(24)의 상면을 덮도록 형성된 보호층(25)을 구비하고, 상기 기판(21)의 상면의 측부 및 측면의 일부에 걸쳐서 설치된 한 쌍의 제1 상면 전극층(22)에 의해 저항기의 측면 전극의 면적이 작게 되도록 하여, 설치 기판 상의 납땜 부분을 포함하는 설치 면적의 감소를 도모할 수 있도록 한 것이다.

Description

저항기 및 그 제조방법 {RESISTOR AND METHOD OF PRODUCING THE SAME}
근년, 전자기기의 소형화에 따라 회로기판에 사용되는 전자부품에 대해서도 설치 밀도를 향상시키기 위해서 점점 더 소형화에의 요구가 높아지고 있다. 저항기에 대해서도 설치 기판상의 설치면적을 축소화하기 위해서 소형이고 또한 저항값 허용차가 고정도(高精度)한 저항기에의 요구가 높아지고 있다.
종래, 이러한 종류의 저항기로서는 특개평4-102302호 공보에 개시된 것이 알려지고 있다.
이하, 종래의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도50은 종래의 저항기의 단면도이다.
도면에서, 1은 절연기판이다. 2는 절연기판(1)의 상면의 좌우 양 단부에 설치된 제1 상면 전극층이다. 3은 제1 상면 전극층(2)에 일부가 겹치도록 설치된 저항층이다. 4는 저항층(3)의 전체를 덮도록 설치된 제1 보호층이다. 5는 저항값을 수정하기 위해서 저항층(3) 및 제1 보호층(4)에 설치된 트리밍(trimming) 홈이다. 6은 제1 보호층(4)의 상면에 설치된 제2 보호층이다. 7은 제1 상면 전극층(2)의 상면에 절연기판(1)의 폭 만큼까지 연장되도록 설치된 제2 상면 전극층이다. 8은 절연기판(1)의 측면에 설치된 측면 전극층이다. 9 및 10은 제2 상면 전극층(7) 및 측면 전극층(8)의 표면에 설치된 니켈 도금층 및 땜납 도금층이다.
이상과 같이 구성된 종래의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.
도51은 종래의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도51(a)에 도시한 바와 같이, 절연기판(1)의 상면의 좌우 양 단부에 제1 상면 전극층(2)을 인쇄 형성한다.
다음에, 도51(b)에 도시한 바와 같이, 제1 상면 전극층(2)에 일부가 겹치도록 절연기판(1)의 상면에 저항층(3)을 인쇄 형성한다.
다음에, 도51(c)에 도시한 바와 같이, 저항층(3)의 전체를 덮도록 제1 보호층(4)을 인쇄 형성한 후, 저항층(3)에서의 전체 저항값이 소정의 저항값의 범위 내에 들어가도록 레이저 등에 의해 저항층(3) 및 제1 보호층(4)에 트리밍 홈(5)을 형성한다.
다음에, 도51(d)에 도시한 바와 같이, 제1 보호층(4)의 상면에 제2 보호층(6)을 인쇄 형성한다.
다음에, 도51(e)에 도시한 바와 같이, 제1 상면 전극층(2)의 상면에 절연기판(1)의 폭 만큼까지 연장되도록 제2 상면 전극층(7)을 인쇄 형성한다.
다음에, 도51(f)에 도시한 바와 같이, 제1 상면 전극층(2) 및 절연기판(1)의 좌우 양단의 측면에 제1 및 제2 상면 전극층(2,7)과 전기적으로 접속하도록 측면 전극층(8)을 도포 형성한다.
최후로, 제2 상면 전극층(7) 및 측면 전극층(8)의 표면에 니켈 도금을 실시한 후에 땜납 도금을 실시함으로써, 니켈 도금층(9) 및 땜납 도금층(10)을 형성하여 종래의 저항기를 제조하고 있었다.
그러나, 상기 종래의 구성 및 제조방법에 의한 저항기에서는 설치 기판에 납땜한 경우, 도52(a)의 종래의 저항기의 설치 상태를 나타내는 단면도에 도시한 바와 같이, 측면 전극층(도시하지 않음)과 하면(下面) 전극층(도시하지 않음)의 쌍방에서 납땜되어 필리트(fillet)(11)가 형성되는 필리트 설치 구조이고, 도52(b)의 종래의 저항기의 설치 상태를 나타내는 상면도에 도시한 바와 같이, 부품 면적(12)에 추가하여 측면을 납땜하는 면적(13)이 필요하며, 이들을 합친 설치 면적(14)이 필요하게 된다. 또한, 설치 밀도를 향상시키기 위해서 부품 외형 치수를 작게 한 경우에는 설치 면적에 대한 납땜 면적이 차지하는 비율이 커지고, 이에 따라 전자기기를 소형화하기 위한 설치 밀도를 향상시키는 데에는 한계가 생긴다고 하는 과제를 갖고 있었다.
본 발명은 상기 종래의 과제를 해결하기 위한 것으로, 설치 기판에 설치하였을 때의 설치 면적에 차지하는 납땜 면적을 감소시킬 수 있는 저항기 및 그 제조방법을 제공하는 것을 목적으로 하는 것이다.
본 발명은 저항기 및 그 제조방법에 관한 것이다.
도1은 본 발명의 제1 실시예에서의 저항기의 단면도이다.
도2(a)∼(c)는 동 저항기의 제조방법을 도시한 공정도이다.
도3(a)∼(d)는 동 저항기의 제조방법을 나타내는 공정도이다.
도4(a)는 동 저항기를 설치한 상태를 나타내는 단면도이다.
도4(b)는 동 설치 상태를 나타내는 상면도이다.
도5는 본 발명의 제2 실시예에서의 저항기의 단면도이다.
도6(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도7(a)∼(d)는 동 저항기의 제조방법을 나타내는 공정도이다.
도8은 본 발명의 제3 실시예에서의 저항기의 단면도이다.
도9(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도1O(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도11(a),(b)는 동 저항기의 제조방법을 나타내는 공정도이다.
도12(a)는 동 저항기의 설치 상태를 나타내는 단면도이다.
도12(b)는 동 설치 상태를 나타내는 상면도이다.
도13은 본 발명의 제4 실시예에서의 저항기의 단면도이다.
도14(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도15(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도16(a),(b)는 동 저항기의 제조방법을 나타내는 공정도이다.
도17은 본 발명의 제5 실시예에서의 저항기의 단면도이다.
도18(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도19(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도20(a),(b)는 동 저항기의 제조방법을 나타내는 공정도이다.
도21은 본 발명의 제6 실시예에서의 저항기의 단면도이다.
도22(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도23(a),(b)는 동 저항기의 제조방법을 나타내는 공정도이다.
도24(a),(b)는 동 저항기의 제조방법을 나타내는 공정도이다.
도25(a)는 동 저항기를 설치했을 때의 단면도이다.
도25(b)는 동 저항기를 설치했을 때의 상면도이다.
도26은 본 발명의 제7 실시예에서의 저항기의 단면도이다.
도27(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도28(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도29(a),(b)는 동 저항기의 제조방법을 나타내는 공정도이다.
도30은 본 발명의 제8 실시예에서의 저항기의 단면도이다.
도31(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도32(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도33(a)는 동 저항기를 설치했을 때의 단면도이다.
도33(b)는 동 저항기를 설치했을 때의 상면도이다.
도34는 본 발명의 제9 실시예에서의 저항기의 단면도이다.
도35(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도36(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도37은 본 발명의 제10 실시예에서의 저항기의 단면도이다.
도38(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도39(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도40(a)는 동 저항기를 설치했을 때의 단면도이다.
도40(b)는 동 저항기를 설치했을 때의 상면도이다.
도41은 본 발명의 제11 실시예에서의 저항기의 단면도이다.
도42(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도43(a)∼(d)는 동 저항기의 제조방법을 나타내는 공정도이다.
도44는 본 발명의 제12 실시예에서의 저항기의 단면도이다.
도45(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도46(a)∼(d)는 동 저항기의 제조방법을 나타내는 공정도이다.
도47은 본 발명의 제13 실시예에서의 저항기의 단면도이다.
도48(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.
도49(a)∼(d)는 동 저항기의 제조방법을 나타내는 공정도이다.
도50은 종래의 저항기의 단면도이다.
도51(a)∼(f)는 동 저항기의 제조방법을 나타내는 공정도이다.
도52(a)는 동 저항기를 설치했을 때의 단면도이다.
도52(b)는 동 저항기를 설치했을 때의 상면도이다.
상기 과제를 해결하기 위해서 본 발명의 저항기는, 기판과, 상기 기판의 상면의 측부 및 측면의 일부에 걸쳐서 설치된 한 쌍의 제1 상면 전극층과, 상기 제1 상면 전극층에 전기적으로 접속하도록 설치된 한 쌍의 제2 상면 전극층과, 상기제2 상면 전극층에 전기적으로 접속하도록 설치된 저항층과, 적어도 상기 저항층의 상면을 덮도록 설치된 보호층을 구비한 것이다.
상기한 저항기에 의하면, 기판의 상면의 측부 및 측면의 일부에 걸쳐서 한 쌍의 제1 상면 전극층을 설치하고 있기 때문에, 이 저항기의 측면 전극은 면적이 작아지고, 그리고 이 저항기를 설치 기판 상에 납땜하는 경우에는 상기 면적이 작은 측면 전극에 납땜되기 때문에 납땜의 필리트를 형성하기 위한 면적을 작게 할 수 있고, 이에 따라 설치 기판 상의 납땜 부분을 포함하는 설치 면적을 감소시킬 수가 있게 된다.
(제1 실시예)
이하, 본 발명의 제1 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도1은 본 발명의 제1 실시예에서의 저항기의 단면도이다.
도면에서, 21은 96% 알루미나(alumina)를 함유하여 이루어진 기판이다. 22는 기판(21)의 표면의 측부 및 측면의 일부에 걸쳐서 설치된 금계(金系)의 유기 금속 화합물을 소성(燒成)하여 이루어진 제1 상면 전극층이고, 이 제1 상면 전극층(22)의 능선은 둥그스름하게 형성되어 있다. 또한, 기판(21)의 측면 상의 제1 상면 전극층(22)의 면적은 기판(21)의 측면의 면적의 반분 이하이다. 23은 제1 상면 전극층(22)에 전기적으로 접속하는 은계(銀系)의 도전 분체(粉體)에 글라스(glass)를 함유하여 이루어지는 제2 상면 전극층이다. 24는 제2 상면 전극층(23)에 전기적으로 접속하는 산화 루테늄(ruthenium)을 주성분으로 하는 저항층이다. 25는저항층(24)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 26 및 27은 필요에 따라 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.
이상과 같이 구성된 본 발명의 제1 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.
도2 및 도3은 본 발명의 제1 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도2(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상(strip 形狀; 좁고 길다란 형상) 및 조각 형태로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(28,29)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트(sheet) 형상의 기판(21)의 가로방향의 분할 홈(29)에 걸치도록, 금계의 유기 금속을 함유하여 이루어진 전극 페이스트(paste)를 인쇄하여 제1 상면 전극층(22)을 형성한다. 이때, 금계의 유기 금속을 함유하여 이루어진 전극 페이스트는 가로방향의 분할 홈(29)에 들어가서 분할 홈의 속까지 제1 상면 전극층(22)을 형성할 수 있다. 또한, 이 제1 상면 전극층(22)을 안전한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다. 이 분할 홈(28,29)의 기판(21)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(21)의 두께의 반분 이하로 형성되어 있다.
다음에, 도2(b)에 도시한 바와 같이, 제1 상면 전극층(22)의 일부에 겹치도록 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제2상면 전극층(23)을 형성한다. 다음에, 이 제2 상면 전극층(23)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.
다음에, 도2(c)에 도시한 바와 같이, 제2 상면 전극층(23)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(24)을 형성한다. 다음에, 이 저항층(24)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.
다음에, 도3(a)에 도시한 바와 같이, 저항층(24)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(30)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브(trimming probe)는 제2 상면 전극층(23)상에 셋트(set)하고 트리밍을 행한다.
다음에, 도3(b)에 도시한 바와 같이, 저항값 수정 후의 저항층(24)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(25)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(24)을 세로방향의 분할 홈(28)에 걸쳐서 연속하여 덮도록 보호층(25)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(25)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도3(c)에 도시한 바와 같이, 제1 상면 전극층(22), 제2 상면 전극층(23), 저항층(24), 트리밍 홈(30) 및 보호층(25)을, 형성 후의 시트형상의 기판(21)의 가로방향의 분할 홈(29)을 따라서 분할하여 스트립형상의 기판(31)으로 분할한다. 이때, 스트립형상의 기판(31)의 길이방향의 측면에는 먼저 형성한 제1 상면 전극층(22)이 가로방향의 분할 홈(29)의 깊이까지 형성된 상태로 되어 있다.
최후로, 도3(d)에 도시한 바와 같이, 노출되어 있는 제1 상면 전극층(22) 및 제2 상면 전극층(23)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(31)의 세로방향의 분할 홈(28)을 따라서 분할하여 조각형상의 기판(32)으로 분할한다. 그리고, 노출되어 있는 제1 상면 전극층(22) 및 제2 상면 전극층(23)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층(最外層)으로서 형성하여 저항기를 제조하는 것이다.
이상과 같이 구성 및 제조된 본 발명의 제1 실시예에서의 저항기를 설치 기판에 납땜한다. 도4(a)의 본 발명의 제1 실시예의 저항기의 설치 상태를 나타내는 단면도에 도시한 바와 같이, 보호층을 형성한 면을 하측으로 하여 설치하고, 상면 전극층(도시하지 않음)과 기판 측면의 저항층의 부분과의 양쪽에서 납땜하게 되지만, 측면 전극이 형성되어 있는 면적이 작기 때문에 겨우 필리트(33)가 형성될 뿐이다. 따라서, 도4(b)의 본 발명의 제1 실시예에서의 저항기의 설치 상태를 나타내는 상면도에 도시한 바와 같이, 부품 면적(34)과 측면을 납땜하기 위해서 필요한 면적(35)을 합친 면적이 설치 면적(36)이 된다. 0.6×0.3mm 크기의 각(角) 칩 저항기에서, 종래 구조의 제품과 설치 면적을 비교하면 약 20%의 축소화를 도모할 수 있다.
따라서, 본 발명의 구성에 의하면, 저항기의 측면 전극의 면적이 작기 때문에 설치 기판 상에서 납땜의 필리트를 형성하기 위한 면적이 작아지게 되어 설치 면적을 축소화할 수가 있다.
또, 본 발명의 제1 실시예에서 땜납 도금층(27)과 보호층(25)을 동일 면 또는 땜납 도금층(27)을 높게 함으로써, 땜납 도금층(27)과 설치 시의 랜드 패턴(land pattern)과의 간극이 생기기 어렵게 되어 설치 품질을 더욱 향상시킬 수 있다.
또한, 본 발명의 제1 실시예에서 제2 상면 전극층(23) 및 보호층(25)을 표1에 나타내는 조합으로 한 때에는 다른 특성을 향상시킬 수 있다.
조합 제2 상면 전극층(23) 보호층(25) 향상되는 특성
1 금계 도전 분말 + 글라스(850℃ 소성) 글라스계(600℃ 소성) 이온 마이그레이션(migration)이 적기 때문에 부하 수명 특성이 향상된다
2 은계 도전 분말 + 글라스(850℃ 소성) 수지계(200℃ 경화) 보호층(25)의 처리온도가 낮기 때문에 저항값의 공정변화가 없어 제품의 저항값 오차가 작아지게 된다.
3 금계 도전 분말+ 글라스(850℃ 소성) 수지계(200℃ 경화) 상기 조합 1 및 2의 특징을 모두 갖는다
또한, 본 발명의 제1 실시예에서 측면 전극을 형성하지 않은 쪽이 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각될 수 있다.
(제2 실시예)
이하, 본 발명의 제2 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도5는 본 발명의 제2 실시예에서의 저항기의 단면도이다.
도면에서, 41은 96% 알루미나를 함유하여 이루어진 기판이다. 42는 기판(41)의 상면의 측부 및 측면의 일부에 걸쳐서 설치된 금계의 스퍼터링(sputtering)으로설치되는 제1 상면 전극층이고, 이 제1 상면 전극층(42)의 능선은 둥그스름하게 형성되어 있다. 또한, 기판(41)의 측면상의 제1 상면 전극층(42)의 면적은 기판(41)의 측면의 면적의 반분 이하이다. 43은 제1 상면 전극층(42)에 전기적으로 접속되는 은계의 도전 분체와 글라스를 함유하여 이루어진 제2 상면 전극층이다. 44는 제2 상면 전극층(43)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 45는 저항층(44)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 46 및 47은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.
이상과 같이 구성된 본 발명의 제2 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.
도6 및 도7은 본 발명의 제2 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도6(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(48,49)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(41)의 상면 전체에 스퍼터링 공법에 의해 금을 피복하고, 또한 LSI 등에서 일반적으로 행하여지고 있는 포토리소그래피법에 의해 소망의 전극 패턴으로 한 제1 상면 전극층(42)을 형성하고, 이 제1 상면 전극층(42)을 안정한 막으로 하기 위해서 약 300∼400℃의 온도에서 열처리를 행한다. 이때, 제1 상면 전극층(42)은 가로방향의 분할 홈(49)에 들어가서 분할 홈의 속까지 제1 상면전극층(42)을 형성할 수 있다. 이 분할 홈(48,49)의 기판(41)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(41)의 두께의 반분 이하로 형성되어 있다.
다음에, 도6(b)에 도시한 바와 같이, 제1 상면 전극층(42)과 전기적으로 접속하도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제2 상면 전극층(43)을 형성한다. 다음에, 이 제2 상면 전극층(43)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.
다음에, 도6(c)에 도시한 바와 같이, 제2 상면 전극층(43)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(44)을 형성한다. 다음에, 이 저항층(44)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.
다음에, 도7(a)에 도시한 바와 같이, 저항층(44)의 저항값을 소정 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(50)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제2 상면 전극층(43)상에 셋트하고 트리밍을 행한다.
다음에, 도7(b)에 도시한 바와 같이, 저항값 수정 후의 저항층(44)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(45)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(44)을 세로방향의 분할 홈(48)에 걸쳐서 연속하여 덮도록 보호층(45)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(45)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도7(c)에 도시한 바와 같이, 제1 상면 전극층(42), 제2 상면 전극층(43), 저항층(44), 트리밍 홈(50) 및 보호층(45)을, 형성 후의 시트형상의 기판(41)의 가로방향의 분할 홈(49)을 따라서 분할하여 스트립형상의 기판(51)으로 분할한다. 이때, 스트립형상의 기판(51)의 길이방향의 측면에는 먼저 형성한 제1 상면 전극층(42)이 가로방향의 분할 홈(49)의 깊이까지 형성된 상태로 되어 있다.
최후로, 도7(d)에 도시한 바와 같이, 노출되어 있는 제1 상면 전극층(42) 및 제2 상면 전극층(43)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(51)의 세로방향의 분할 홈(48)을 따라서 분할하여 조각형상의 기판(52)으로 분할한다. 그리고, 노출되어 있는 제1 상면 전극층(42)과 제2 상면 전극층(43)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.
이상과 같이 구성 및 제조된 본 발명의 제2 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기한 제1 실시예와 같기 때문에 그 설명을 생략한다.
또한, 본 발명의 제2 실시예에서 제1 상면 전극층(42), 제2 상면 전극층(43), 저항층(44) 및 보호층(45)을 표2에 나타내는 조합으로 한 때에는 다른 특성을 향상시킬 수 있다.
조합 제1 상면 전극층(42) 제2 상면 전극층(43) 저항층(44) 보호층(45) 향상되는 특징
4 금계스퍼터링(300∼400℃ 열처리) 금계 도전 분말 + 글라스(850℃ 소성) 산화 루테늄계(850℃ 소성) 글라스계(600℃소성) 이온 마이그레이션이 적기 때문에 부하 수명 특성이 향상한다.
5 금계스퍼터링(300∼400℃ 열처리) 은계 도전 분말 + 글라스(850℃ 소성) 산화 루테늄계(850℃ 소성) 수지계(200℃경화) 보호층의 처리온도가 낮기 때문에 저항값의 공정 변화가 없어 제품의 저항 값 오차가 작아진다.
6 금계스퍼터링(300∼400℃ 열처리) 금계 도전 분말 + 글라스(850℃ 소성) 산화 루테늄계(850℃ 소성) 수지계(200℃경화) 상기 조합4 및 5의 특징을 모두 갖는다
7 니켈계스퍼터링(300∼400℃ 열처리) 은계 도전 분말 + 수지(200℃ 경화) 카본 수지계(200℃ 경화) 수지계(200℃경화) 상기 조합5의 특징을 가지며, 또한 상기 조합6보다 제1 상면 전극층이 비(卑)금속으로 되기 때문에 저가로 제조할 수 있다
8 니켈계스퍼터링(300∼400℃ 열처리) 니켈계 도전 분말 + 수지 (200℃ 경화) 카본 수지계(200℃ 경화) 수지계(200℃경화) 상기 조합7의 특징을 가지며, 또한 상기 조합7보다 제2 상면 전극층이 비(卑)금속으로 되기 때문에 저가로 제조할 수 있다
(제3 실시예)
이하, 본 발명의 제3 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도8은 본 발명의 제3 실시예에서의 저항기의 단면도이다.
도8에서, 61은 96% 알루미나를 함유하여 이루어진 기판이다. 62는 기판(61)의 주면(主面)의 측부 및 측면의 일부에 걸쳐서 설치된 금계의 유기 금속 화합물을 소성하여 이루어진 제1 상면 전극층이고, 기판(61)의 측면상의 제1 상면 전극층(62)의 면적은 기판(61)의 측면의 면적의 반분 이하이다. 63은 제1 상면 전극층(62)에 전기적으로 접속되는 은계의 도전 분체에 글라스를 함유하여 이루어진 한 쌍의 제2 상면 전극층이다. 64는 제2 상면 전극층(63)에 전기적으로 접속되는산화 루테늄을 주성분으로 하는 저항층이다. 65는 저항층(64)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 66은 제2 상면 전극층(63)의 표면의 일부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제3 상면 전극층이다. 67 및 68은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.
이상과 같이 구성된 본 발명의 제3 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.
도9∼도11은 본 발명의 제3 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도9(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(69,70)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(61)의 가로방향의 분할 홈(70)에 걸치도록, 금계의 유기 금속 화합물을 함유하여 이루어진 전극 페이스트를 인쇄하여 제1 상면 전극층(62)을 형성한다. 다음에, 이 제1 상면 전극층(62)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다. 이때, 상기 전극 페이스트는 가로방향의 분할 홈(70)에 들어가서 분할 홈의 속까지 제1 상면 전극층(62)을 형성할 수 있다. 이 분할 홈(69,70)의 기판(61)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(61)의 두께의 반분 이하로 형성되어 있다.
다음에, 도9(b)에 도시한 바와 같이, 제1 상면 전극층(62)과 전기적으로 접속하도록 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제2 상면 전극층(63)을 형성한다. 다음에, 이 제2 상면 전극층(63)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.
다음에, 도9(c)에 도시한 바와 같이, 제2 상면 전극층(63)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(64)을 형성한다. 다음에, 이 저항층(64)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.
다음에, 도10(a)에 도시한 바와 같이, 저항층(64)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(71)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제2 상면 전극층(63)상에 셋트하고 트리밍을 행한다.
다음에, 도10(b)에 도시한 바와 같이, 저항값 수정 후의 저항층(64)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(65)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(64)을 세로방향의 분할 홈(69)에 걸쳐서 연속하여 덮도록 보호층(65)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(65)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도10(c)에 도시한 바와 같이, 제1 상면 전극층(62) 및 제2 상면 전극층(63)의 상면의 일부에 가로방향의 분할 홈(70)에 걸치지 않도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제3 상면전극층(66)을 형성한다. 다음에, 제3 상면 전극층(66)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도11(a)에 도시한 바와 같이, 제1 상면 전극층(62), 제2 상면 전극층(63), 저항층(64), 트리밍 홈(71), 보호층(65) 및 제3 상면 전극층(66)을, 형성 후의 시트형상의 기판(61)의 가로방향의 분할 홈(70)을 따라서 분할하여 스트립형상의 기판(72)으로 분할한다. 이때, 스트립형상의 기판(72)의 길이 방향의 측면에는 먼저 형성한 제1 상면 전극층(62)이 가로방향의 분할 홈(70)의 깊이까지 형성된 상태로 되어 있다.
최후로, 도11(b)에 도시한 바와 같이, 노출되어 있는 제1 상면 전극층(62), 제2 상면 전극층(63) 및 제3 상면 전극층(66)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(72)의 세로방향의 분할 홈(69)을 따라서 분할하여 조각형상의 기판(73)으로 분할한다. 그리고, 노출되어 있는 제1 상면 전극층(62), 제2 상면 전극층(63) 및 제3 상면 전극층(66)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.
이상과 같이 구성 및 제조된 본 발명의 제3 실시예에서의 저항기를 설치 기판에 납땜한다. 도12(a)의 본 발명의 제3 실시예의 설치 상태를 나타내는 단면도에 도시한 바와 같이, 보호층을 형성한 면을 하측에 설치하고 제1, 제2 및 제3 상면 전극층(도시하지 않음)과 기판 측면의 저항층의 부분과의 양쪽에서 납땜하지만, 측면 전극이 형성되어 있는 면적이 작기 때문에 겨우 필리트(74)가 형성될 뿐이다. 따라서, 도12(b)의 설치 상태의 상면도에 도시한 바와 같이, 부품 면적(75)과 이 부품의 측면을 납땜하기 위해서 필요한 면적(76)을 합친 면적이 설치 면적(77)으로 된다. 0.6×0.3mm 크기의 각(角) 칩 저항기에서, 종래 구조의 제품과 설치 면적을 비교하면 약 20%의 축소화를 도모할 수 있다.
따라서, 본 발명의 제3 실시예의 구성에 의하면, 저항기의 측면 전극의 면적이 작기 때문에, 설치 기판 상에서 납땜의 필리트를 형성하기 위한 면적이 작아지게 되어 설치 면적을 축소화할 수가 있다.
또, 본 발명의 제3 실시예에서 땜납 도금층(68)과 보호층(65)을 동일 면 또는 땜납 도금층(68)을 높게 함으로써, 땜납 도금층(68)과 설치 시의 랜드 패턴(76)과의 간극이 생기기 어렵게 되어 설치 품질을 더욱 향상시킬 수 있다.
또한, 본 발명의 제3 실시예에서 제2 상면 전극층(63), 보호층(65) 및 제3 상면 전극층(66)을 표3에 나타내는 조합으로 한 때에는 다른 특성을 향상시킬 수 있다.
조합 제2 상면 전극층(63) 제3 상면 전극층(66) 보호층(65) 향상되는 특징
1 은계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 글라스계 (600℃ 소성) 제3 상면 전극층(66)의 처리온도가 낮기 때문에 저항 값의 공정 변화가 없어 제품의 저항 값 오차가 작아진다
2 은계 도전 분말 (850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 글라스계 (600℃ 소성) 상기 조합1의 특징을 가지며, 또한 제3 상면 전극층(66)이 비(卑)금속으로 되기 때문에 보다 저가로 제조할 수 있다
3 은계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 수지계 (200℃ 경화) 보호층(65)의 처리온도가 낮게 되어 상기 조합1 보다 공정 변화가 적어지게 되어 제품의 저항 값 오차를 작게 할 수 있다
4 은계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 수지계 (200℃ 경화) 상기 조합3의 특징을 가지며, 또한 제3 상면 전극층이 비(卑)금속으로 되기 때문에 보다 저가로 제조할 수 있다
5 금계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 글라스 (600℃ 소성) 글라스계 (600℃ 소성) 이온 마이그레이션이 적기 때문에 부하 수명 특성이 향상된다
6 금계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지 (200℃ 경화) 글라스계 (600℃ 소성) 상기 조합1과 5의 특징을 모두 갖는다
7 금계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지 (200℃ 경화) 글라스계 (600℃ 소성) 상기 조합2와 5의 특징을 모두 갖는다
8 금계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지 (200℃ 경화) 수지계 (200℃ 경화) 상기 조합3과 5의 특징을 모두 갖는다
9 금계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지 (200℃ 경화) 수지계 (200℃ 경화) 상기 조합4와 5의 특징을 모두 갖는다
또한, 본 발명의 제3 실시예에서 측면 전극을 형성하지 않는 쪽이 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각될 수 있다.
(제4 실시예)
이하, 본 발명의 제4 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도13은 본 발명의 제4 실시예에서의 저항기의 단면도이다.
도13에서, 81은 96% 알루미나를 함유하여 이루어진 기판이다. 82는 기판(81)의 상면의 측부 및 측면의 일부에 설치된 금계의 스퍼터링으로 설치되는 제1 상면 전극층이고, 기판(81)의 측면상의 제1 상면 전극층(82)의 면적은 기판(81)의 측면의 면적의 반분 이하이다. 83은 제1 상면 전극층(82)에 전기적으로 접속되는 은계의 도전 분체와 글라스를 함유하는 제2 상면 전극층이다. 84는 제2 상면 전극층(83)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 85는 저항층(84)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 86은 제1 상면 전극층(82) 및 제2 상면 전극층(83)의 표면의 일부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제3 상면 전극층이다. 87 및 88은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.
이상과 같이 구성된 본 발명의 제4 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.
도14∼도16은 본 발명의 제4 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도14(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(89,90)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(81)의 상면 전체에 스퍼터링 공법에 의해 금을 피복하고, 또한 LSI 등에서 일반적으로 행하여지고 있는 포토리소그래피법에 의해 소망의 전극 패턴으로 한 제1 상면 전극층(82)을 형성하고, 이 제1 상면 전극층(82)을 안정한 막으로 하기 위해서 약 300∼400℃의 온도에서 열처리를 행한다. 이때, 제1 상면 전극층(82)은 가로방향의 분할 홈(90)에 들어가서 분할 홈의 속까지 제1 상면 전극층(82)을 형성할 수 있다. 이 분할 홈(89,90)의 기판(81)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록, 일반적으로 기판(81)의 두께의 반분 이하로 형성되어 있다.
다음에, 도14(b)에 도시한 바와 같이, 제1 상면 전극층(82)과 전기적으로 접속되도록, 은계의 도전 분체와 글라스를 함유하는 전극 페이스트를 인쇄하여 제2 상면 전극층(83)을 형성한다. 다음에, 이 제2 상면 전극층(83)을 안정한 막으로 하기 위해서 약 850℃의 온도로 소성을 행한다.
다음에, 도14(c)에 도시한 바와 같이, 제2 상면 전극층(83)과 전기적으로 접속되도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(84)을 형성한다. 다음에, 이 저항층(84)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.
다음에, 도15(a)에 도시한 바와 같이, 저항층(84)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(91)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제2 상면 전극층(83)상에 셋트하고 트리밍을 행한다.
다음에, 도15(b)에 도시한 바와 같이, 저항값 수정 후의 저항층(84)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(85)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(84)을 세로방향의 분할 홈(89)에 걸쳐서 연속하여 덮도록 보호층(85)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(85)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도15(c)에 도시한 바와 같이, 제1 상면 전극층(82) 및 제2 상면 전극층(83)의 상면의 일부에 가로방향의 분할 홈(90)에 걸치지 않고서, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제3 상면 전극층(86)을 형성한다. 다음에, 이 제3 상면 전극층(86)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도16(a)에 도시한 바와 같이, 제1 상면 전극층(82), 제2 상면 전극층(83), 저항층(84), 트리밍 홈(91), 보호층(85) 및 제3 상면 전극층(86)을, 형성 후의 시트형상의 기판(81)의 가로방향의 분할 홈(90)을 따라 분할하여 스트립형상의 기판(92)으로 분할한다. 이때, 스트립형상의 기판(92)의 길이방향의 측면에는 먼저 형성한 제1 상면 전극층(82)이 가로방향의 분할 홈(90)의 깊이까지 형성된 상태로 되어 있다.
최후로, 도16(b)에 도시한 바와 같이, 노출되어 있는 제1 상면 전극층(82), 제2 상면 전극층(83) 및 제3 상면 전극층(86)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(82)의 세로방향의 분할 홈(89)을 따라서 분할하여 조각형상의 기판(93)으로 분할한다. 그리고, 노출되어 있는 제1 상면 전극층(82), 제2 상면 전극층(83) 및 제3 상면 전극층(86)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금 층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.
이상과 같이 구성 및 제조된 본 발명의 제4 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기한 제3 실시예와 동일하기 때문에 설명을 생략한다.
또한, 본 발명의 제4 실시예에서 제1 상면 전극층(82), 제2 상면 전극층(83), 저항층(84), 보호층(85) 및 제3 상면 전극층(86)을 표4에 나타내는 조합으로 한 때에는 다른 특성을 향상시킬 수 있다.
조합 제1 상면 전극층(82) 제2 상면전극층(83) 제3 상면전극층(86) 저항층(84):상단보호층(85):하단 향상되는 특징
10 금계스퍼터링 은계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 글라스(200℃ 경화) 산화 루테늄계(850℃ 소성)글라스계(600℃ 소성) 표1의 조합1과 동일 특징
11 금계스퍼터링 은계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃ 소성)글라스계(600℃ 소성) 표1의 조합2와 동일 특징
12 금계스퍼터링 은계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃ 소성)수지계(200℃ 경화) 표1의 조합3과 동일 특징
13 금계스퍼터링 은계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃ 소성)수지계(200℃ 경화) 표1의 조합4와 동일 특징
14 금계스퍼터링 금계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 글라스(600℃ 소성) 산화 루테늄계(850℃ 소성)글라스계(600℃ 소성) 표1의 조합5와 동일 특징
15 금계스퍼터링 금계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃ 소성)글라스계(600℃ 소성) 표1의 조합6과 동일 특징
16 금계스퍼터링 금계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃ 소성)글라스계(600℃ 소성) 표1의 조합7과 동일 특징
17 금계스퍼터링 금계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃ 소성)수지계(200℃ 경화) 표1의 조합8과 동일 특징
18 금계스퍼터링 금계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃ 소성)수지계(200℃ 경화) 표1의 조합9와 동일 특징
19 니켈계스퍼터링 은계 도전 분말 + 수지(200℃ 경화) 은계 도전 분말 + 수지(200℃ 경화) 카본 수지계(200℃ 경화)수지계(200℃ 경화) 제2 상면 전극층(83)과 저항층(84)에 저온 처리 재료를 사용하고 있기 때문에 절전할 수 있다
20 니켈계스퍼터링 은계 도전 분말 + 수지(200℃ 경화) 니켈계 도전 분말 + 수지(200℃ 경화) 카본 수지계(200℃ 경화)수지계(200℃ 경화) 조합19의 특징과 제3 상면 전극층(86)이 비(卑)금속이기 때문에 저가로 제조할 수 있다
또한, 본 발명의 제4 실시예에서 측면 전극을 형성하지 않은 쪽이 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각될 수 있다.
(제5 실시예)
이하, 본 발명의 제5 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도17은 본 발명의 제5 실시예에서의 저항기의 단면도이다.
도17에서, 101은 96% 알루미나를 함유하여 이루어진 기판이다. 102는 기판(101)의 주면의 측부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제1 상면 전극층이다. 103은 제1 상면 전극층(102)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 104는 저항층(103)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 105는 제1 상면 전극층(102)의 표면 및 측면의 일부에 설치된 금계의 스퍼터링를 이용하여 형성되는 제2 상면 전극층이고, 기판(101)의 측면상의 제2 상면 전극층(105)의 면적은 기판(101)의 측면의 면적의 반분 이하이다. 106은 제1 상면 전극층(102) 및 제2 상면 전극층(105)의 상면의 일부에 겹치는 은계의 도전 분체에 글라스를 함유하여 이루어진 제3 상면 전극층이다. 107 및 108은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.
이상과 같이 구성된 본 발명의 제5 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.
도18∼도20은 본 발명의 제5 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도18(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치된 복수의 세로방향 및 가로방향의 분할 홈(109,110)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(101)의 가로방향의 분할 홈(110)에 걸치지 않고서, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제1 상면 전극층(102)을 형성한다.
다음에, 도18(b)에 도시한 바와 같이, 제1 상면 전극층(102)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(103)을 형성한다. 다음에, 이 저항층(103)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.
다음에, 도18(c)에 도시한 바와 같이, 저항층(103)의 저항값을 소정 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(111)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제1 상면 전극층(102)상에 셋트하고 트리밍을 행한다.
다음에, 도19(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(103)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(104)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(103)을 세로방향의 분할 홈(109)에 걸쳐서 연속하여 덮도록 보호층(104)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(104)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도19(b)에 도시한 바와 같이, 기판(101)의 상면 전체에 수지로 이루어진 레지스트 재료를 도포하고, 또한 포토리소그래피 공법에 의해 레지스트 재료에 소정의 제2 상면 전극층(105)의 성막 패턴의 구멍을 형성한다. 또, 기판 상면 전체에 스퍼터링 공법에 의해 금을 피복하고 소망의 제2 상면 전극층(105)의 성막 패턴을 제외하는 부분의 레지스트 재료를 제거한다. 이 공법에 의해 제2 상면 전극층(105)을 형성한다. 이때, 제2 상면 전극층(105)은 가로방향의 분할 홈(110)에 들어가서 분할 홈의 속까지 제2 상면 전극층(105)을 형성할 수 있다.
이 분할 홈(1O9,110)의 기판(101)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(101)의 두께의 반분 이하로 형성되어 있다.
다음에, 도19(c)에 도시한 바와 같이, 제1 상면 전극층(102)과 제2 상면 전극층(105)의 표면의 일부에 겹치도록, 은계의 도전 분체와 글라스를 함유하는 전극 페이스트를 인쇄하여 제3 상면 전극층(106)을 형성한다. 다음에, 이 제3 상면 전극층(106)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.
다음에, 도20(a)에 도시한 바와 같이, 제1 상면 전극층(102), 제2 상면 전극층(105), 제3 상면 전극층(106), 저항층(103), 트리밍 홈(111) 및 보호층(104)을, 형성 후의 시트형상의 기판(101)의 가로방향의 분할 홈(110)을 따라 분할하여 스트립형상의 기판(112)으로 분할한다. 이때, 스트립형상의 기판(112)의 길이방향의 측면에는 먼저 형성한 제2 상면 전극층(105)이 가로방향의 분할 홈(110)의 깊이까지 형성된 상태로 되어 있다.
최후로, 도20(b)에 도시한 바와 같이, 노출되어 있는 제1 상면 전극층(102)과 제2 상면 전극층(105) 및 제3 상면 전극층(106)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(112)의 세로방향의 분할 홈(109)을 따라 분할하여 조각형상의 기판(113)으로 분할한다. 그리고, 노출되어 있는 제1 상면 전극층(102)과 제2 상면 전극층(105) 및 제3 상면 전극층(106)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.
이상과 같이 구성 및 제조된 본 발명의 제5 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기한 제3 실시예와 동일하기 때문에 설명을 생략한다.
또한, 본 발명의 제5 실시예에서 제1 상면 전극층(102), 저항층(103), 보호층(104), 제2 상면 전극층(105) 및 제3 상면 전극층(106)을 표5에 나타내는 조합으로 한 때에는 다른 특성을 향상시킬 수 있다.
조합 제2 상면 전극층(105) 제1 상면전극층(102) 제3 상면전극층(106) 저항층(103):상단보호층(104):하단 향상되는 특징
21 금계스퍼터링 은계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃소성)글라스계(600℃소성) 표1의 조합1과 동일 특징
22 금계스퍼터링 은계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃소성)글라스계(600℃소성) 표1의 조합2와 동일 특징
23 금계스퍼터링 은계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃소성)수지계(200℃경화) 표1의 조합3과 동일 특징
24 금계스퍼터링 은계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃소성)수지계(200℃경화) 표1의 조합4와 동일 특징
25 니켈계스퍼터링 은계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃소성)수지계(200℃경화) 조합23의 특징을 가지며, 제2 상면 전극층(105)이 비(卑)금속으로 되기 때문에 저가로 제조 가능
26 니켈계스퍼터링 은계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃소성)수지계(200℃경화) 조합25의 특징을 가지며, 제3 상면 전극층(106)이 비(卑)금속으로 되기 때문에 저가로 제조 가능
27 금계스퍼터링 금계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 글라스(600℃ 소성) 산화 루테늄계(850℃ 소성)글라스계(600℃소성) 표1의 조합5와 동일 특징
28 금계스퍼터링 금계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃ 소성)글라스계(600℃소성) 표1의 조합6과 동일 특징
29 금계스퍼터링 금계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃ 소성)글라스계(600℃소성) 표1의 조합7과 동일 특징
30 금계스퍼터링 금계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃소성)수지계(200℃경화) 표1의 조합8과 동일 특징
31 금계계스퍼터링 금계 도전 분말 + 수지(200℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃소성)수지계(200℃경화) 표1의 조합9와 동일 특징
32 니켈계스퍼터링 금계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃소성)수지계(200℃경화) 조합25의 특징과 표1의 조합5의 특징을 모두 갖는다
33 니켈계스퍼터링 은계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 산화 루테늄계(850℃소성)수지계(200℃경화) 조합26의 특징과 표1의 조합5의 특징을 모두 갖는다
또한, 본 발명의 제5 실시예에서 측면 전극을 형성하지 않는 쪽이 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각될 수 있다.
(제6 실시예)
이하, 본 발명의 제6 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도21은 본 발명의 제6 실시예에서의 저항기의 단면도이다.
도21에서, 121은 96% 알루미나를 함유하여 이루어진 기판이다. 122는 기판(121)의 주면의 측부에 설치된 금계의 얇은 막으로 이루어진 한 쌍의 상면 전극층이다. 123은 기판(121)의 상면에 설치된 니켈-크롬계 또는 크롬-실리콘계의 얇은 막으로 이루어진 저항층이다. 124는 저항층(123)의 상면에 설치된 에폭시계 수지 등으로 이루어진 보호층이다. 125는 기판(121)의 측면에 설치된 니켈계의 얇은 막으로 이루어진 측면 전극층이다. 126 및 127은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해서 설치된 니켈 도금층 및 땜납 도금층이고, 이들의 니켈 도금층(126)과 땜납 도금층(127)의 능선은 둥그스름하게 형성되어 있고, 또한 기판(121)의 측면의 땜납 도금층(127)의 면적은 기판(121)의 측면의 면적의 반분 이하이다.
이상과 같이 구성된 본 발명의 제6 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.
도22∼도24는 본 발명의 제6 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도22(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(128,129)을 가짐과 동시에, 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(121)의 상면의 가로방향의 분할 홈(129)에 걸치지 않고서, 금 등을 주성분으로 하는 금속 유기물 등으로 이루어진 전극 페이스트를 스크린(screen)인쇄 및 건조한 후, 금속 유기물 등으로 이루어진 전극 페이스트의 유기성분만을 날려버리고, 금속성분만을 기판(121)상에 소성 부착을 위하여 벨트(belt)식 연속 소성노(燒成爐)에 의해서 약 850℃에서 약 45분의 프로파일(profile)에 의해서 소성하여, 얇은 막으로 이루어진 상면 전극층(122)을 형성한다.
다음에, 도22(b)에 도시한 바와 같이, 상면 전극층(122)(본 도면에서는 도시하지 않음)을 형성하여 이루어진 시트형상의 기판(121)의 상면 전체에 스퍼터링 공법에 의해 니켈-크롬, 크롬-실리콘 등을 피복하여 전체 저항체층(130)을 형성한다.
다음에, 도22(c)에 도시한 바와 같이, 전체 저항체층(130)을 LSI 등에서 일반적으로 행하여지고 있는 포토리소그래피법에 의해 소망의 저항체 패턴으로 한 저항층(123)을 형성하고, 이 저항층(123)을 안정한 막으로 하기 위해서 약 300∼400℃의 온도에서 열처리를 행한다.
다음에, 도23(a)에 도시한 바와 같이, 저항층(123)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(131)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 상면 전극층(122)상에 세트하고 트리밍은 서펜타인 커트법(serpentine cut 法)[복수 라인의 스트레이트 커트(straight cut)]으로 함으로써, 낮은 저항값에서부터 높은 저항값까지 자유롭게 조정할 수가 있다.
다음에, 도23(b)에 도시한 바와 같이, 저항값 수정 후의 저항층(123)을 보호하기 위해서 개개의 저항층에 대하여 개개의 보호층 인쇄 패턴을 형성하도록, 에폭시계의 수지 페이스트를 스크린 인쇄한 후, 기판(121)상에 강고히 접착시키기 위해서 셀트식 연속 경화로에 의해서 약 200℃에서 약 30분의 프로파일에 의해서 열경화하여 보호층(124)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(123)을 세로방향의 분할 홈(128)에 걸쳐서 연속하여 덮도록 보호층 인쇄 패턴을 형성해도 된다.
다음에, 동 도면에 도시한 바와 같이, 가로방향의 분할 홈(129)에 걸쳐서 상면 전극층(122)과 전기적으로 접속하도록 스퍼터링에 의해 니켈-크롬계의 얇은 막으로 이루어진 측면 전극층(125)을 형성한다. 이때, 미리 측면 전극층을 형성하는 부분 이하에 레지스트층을 형성하여 두고, 기판 전체에 스퍼터링에 의해 니켈-크롬층을 형성한 후, 리프트-오프(lift off)법에 의해 레지스트의 제거와 동시에 측면 전극층 이외의 니켈-크롬층을 제거한다.
다음에, 도24(a)에 도시한 바와 같이, 시트형상의 기판(121)의 가로방향의 분할 홈(129)으로 분할하여 스트립형상의 기판(132)으로 일차 분할한다. 이때, 스트립형상의 기판(132)의 길이 방향의 측면에는 측면 전극층(125)이 가로방향의 분할 홈(129)의 깊이까지 형성된 상태로 되어 있다.
최후로, 도24(b)에 도시한 바와 같이, 노출되어 있는 상면 전극층(122)과 측면 전극층(125)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(132)을 조각형상의 기판(133)으로 분할하는 이차 분할을 행하여, 노출되어 있는 상면 전극층(122)과 측면 전극층(125)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해, 필요에 따라 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.
이상과 같이 구성 및 제조된 본 발명의 제6 실시예에서의 저항기를 설치 기판에 납땜하였다. 도25(a)의 설치 상태의 단면도에 도시한 바와 같이, 보호층을 형성한 면을 하측으로 하여 설치하고, 상면 전극층(도시하지 않음)과 기판 측면의 저항층의 부분과의 양쪽에서 납땜하지만, 측면 전극이 형성되어 있는 면적이 작기 때문에 겨우 필리트(134)가 형성될 뿐이다. 따라서, 도25(b)의 설치 상태의 상면도에 도시한 바와 같이, 부품 면적(135)과 측면을 납땜하기 위해서 필요한 면적(136)을 합친 면적이 설치 면적(137)으로 된다. 0.6×0.3mm 크기의 각(角) 칩 저항기에서, 종래 구조의 제품과 설치 면적을 비교하면 약 20%의 축소화를 도모할 수 있었다.
따라서, 본 발명의 구성에 의하면, 저항기의 측면 전극의 면적이 작기 때문에, 설치 기판상에서 납땜의 필리트를 형성하기 위한 면적이 작아지게 되어 설치 면적을 축소화할 수가 있다.
또한, 측면 전극층(125)을 스퍼터링으로 형성함으로써, 기판과의 밀착강도가 강하게 되고, 또한 기판 측면부에서의 기판(121)과 땜납 도금층(127)의 경계선에서 직선성를 얻을 수 있어, 외관상의 품위가 양호하다고 하는 효과도 얻을 수 있다.
또, 본 발명의 제6 실시예에서 측면 전극층(125)을 형성하지 않는 쪽이, 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각할 수 있다. 그러나, 현재의 전자기기의 제조공정에서는 설치 후의 납땜 검사를 화상인식에 의해 행하고 있는 것이 실상이고, 측면 전극을 형성하지 않은 경우 필리트가 전혀 형성되지 않아, 화상인식에 의한 자동검사를 할 수 없게 되어 버린다고 하는 문제가 발생하게 된다.
또한, 본 발명의 제6 실시예에서 땜납 도금층(127)과 보호층(124)을 동일 면 또는 땜납 도금층(127)을 높게 함으로써, 땜납 도금층(127)과 설치시의 랜드 패턴과의 간극이 생기기 어렵게 되어 설치 품질을 더욱 향상시킬 수 있다.
또, 본 발명의 제6 실시예에서의 구성에 의한 상면 전극층(122)과, 저항층(123)과, 보호층(124)과의 조합 이외에서도 동일한 효과를 얻을 수 있다. 그 조합과 특징에 대해서 표6에 정리한다.
조합 상면 전극층(122) 저항층(123) 보호층(124) 특징
1 은계 또는 금계의 도전 분말 + 글라스(850℃ 소성) 산화 루테늄계(850℃ 소성) 수지계(200℃ 경화) 보호층의 형성온도가 낮기 때문에 저항값 정도(精度)가 양호
2 은계 또는 금계의 도전 분말 + 글라스(850℃ 소성) 산화 루테늄계(850℃ 소성) 글라스계(600℃ 소성) 보호막이 글라스이기 때문에 내습성이 양호
3 은계 또는 금계의 도전 분말 + 글라스(850℃ 소성) 카본 수지계(200℃ 경화) 수지계(200℃ 경화) 조합1의 특징에 추가하여, 저항층의 형성온도가 낮기 때문에 저 에너지화가 가능
4 은계 또는 금계의 도전 분말 + 글라스(850℃ 소성) 니켈-크롬계크롬-실리콘계스퍼터링 박막 수지계(200℃ 경화) 조합1의 특징과 동일
5 금계 유기 금속 화합물(850℃ 소성) 산화 루테늄계(850℃ 소성) 수지계(200℃ 경화) 조합1의 특징에 추가하여, 금의 사용량이 적기 때문에 저가로 구성할 수 있다
6 금계 유기 금속 화합물(850℃ 소성) 산화 루테늄계(850℃ 소성) 글라스계(600℃ 소성) 조합2의 특징에 추가하여, 금의 사용량이 적기 때문에 저가로 구성할 수 있다
7 금계 유기 금속 화합물(850℃ 소성) 카본 수지계(200℃ 경화) 수지계(200℃ 경화) 조합3의 특징에 추가하여, 금의 사용량이 적기 때문에 저가로 구성할 수 있다
8 금계 유기 금속 화합물(850℃ 소성) 니켈-크롬계크롬-실리콘계스퍼터링 박막 수지계(200℃ 경화) (제1 실시예의 조합)
9 니켈계 또는 동계 또는 금계 스퍼터링 니켈-크롬계크롬-실리콘계스퍼터링 박막 수지계(200℃ 경화) 조합7의 특징에 추가하여, 니켈 또는 동의 경우, 비(卑)금속이기 때문에 저가로 구성할 수 있다
(제7의 실시예)
이하, 본 발명의 제7 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도26은 본 발명의 제7 실시예에서의 저항기의 단면도이다.
도26에서, 141은 96% 알루미나를 함유하여 이루어진 기판이다. 142는 기판(141)의 표면의 측부에 설치된 금계의 얇은 막으로 이루어진 한 쌍의 제1 상면 전극층이다. 143은 상면 전극층(142)사이에 설치된 니켈-크롬계 또는 크롬-실리콘계의 얇은 막으로 이루어진 저항층이다. 144는 저항층(143)의 표면에 설치된 에폭시계 수지 등으로 이루어진 보호층이다. 145는 은 또는 니켈계의 도전 분체에 수지를 함유하여 이루어진 한 쌍의 제2 상면 전극층이다. 146은 기판(141)의 측면에 제1 상면 전극층(142) 또는 제2 상면 전극층(145)과 접속하도록 설치된 측면 전극층이다. 147 및 148은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이고, 이들의 니켈 도금층(147)과 땜납 도금층(148)의 능선은 둥그스름하게 형성되어 있고, 또한 기판(141)의 측면의 땜납 도금층(148)의 면적은 기판(141)의 측면의 면적의 반분 이하이다.
이상과 같이 구성된 본 발명의 제7 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.
도27∼도29는 본 발명의 제7 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도27(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(149,150)을 가짐과 동시에, 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(141)의 상면의 가로방향의 분할 홈(150)에 걸치지 않고서, 금 등을 주성분으로 하는 금속 유기물 등으로 이루어진 전극 페이스트를 스크린 인쇄 및 건조한 후, 금속 유기물 등으로 이루어진 전극 페이스트의 유기 성분만을 날려버리고, 금속 성분만을 기판(141)상에 소성 부착하기 위하여 벨트식 연속 소성로에 의해서 약 850℃에서 약 45분의 프로파일에 의하여 소성하여, 얇은 막으로 이루어진 상면 전극층(142)을 형성한다.
다음에, 도27(b)에 도시한 바와 같이, 상면 전극층(142)(본 도면에서는 도시하지 않음)을 형성하여 이루어진 시트형상의 기판(141)의 상면 전체에 스퍼터링 공법에 의해 니켈-크롬, 크롬-실리콘 등을 피복하여 전체 저항체층(151)을 형성한다.
다음에, 도27(c)에 도시한 바와 같이, 전체 저항체층(151)을 LSI 등에서 일반적으로 행하여지고 있는 포토리소그래피법에 의해 소망의 저항체 패턴으로 한 저항층(143)을 형성하고, 이 저항층(143)을 안정한 막으로 하기 위해서 약 300∼400℃의 온도에서 열처리를 행한다.
다음에, 도28(a)에 도시한 바와 같이, 저항층(143)의 저항값을 소정의 값으로 수정하기 위해서 YAC 레이저로 트리밍 홈(152)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 상면 전극층(142)상에 세트하고, 트리밍은 서펜타인 커트법(복수 라인의 스트레이트 커트)으로 함으로써, 낮은 저항값에서부터 높은 저항값까지 자유롭게 조정할 수가 있다.
다음에, 도28(b)에 도시한 바와 같이, 저항값 수정 후의 저항층(143)을 보호하기 위해서, 개개의 저항층(143)에 대하여 개개의 보호층 인쇄 패턴을 형성하도록, 에폭시계의 수지 페이스트를 스크린 인쇄한 후, 기판(141)상에 강고히 접착시키기 위해서, 벨트식 연속 경화로에 의해서 약 200℃에서 약 30분의 프로파일에 의해서 열경화하여 보호층(144)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(143)을 세로방향의 분할 홈(149)에 걸쳐서 연속하여 덮도록 보호층 인쇄 패턴을 형성해도 된다.
다음에, 동 도면에 도시한 바와 같이, 상면 전극층(142)을 덮도록 은계 또는니켈계의 도전 분체에 수지를 함유하여 이루어진 도전 페이스트를 스크린 인쇄한 후, 기판(141)상에 강고히 접착시키기 위해서 벨트식 연속 경화로에 의해서 약 200℃에서 약 30분의 프로파일에 의해서 열경화하여 제2 상면 전극층(145)을 형성한다.
다음에, 도28(c)에 도시한 바와 같이, 가로방향의 분할 홈(도시하지 않음)에 걸쳐서 상면 전극층(142)과 전기적으로 접속하도록 스퍼터링에 의해 니켈-크롬계의 얇은 막으로 이루어진 측면 전극층(146)을 형성한다. 이때, 미리 측면 전극층을 형성하는 부분 이하에 레지스트층을 형성하여 두고, 기판 전체에 스퍼터링에 의해 니켈-크롬층을 형성한 후, 리프트 오프법에 의해 레지스트의 제거와 동시에 측면 전극층 이외의 니켈-크롬층을 제거한다.
다음에, 도29(a)에 도시한 바와 같이, 시트형상의 기판(141)의 가로방향의 분할 홈(150)에서 분할하여 스트립형상의 기판(153)으로 일차 분할을 행한다. 이때, 스트립형상의 기판(153)의 길이방향의 측면에는 측면 전극층(146)이 가로방향의 분할 홈(150)의 깊이까지 형성된 상태로 되어 있다.
최후로, 도29(b)에 도시한 바와 같이, 노출되어 있는 제2 상면 전극층(145)과 측면 전극층(146)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(153)을 조각형상의 기판(154)으로 분할하는 이차 분할을 하여, 노출되어 있는 제2 상면 전극층(145)과 측면 전극층(146)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위하여 필요에 따라 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여저항기를 제조하는 것이다.
이상과 같이 구성 및 제조된 본 발명의 제7 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기한 제6 실시예와 같기 때문에 설명을 생략한다.
또한, 본 발명의 제7 실시예의 구성에 의한 제1 상면 전극층(142)과, 제2 상면 전극층(145)과, 저항층(143)과, 보호층(144)의 조합 이외라도 동일한 효과를 얻을 수 있다. 그 조합과 특징에 대하여 표7에 정리한다.
조합 제1 상면 전극층(142) 제2 상면 전극층(145) 저항층(143) 보호층(144) 특징
1 은계 또는 금계 도전 분말 + 글라스 (850℃ 소성) 은계 또는 금계 도전 분말 + 글라스 (850℃ 소성) 산화 루테늄계(850℃ 소성) 글라스계(600℃ 소성) 내습성 우수
2 은계 또는 금계 도전 분말 + 글라스 (850℃ 소성) 은계 또는 니켈계 + 수지 (200℃ 경화) 산화 루테늄계(850℃ 소성) 수지계(200℃ 경화) 표1의 조합1의 특징과 동일
3 은계 또는 금계 도전 분말 + 글라스 (850℃ 소성) 은계 또는 니켈계 + 수지 (200℃ 경화) 니켈-크롬계크롬-실리콘계스퍼터링 박막 수지계(200℃ 경화) 상동
4 금계 유기 금속 화합물 (850℃ 소성) 은계 또는 금계 도전 분말 + 글라스 (600℃ 소성) 산화 루테늄계(850℃ 소성) 글라스계(600℃ 소성) 표1의 조합5의 특징과 동일
5 금계 유기 금속 화합물 (850℃ 소성) 은계 또는 니켈계 + 수지 (200℃ 경화) 니켈-크롬계크롬-실리콘계스퍼터링 박막 수지계(200℃ 경화) (제2 실시예의 조합)
6 금계 유기 금속 화합물 (850℃ 소성) 은계 또는 니켈계 + 수지 (200℃ 경화) 카본 수지계(200℃ 경화) 수지계(200℃ 경화) 표1의 조합7의 특징과 동일
7 니켈계 또는 동계 또는 금계 스퍼터링 은계 또는 니켈계 + 수지 (200℃ 경화) 니켈-크롬계크롬-실리콘계스퍼터링 박막 수지계(200℃ 경화) 표1의 조합9의 특징과 동일
8 니켈계 또는 동계 또는 금계 스퍼터링 은계 또는 니켈계 + 수지 (200℃ 경화) 카본 수지계(200℃ 경화) 수지계(200℃ 경화) 표1의 조합9의 특징과 동일
(제8 실시예)
이하, 본 발명의 제8 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도30은 본 발명의 제8 실시예에서의 저항기의 단면도이다.
도30에서, 161은 96% 알루미나를 함유하여 이루어진 기판이다. 162는 기판(161)의 주면의 측부 및 측면의 일부에 설치된 은계의 도전 분말에 글라스를 함유하여 이루어진 상면 전극층이고, 이 상면 전극층(162)의 능선은 둥그스름하게 형성되어 있다. 또한, 기판(161)의 측면상의 상면 전극층(162)의 면적은 기판(161)의 측면의 면적의 반분 이하이다. 163은 상면 전극층(162)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 164는 저항층(163)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 165 및 166은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.
이상과 같이 구성된 본 발명의 제8 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.
도31 및 도32는 본 발명의 제8 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도31(a)에 도시한 바와 같이, 표면에 후속 공정으로 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(167,168)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(161)의 가로방향의 분할 홈(168)에 걸쳐서, 은계의 도전 분체와글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 상면 전극층(162)을 형성한다. 다음에, 이 상면 전극층(162)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다. 이때, 상기 전극 페이스트는 가로방향의 분할 홈(168)에 들어가서 분할 홈의 속까지 상면 전극층(162)을 형성할 수 있다. 이 분할 홈(167,168)의 기판(161)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록, 일반적으로 기판(161)의 두께의 반분 이하로 형성되어 있다.
다음에, 도31(b)에 도시한 바와 같이, 상면 전극층(162)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(163)을 형성한다. 다음에, 이 저항층(163)을 안정한 막으로 하기 위해서 약 850℃의 온도로 소성을 행한다.
다음에, 도31(c)에 도시한 바와 같이, 저항층(163)의 저항값을 소정의 값으로 수정하기 위해서, YAG 레이저로 트리밍 홈(169)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 상면 전극층(162)상에 셋트하고 트리밍을 행한다.
다음에, 도32(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(163)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(164)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(163)을 세로방향의 분할 홈(167)에 걸쳐서 연속하여 덮도록 보호층(164)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(164)을 안정한 막으로 하기 위해서 약 600℃의 온도로 소성을 행한다.
다음에, 도32(b)에 도시한 바와 같이, 상면 전극층(162), 저항층(163), 트리밍 홈(169) 및 보호층(164)을, 형성 후의 시트형상의 기판(161)의 가로방향의 분할 홈(168)을 따라 분할하여 스트립형상의 기판(170)으로 분할한다. 이 때, 스트립형상의 기판(170)의 길이방향의 측면에는 먼저 형성한 상면 전극층(162)이 가로방향의 분할 홈(168)의 깊이까지 형성된 상태로 되어 있다.
최후로, 도32(c)에 도시한 바와 같이, 노출되어 있는 상면 전극층(162)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(170)의 세로방향의 분할 홈(167)을 따라서 분할하여 조각형상의 기판(171)으로 분할한다. 그리고, 노출되어 있는 상면 전극층(162)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성 등의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.
이상과 같이 구성 및 제조된 본 발명의 제8 실시예에서의 저항기를 설치 기판에 납땜하였다. 도33(a)의 설치 상태의 단면도에 도시한 바와 같이, 보호층을 형성한 면을 하측으로 하여 설치하고 상면 전극층(도시하지 않음)과 기판 측면의 저항층의 부분과의 양쪽에서 납땜하지만, 측면 전극이 형성되어 있는 면적이 작기 때문에 겨우 필리트(173)가 형성될 뿐이다. 따라서, 도33(b)의 설치 상태의 상면도에 도시한 바와 같이, 부품 면적(174)과 측면을 납땜하기 위해서 필요한 면적(175)을 합친 면적이 설치 면적(176)으로 된다. 0.6×0.3mm 크기의 각(角) 칩 저항기에서, 종래 구조의 제품과 설치 면적을 비교하면 약 20%의 축소화를 도모할 수 있었다.
따라서, 본 발명의 제8의 실시예의 구성에 의하면, 저항기의 측면전극의 면적이 작기 때문에, 설치 기판 상에서 납땜의 필리트를 형성하기 위한 면적이 작아지게 되어 설치 면적을 축소할 수가 있다.
또, 본 발명의 제8 실시예에서 땜납 도금층(166)과 보호층(164)을 동일 면 또는 땜납 도금층(166)을 높게 함으로써, 땜납 도금층(166)과 설치 시의 랜드 패턴과의 간극이 생기기 어렵게 되어 설치 품질을 더욱 향상시킬 수 있다.
또한, 본 발명의 제8 실시예에서 상면 전극층(162) 및 보호층(164)을 표8에 나타내는 조합으로 한 때에는 다른 특성(표8에 기재)을 향상시킬 수 있다.
조합 상면 전극층(162) 보호층(164) 향상되는 특징
1 금계 도전 분말+ 글라스(850℃ 소성) 글라스계(600℃ 소성) 이온 마이그레이션이 적기 때문에 부하 수명 특성이 향상한다
2 은계 도전 분말+ 글라스(850℃ 소성) 수지계(200℃ 경화) 보호층(34)의 처리 온도가 낮기 때문에 저항층의 공정 변화가 없어서 제품의 저항치 오차가 작아진다
3 금계 도전 분말+ 글라스(850℃ 소성) 수지계(200℃ 경화) 상기 조합1,2의 특징을 모두 가진다
4 금계 유기 금속 화합물 (850℃ 소성) 글라스계(600℃ 소성) 상기 조합1의 특징을 가지며, 금의 사용량이 적기 때문에 상기 조합1보다 저가로 제조할 수 있다
5 금계 유기 금속 화합물(850℃ 소성) 수지계(200℃ 경화) 상기 조합3,4의 특징을 모두 가진다
또한, 본 발명의 제8 실시예에서 측면 전극을 형성하지 않은 쪽이 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각될 수 있다. 그러나, 현재의 전자기기의 제조공정에서는 설치 후의 납땜 검사를 화상인식에 의해 행하고 있는 것이 실상이고, 측면 전극을 형성하지 않은 경우에는 필리트가 전혀 형성되지 않으므로화상 인식에 의한 자동검사를 행할 수 없게 된다고 하는 문제점이 생기게 된다.
(제9 실시예)
이하, 본 발명의 제9 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도34는 본 발명의 제9 실시예에서의 저항기의 단면도이다.
도34에서, 181은 96% 알루미나를 함유하여 이루어진 기판이다. 182는 기판(181)의 주면의 측부 및 측면의 일부에 설치된 금계의 스퍼터링으로 설치되는 상면 전극층이고, 이 상면 전극층(182)의 능선은 둥그스름하게 형성되어 있다. 또한, 기판(181)의 측면상의 상면 전극층(182)의 면적은 기판(181)의 측면의 면적의 반분 이하이다. 183은 상면 전극층(182)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 184는 저항층(183)의 표면에 설치된 글라스를 주성분으로 하는 보호층이다. 185 및 186은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.
이상과 같이 구성된 본 발명의 제9 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.
도35∼도36은 본 발명의 제9 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도35(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(187,188)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진시트형상의 기판(181)의 상면 전체에 스퍼터링 공법에 의해 금을 피복하고, 또한 LSI 등에서 일반적으로 행하여지고 있는 포토리소그래피법에 의해 소망의 전극 패턴으로 한 상면 전극층(182)을 형성하고, 이 상면 전극층(182)을 안정한 막으로 하기 위해서 약 300∼400℃의 온도에서 열처리를 행한다. 이때, 상면 전극층(182)은 가로방향의 분할 홈(188)에 들어가서 분할 홈의 속까지 상면 전극층(182)을 형성할 수 있다. 이 분할 홈(187,188)의 기판(181)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(181)의 두께의 반분 이하로 형성되어 있다.
다음에, 도35(b)에 도시한 바와 같이, 상면 전극층(182)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(183)을 형성한다. 다음에, 이 저항층(183)을 안정한 막으로 하기 위해서 약 850℃의 온도로 소성을 행한다.
다음에, 도35(c)에 도시한 바와 같이, 저항층(183)의 저항값을 소정의 값으로 수정하기 위해서, YAG 레이저로 트리밍 홈(189)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 상면 전극층(182)상에 셋트하고 트리밍을 행한다.
다음에, 도36(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(183)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(184)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(183)을 세로방향의 분할 홈(187)에 걸쳐서 연속하여 덮도록 보호층(184)의 인쇄패턴을 형성해도 된다. 다음에, 이 보호층(184)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도36(b)에 도시한 바와 같이, 상면 전극층(182), 저항층(183), 트리밍 홈(189) 및 보호층(184)을, 형성 후의 시트형상의 기판(181)의 가로방향의 분할 홈(188)을 따라 분할하여 스트립형상의 기판(190)으로 분할한다. 이때, 스트립형상의 기판(190)의 길이방향의 측면에는 먼저 형성한 상면 전극층(182)이 가로방향의 분할 홈(188)의 깊이까지 형성된 상태로 되어 있다.
최후로, 도36(c)에 도시한 바와 같이, 노출되어 있는 상면 전극층(182)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(190)의 세로방향의 분할 홈(187)을 따라 분할하여 조각형상의 기판(191)으로 분할한다. 그리고, 노출되어 있는 상면 전극층(182)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.
이상과 같이 구성 및 제조된 본 발명의 제9 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기 제8 실시예와 동일하기 때문에 설명을 생략한다.
또한, 본 발명의 제9 실시예에서 상면 전극층(182), 저항층(183) 및 보호층(184)을 표9에 나타내는 조합으로 한 때에는 다른 특성(표9에 기재)을 향상시킬 수 있다.
조합 상면 전극층(182) 저항층(183) 보호층(184) 향상되는 특징
6 금계 스퍼터링(300~400℃ 열처리) 산화 루테늄계(850℃ 소성) 수지계(200℃ 경화) 보호층의 처리온도가 낮기 때문에 공정 변화가 없어서 제품의 저항값 오차가 작아진다
7 금계 스퍼터링 (300~400℃ 열처리) 카본 수지계(200℃ 경화) 수지계(200℃ 경화) 상기 조합6의 특징을 가지며, 또한 상기 조합6 보다 저항층의 처리온도가 낮기 때문에 저가이고 또한 전력 에너지의 절약이 가능하게 된다
8 니켈계 스퍼터링(300∼400℃ 열처리) 카본 수지계(200℃ 경화) 수지계(200℃ 경화) 상기 조합7의 특징을 가지며, 또한 상기 조합7 보다 전극재료가 비(卑)금속으로 되기 때문에 저가로 제조가 가능하게 된다
(제10 실시예)
이하, 본 발명의 제10 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도37은 본 발명의 제10 실시예에서의 저항기의 단면도이다.
도37에서, 201은 96% 알루미나를 함유하여 이루어진 기판이다. 202는 기판(201)의 주면의 측부 및 측면의 일부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제1 상면 전극층이고, 기판(201)의 측면상의 제1 상면 전극층(202)의 면적은 기판(201)의 측면의 면적의 반분 이하이다. 203은 제1 상면 전극층(202)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 204는 저항층(203)의 표면에 설치된 글라스를 주성분으로 하는 보호층이다. 205는 제1 상면 전극층(202)의 상면에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제2 상면 전극층이고, 이 제2 상면 전극층(205)의 능선은 둥그스름하게 형성되어 있다. 206 및 207은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.
이상과 같이 구성된 본 발명의 제10 실시예에서의 저항기에 대해서 이하에서그 제조방법을 도면을 참조하면서 설명한다.
도38∼도39는 본 발명의 제10 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도38(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(208,209)를 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(201)의 가로방향의 분할 홈(209)에 걸치도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제1 상면 전극층(202)을 형성한다. 다음에, 이 제1 상면 전극층(202)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다. 이때, 상기 전극 페이스트는 가로방향의 분할 홈(209)에 들어가서 분할 홈의 속까지 제1 상면 전극층(202)을 형성할 수 있다. 이 분할 홈(208,209)의 기판(201)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(201)의 두께의 반분 이하로 형성되어 있다.
다음에, 도38(b)에 도시한 바와 같이, 제1 상면 전극층(202)과 전기적으로 접속하도록 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(203)을 형성한다. 다음에, 이 저항층(203)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.
다음에, 도38(c)에 도시한 바와 같이, 저항층(203)의 저항값을 소정의 값으로 수정하기 위해서, YAG 레이저로 트리밍 홈(210)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제1 상면 전극층(202)상에 세트하고 트리밍을 행한다.
다음에, 제39(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(203)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(204)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(203)을 세로방향의 분할 홈(208)에 걸쳐서 연속하여 덮도록 보호층(204)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(204)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도39(b)에 도시한 바와 같이, 제1 상면 전극층(202)의 상면에 가로방향의 분할 홈(209)에 걸치지 않고, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제2 상면 전극층(205)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 제1 상면 전극층(202)상에서 세로방향의 분할 홈(208)에 걸치도록 제2 상면 전극층(205)의 인쇄 패턴을 형성해도 된다. 다음에, 제2 상면 전극층(205)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도39(c)에 도시한 바와 같이, 제1 상면 전극층(202), 저항층(203), 트리밍 홈(210), 보호층(204) 및 제2 상면 전극층(205)을, 형성 후의 시트형상의 기판(201)의 가로방향의 분할 홈(209)을 따라서 분할하여 스트립형상의 기판(211)으로 분할한다. 이때, 스트립형상의 기판(211)의 길이 방향의 측면에는 먼저 형성한 상면 전극층(202)이 가로방향의 분할 홈(209)의 깊이까지 형성된 상태로 되어 있다.
최후로, 도39(d)에 도시한 바와 같이, 노출되어 있는 제1 상면 전극층(202) 및 제2 상면 전극층(205)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(211)의 세로방향의 분할 홈(208)을 따라 분할하여 조각형상의 기판(212)으로 분할을 행한다. 그리고, 노출되어 있는 제1 상면 전극층(202) 및 제2 상면 전극층(205)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.
상기와 같이 구성 및 제조된 본 발명의 제10 실시예에서의 저항기를 설치 기판에 납땜하였다. 도40(a)의 설치 상태의 단면도에 도시한 바와 같이, 보호층을 형성한 면을 하측으로 하여 설치하고 상면 전극층(도시하지 않음)과 기판 측면의 저항층의 부분과의 양쪽에서 납땜하지만, 측면 전극이 형성되어 있는 면적이 작기 때문에, 겨우 필리트(213)가 형성될 뿐이다. 따라서, 도40(b)의 설치 상태의 상면도에 도시한 바와 같이, 부품 면적(214)과 측면을 납땜하기 위해서 필요한 면적(215)을 합친 면적이 설치 면적(216)으로 된다. 0.6×0.3mm 크기의 각(角) 칩 저항기에서, 종래 구조의 제품과 설치 면적을 비교하면 약 20%의 축소화를 도모할 수 있었다.
따라서, 본 발명의 구성에 의하면, 저항기의 측면 전극의 면적이 작기 때문에, 설치 기판 상에서 납땜의 필리트를 형성하기 위한 면적이 작아지게 되어 설치 면적을 축소화할 수가 있다.
또, 본 발명의 제10 실시예에서, 땜납 도금층(207)과 보호층(204)을 동일 면또는 땜납 도금층(207)을 높게 함으로써, 땜납 도금층(207)과 설치시의 랜드 패턴과의 간극이 생기기 어렵게 되어 설치 품질을 더욱 향상시킬 수 있다.
또한, 본 발명의 제10 실시예에서 제1 상면 전극층(202), 보호층(204) 및 제2 상면 전극층(205)을 표10에 나타내는 조합으로 한 때에는 다른 특성(도10에 기재)을 향상시킬 수가 있다.
조합 제1 상면 전극층 (202) 제2 상면 전극층 (205) 보호층 (204) 향상되는 특징
1 은계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 수지계(200℃ 경화) 보호층(204)의 처리온도가 낮기 때문에 저항값의 공정 변화가 없어서 제품의 저항값 오차가 작아지게 된다
2 은계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 수지계(200℃ 경화) 상기 조합1의 특징을 가지며, 또한 제2 상면 전극층(205)의 재질을 비(卑)금속으로 하여 저가로 제조할 수 있다
3 은계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 글라스(600℃ 소성) 글라스계(600℃ 경화) 이온 마이그레이션이 적기 때문에 부하 수명 특성이 향상된다
4 금계 도전 분말 + 글라스(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 수지계(200℃ 경화) 상기 조합1과 3의 특징을 모두 가진다
5 금계 도전 분말 + 글라스(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 수지계(200℃ 경화) 상기 조합2와 3의 특징을 모두 가진다
6 금계 유기 금속 화합물(850℃ 소성) 은계 도전 분말 + 글라스(600℃ 소성) 글라스계(600℃ 경화) 상기 조합3의 특징을 가지며, 또한 금의 사용량이 감소하므로 저가이다
7 금계 유기 금속 화합물(850℃ 소성) 은계 도전 분말 + 수지(200℃ 경화) 수지계(200℃ 경화) 상기 조합1과 6의 특징을 모두 가진다
8 금계 유기 금속 화합물(850℃ 소성) 니켈계 도전 분말 + 수지(200℃ 경화) 수지계(200℃ 경화) 상기 조합2와 6의 특징을 모두 가진다
또한, 본 발명의 제10 실시예에서 측면 전극을 형성하지 않은 쪽이 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각될 수 있다. 그러나, 현재의 전자기기의 제조공정에서는 설치 후의 납땜 검사를 화상인식에 의해 행하고 있는 것이 실상이고, 측면 전극을 형성하지 않은 경우에는 필리트가 전혀 형성되지 않아, 화상인식에 의한 자동검사를 할 수 없게 된다고 하는 문제가 생기게 된다.
(제11 실시예)
이하, 본 발명의 제11 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도41은 본 발명의 제11 실시예에서의 저항기의 단면도이다.
도41에서, 221은 96% 알루미나를 함유하여 이루어진 기판이다. 222는 기판(221)의 주면의 측부 및 측면의 일부에 설치된 금계의 스퍼터링으로 설치되는 제1 상면 전극층이고, 기판(221)의 측면상의 제1 상면 전극층(222)의 면적은 기판(221)의 측면의 면적의 반분 이하이다. 223은 제1 상면 전극층(222)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 224는 저항층(223)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 225는 제1 상면 전극층(222)의 상면에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제2 상면 전극층이고, 이 제2 상면 전극층(225)의 능선은 둥그스름하게 형성되어 있다. 226 및 227은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.
이상과 같이 구성된 본 발명의 제11 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.
도42 및 도43은 본 발명의 제11 실시예에서의 저항기의 제조방법을 나타내는공정도이다.
우선, 도42(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(228,229)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(221)의 상면 전체에 스퍼터링 공법에 의해 금을 피복하고, 또한 LSI 등에서 일반적으로 행하여지고 있는 포트리소그래피법에 의해 소망의 전극 패턴으로 한 제1 상면 전극층(222)을 형성하고, 이 제1 상면 전극층(222)을 안정한 막으로 하기 위해서 약 300∼400℃의 온도에서 열처리를 행한다. 이때, 제1 상면 전극층(222)은 가로방향의 분할 홈(229)에 들어가서 분할 홈의 속까지 제1 상면 전극층(222)을 형성할 수 있다. 이 분할 홈(228,229)의 기판(221)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(221)의 두께의 반분 이하로 형성되어 있다.
다음에, 도42(b)에 도시한 바와 같이, 제1 상면 전극층(222)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(223)을 형성한다. 다음에, 이 저항층(223)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.
다음에, 도42(c)에 도시한 바와 같이, 저항층(223)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(230)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제1 상면 전극층(222)상에 셋트하고 트리밍을 행한다.
다음에, 도43(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(223)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(224)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(223)을 세로방향의 분할 홈(228)에 걸쳐서 연속하여 덮도록 보호층(224)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(224)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도43(b)에 도시한 바와 같이, 제1 상면 전극층(222)의 상면에 가로방향의 분할 홈(229)에 걸치지 않도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제2 상면 전극층(225)을 형성한다. 다음에, 이 제2 상면 전극층(225)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도43(c)에 도시한 바와 같이, 제1 상면 전극층(222), 저항층(223), 트리밍 홈(230), 보호층(224) 및 제2 상면 전극층(225)을, 형성 후의 시트형상의 기판(221)의 가로방향의 분할 홈(229)을 따라 분할하여 스트립형상의 기판(231)으로 분할한다. 이때, 스트립형상의 기판(231)의 길이방향의 측면에는 먼저 형성한 제1 상면 전극층(222)이 가로방향의 분할 홈(229)의 깊이까지 형성된 상태로 되고 있다.
최후로, 도43(d)에 도시한 바와 같이, 노출되어 있는 상면 전극층(222)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(231)의 세로방향의 분할 홈(228)을 따라서 분할하여 조각형상의 기판(232)으로 분할한다. 그리고, 노출되어있는 상면 전극층(222)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.
이상과 같이 구성 및 제조된 본 발명의 제11 실시예에서의 저항기를 설치 기판에 땜납을 한 경우의 결과에 대해서는 상기한 제10 실시예와 동일하기 때문에 설명을 생략한다.
또한, 본 발명의 제11 실시예에서 제1 상면 전극층(222), 보호층(224) 및 제2 상면 전극층(225)을 표11에 나타내는 조합으로 한 때에는 다른 특성(표11에 기재)을 향상시킬 수가 있다.
조합 제1 상면 전극층 (222) 제2 상면 전극층 (225) 보호층 (224) 향상되는 특성
9 금계 스퍼터링 (300∼400℃ 열처리) 은계 도전 분말 + 수지 (200℃ 경화) 수지계(200℃ 경화) 보호층(224)의 처리온도가 낮기 때문에 저항값의 공정 변화가 없어서 제품의 저항값 오차가 작아지게 된다
10 금계 스퍼터링 (300∼400℃ 열처리) 니켈계 도전 분말 + 수지 (200℃ 경화) 수지계(200℃ 경화) 상기 조합9의 특징을 가지며, 또한 제2 상면 전극층의 재질을 비(卑)금속으로 하여 저가로 제조할 수 있다
11 니켈계 스퍼터링 (300∼400℃ 열처리) 은계 도전 분말 + 수지 (200℃ 경화) 수지계(200℃ 경화) 저항층으로서 카본 수지계가 필요하게 된다. 카본 수지계를 사용함으로써 절전이 가능하다
(제12 실시예)
이하, 본 발명의 제12 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도44는 본 발명의 제12 실시예에서의 저항기의 단면도이다.
도44에서, 241은 96% 알루미나를 함유하여 이루어진 기판이다. 242는기판(241)의 주면의 측부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제1 상면 전극층이다. 243은 제1 상면 전극층(242)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 244는 저항층(243)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 245는 제1 상면 전극층(242)의 상면 및 기판(241)의 측면의 일부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제2 상면 전극층이고, 기판(241)의 측면상의 제2 상면 전극층(245)의 면적은 기판(241)의 측면의 면적의 반분 이하이다. 이 제2 상면 전극층(245)의 능선은 둥그스름하게 형성되어 있다. 246 및 247은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.
도45 및 도46은 본 발명의 제12 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도45(a)에 도시한 바와 같이, 상면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치된 복수의 세로방향 및 가로방향의 분할 홈(248,249)를 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(241)의 가로방향의 분할 홈(249)에 걸치지 않도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제1 상면 전극층(242)을 형성한다. 다음에, 이 제1 상면 전극층(242)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다. 이 분할 홈(248,249)의 기판(241)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(241)의 두께의 반분 이하로 형성되어 있다.
다음에, 도45(b)에 도시한 바와 같이, 제1 상면 전극층(242)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(243)을 형성한다. 다음에, 이 저항층(243)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.
다음에, 도45(c)에 도시한 바와 같이, 저항층(243)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(250)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제1 상면 전극층(242)상에 셋트하고 트리밍을 행한다.
다음에, 도46(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(243)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(244)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(243)을 세로방향의 분할 홈(248)에 걸쳐서 연속하여 덮도록 보호층(244)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(244)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도46(b)에 도시한 바와 같이, 제1 기판(242)의 상면에 시트형상의 기판(241)의 가로방향의 분할 홈(249)을 걸치도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제2 상면 전극층(245)을 형성한다. 이때, 상기 전극 페이스트는 가로방향의 분할 홈(249)에 들어가서 분할 홈의 속까지 제2 상면 전극층(245)을 형성할 수 있다. 이때, 가로방향으로 나란히 배열되는 복수의 제1 상면 전극층(242)의 위에 세로방향의 분할 홈(248)에 걸쳐서 연속하도록 제2 상면 전극층(245)의 인쇄 패턴을 형성해도 된다. 다음에, 제2 상면 전극층(245)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도46(c)에 도시한 바와 같이, 제1 상면 전극층(242), 저항층(243), 트리밍 홈(250), 보호층(244) 및 제2 상면 전극층(245)을, 형성 후의 시트형상의 기판(241)의 가로방향의 분할 홈(249)을 따라 분할하여 스트립형상의 기판(251)으로 분할한다. 이때, 스트립형상의 기판(251)의 길이 방향의 측면에는 먼저 형성한 제2 상면 전극층(245)이 가로방향의 분할 홈(249)의 깊이까지 형성된 상태로 되어 있다.
최후로, 도46(d)에 도시한 바와 같이, 노출되어 있는 제2 상면 전극층(245)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(251)의 세로방향의 분할 홈(248)을 따라 분할하여 조각형상의 기판(252)으로 분할을 행한다. 그리고, 노출되어 있는 제2 상면 전극층(245)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.
이상과 같이 구성 및 제조된 본 발명의 제12 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기한 제10 실시예와 동일하기 때문에 설명을 생략한다.
또한, 본 발명의 제12 실시예에서 제1 상면 전극층(242), 보호층(244) 및 제2 상면 전극층(245)을 표12에 나타내는 조합으로 한 때에는 다른 특성(표12에 기재)을 향상시킬 수 있다.
조합 제1 상면 전극층 (242) 제2 상면 전극층 (245) 보호층 (244) 향상되는 특징
12 은계 도전 분말 + 글라스 (850℃ 소성) 은계 도전 분말 + 수지 (200℃ 경화) 수지계(200℃ 경화) 보호층(244)의 처리온도가 낮기 때문에 저항층의 공정변화가 없어서 제품의 저항값 오차가 작아진다
13 은계 도전 분말 + 글라스 (850℃ 소성) 니켈계 도전 분말 + 수지 (200℃ 경화) 수지계(200℃ 경화) 상기 조합12의 특징을 가지며, 또한 제2 상면 전극층의 재질을 비(卑)금속으로 하여 저가로 제조할 수 있다
14 금계 도전 분말 + 글라스 (850℃ 소성) 은계 도전 분말 + 글라스 (600℃ 소성) 글라스계(600℃ 경화) 이온 마이그레이션이 적기 때문에 부하 수명 특성이 향상된다
15 금계 도전 분말 + 글라스 (850℃ 소성) 은계 도전 분말 + 수지 (200℃ 경화) 수지계(200℃ 경화) 상기 조합12와 14의 특징을 모두 가진다
16 금계 도전 분말 + 글라스 (850℃ 소성) 니켈계 도전 분말 + 수지 (200℃ 경화) 수지계(200℃ 경화) 상기 조합13 및 14의 특징을 모두 가진다
17 금계 유기 금속 화합물 (850℃ 소성) 은계 도전 분말 + 글라스 (600℃ 경화) 글라스계(600℃ 경화) 상기 조합14의 특징을 가지며, 또한 금의 사용량이 감소하기 때문에 저가이다
18 금계 유기 금속 화합물 (850℃ 소성) 은계 도전 분말 + 수지 (200℃ 경화) 수지계(200℃ 경화) 상기 조합12와 17의 특징을 모두 가진다
19 금계 유기 금속 화합물 (850℃ 소성) 니켈계 도전 분말 + 수지 (200℃ 경화) 수지계(200℃ 경화) 상기 조합13과 17의 특징을 모두 가진다
(제13 실시예)
이하, 본 발명의 제13 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
도47은 본 발명의 제13 실시예에서의 저항기의 단면도이다.
도47에서, 261은 96% 알루미나를 함유하여 이루어진 기판이다. 262는 기판(261)의 주면의 측부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제1 상면 전극층이다. 263은 제1 상면 전극층(262)에 전기적으로 접속되는 산화루테늄을 주성분으로 하는 저항층이다. 264는 저항층(263)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 265는 제1 상면 전극층(262)의 상면 및 측면의 일부에 설치된 금계의 스퍼터링를 이용하여 형성되는 제2 상면 전극층이고, 기판(261)의 측면상의 제2 상면 전극층(265)의 면적은 기판(261)의 측면의 면적의 반분 이하이다. 이 제2 상면 전극층(265)의 능선은 둥그스름하게 형성되어 있다. 266 및 267은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.
이상과 같이 구성된 본 발명의 제13 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.
도48 및 도49는 본 발명의 제13 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.
우선, 도48(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 형성된 복수의 세로방향 및 가로방향의 분할 홈(268,269)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(261)의 가로방향의 분할 홈(269)에 걸치지 않도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제1 상면 전극층(262)을 형성한다.
다음에, 도48(b)에 도시한 바와 같이, 제1 상면 전극층(262)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(263)을 형성한다. 다음에, 이 저항층(263)을 안정한 막으로 하기 위해서 약850℃의 온도에서 소성을 행한다.
다음에, 도48(c)에 도시한 바와 같이, 저항층(263)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(270)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제1 상면 전극층(262)상에 셋트하고 트리밍을 행한다.
다음에, 도49(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(263)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(264)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(263)을 세로방향의 분할 홈(268)에 걸쳐서 연속하여 덮도록 보호층(264)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(264)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.
다음에, 도49(b)에 도시한 바와 같이, 기판(261)의 상면 전체에 수지로 이루어진 레지스트 재료를 도포하고, 또한 포토리소그래피법에 의해 레지스트 재료에 소망의 제2 상면 전극층(265)의 성막 패턴의 구멍을 형성한다. 또한, 기판(261)의 표면 전체에 스퍼터링 공법에 의해 금을 피복하여 소망의 제2 상면 전극층(265)의 성막 패턴을 제외하는 부분의 레지스트 재료를 제거한다. 이 공정에 의해 제2 상면 전극층(265)을 형성한다. 이때, 제2 상면 전극층(265)은 가로방향의 분할 홈(269)에 들어가서 분할 홈의 속까지 제2 상면 전극층(265)을 형성할 수 있다.
이 분할 홈(268,269)의 기판(261)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(261)의 두께의 반분 이하로 형성되어 있다.
다음에, 도49(c)에 도시한 바와 같이, 제1 상면 전극층(262), 저항층(263), 트리밍 홈(270), 보호층(264) 및 제2 상면 전극층(265)을, 형성 후의 시트형상의 기판(261)의 가로방향의 분할 홈(269)을 따라 분할하여 스트립형상의 기판(271)으로 분할한다. 이때, 스트립형상의 기판(271)의 길이 방향의 측면에는 먼저 형성한 제2 상면 전극층(265)이 가로방향의 분할 홈(269)의 깊이까지 형성된 상태로 되어 있다.
최후로, 도49(d)에 도시한 바와 같이, 노출되어 있는 상면 전극층(265)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(271)의 세로방향의 분할 홈(268)을 따라 분할하여 조각형상의 기판(272)으로 분할한다. 그리고, 노출되어 있는 제2 상면 전극층(265)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.
이상과 같이 구성 및 제조된 본 발명의 제13 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기한 제10 실시예와 동일하기 때문에 설명을 생략한다.
또한, 본 발명의 제13 실시예에서 제1 상면 전극층(262), 보호층(264) 및 제2 상면 전극층(265)을 표13에 나타내는 조합으로 한 때에는 다른 특성(표13에 기재)을 향상시킬 수 있다.
조합 제1 상면 전극층 (262) 제2 상면 전극층 (265) 보호층(264) 향상되는 특성
20 은계 도전 분말 + 글라스 (850℃ 소성) 금계 스퍼터링 (200℃ 열처리) 수지계(200℃ 경화) 보호층(264)의 처리온도가 낮기 때문에 저항값의 공정 변화가 없어 제품의 저항값 오차가 작아진다
21 은계 도전 분말 + 글라스 (850℃ 소성) 니켈계 스퍼터링 (200℃ 경화) 글라스계(600℃ 소성) 제2 상면 전극의 재질을 비(卑)금속으로 하여 저가로 제조할 수 있다
22 금계 도전 분말 + 글라스 (850℃ 소성) 금계 스퍼터링 (200℃ 열처리) 글라스계(600℃ 소성) 이온 마이그레이션이 적기 때문에 부하 수명 특성이 향상된다
23 금계 도전 분말 + 글라스 (850℃ 소성) 금계 스퍼터링 (200℃ 열처리) 수지계(200℃ 경화) 상기 조합20과 22의 특징을 모두 가진다
24 금계 도전 분말 + 글라스 (850℃ 소성) 니켈계 스퍼터링 (200℃ 열처리) 글라스계(200℃ 경화) 상기 조합21과 22의 특징을 모두 가진다
25 금계 도전 분말 + 글라스 (850℃ 소성) 니켈계 스퍼터링 (200℃ 열처리) 수지계(200℃ 경화) 상기 조합21, 22 및 20의 특징을 모두 가진다
26 금계 유기 금속 화합물 (850℃ 소성) 금계 스퍼터링 (200℃ 열처리) 글라스계(600℃ 소성) 상기 조합22의 특징을 가지며, 또한 금의 사용량이 적기 때문에 저가로 제조할 수 있다
27 금계 유기 금속 화합물 (850℃ 소성) 금계 스퍼터링 (200℃ 열처리) 수지계(200℃ 경화) 상기 조합23의 특징을 가지며, 또한 금의 사용량이 적기 때문에 저가로 제조할 수 있다
28 금계 유기 금속 화합물 (850℃ 소성) 니켈계 스퍼터링 (200℃ 열처리) 글라스계(200℃ 경화) 상기 조합24의 특징을 가지며, 또한 금의 사용량이 적기 때문에 저가로 제조할 수 있다
29 금계 유기 금속 화합물 (850℃ 소성) 니켈계 스퍼터링 (200℃ 열처리) 수지계(200℃ 경화) 상기 조합25의 특징을 가지며, 또한 금의 사용량이 적기 때문에 저가로 제조할 수 있다
이상과 같이 본 발명의 저항기는 기판과, 상기 기판의 상면의 측부 및 측면의 일부에 걸쳐서 설치된 한 쌍의 제1 상면 전극층과, 상기 제1 상면 전극층에 전기적으로 접속하도록 설치된 한 쌍의 제2 상면 전극층과, 상기 제2 상면 전극층에 전기적으로 접속하도록 설치된 저항층과, 적어도 상기 저항층의 상면을 덮도록 설치된 보호층을 구비한 것으로, 이 구성에 의하면 기판의 상면의 측부 및 측면의 일부에 걸쳐서 한 쌍의 제1 상면 전극층을 형성하고 있기 때문에 이 저항기의 측면전극은 면적이 작게 되고, 그리고 이 저항기를 설치 기판 상에 납땜하는 경우에는 상기 면적이 작은 측면 전극에 납땜되기 때문에 납땜의 필리트를 형성하기 위한 면적을 작게 할 수가 있으며, 그 결과, 설치 기판 상의 납땜 부분을 포함하는 설치 면적을 감소시킬 수가 있는 것이다.

Claims (30)

  1. 기판과, 상기 기판의 상면의 측부 및 측면의 일부에 걸쳐서 설치된 한 쌍의 제1 상면 전극층과, 상기 제1 상면 전극층에 전기적으로 접속하도록 설치된 한 쌍의 제2 상면 전극층과, 상기 제2 상면 전극층에 전기적으로 접속하도록 설치된 저항층과, 적어도 상기 저항층의 상면을 덮도록 설치된 보호층을 구비한 저항기.
  2. 제1항에 있어서, 기판의 측면의 일부에 위치하는 제1 상면 전극층은 상기 기판의 높이 방향의 상기 저항층 측에 설치한 저항기.
  3. 제2항에 있어서, 기판의 측면의 일부에 위치하는 제1 상면 전극층의 면적은 기판의 측면의 면적의 반분 이하인 저항기.
  4. 제1항에 있어서, 제1 상면 전극층 및 제2 상면 전극층을 도금 층으로 덮음과 동시에, 상기 도금층과 보호층은 동일 면 또는 상기 도금층이 높게 되도록 한 저항기.
  5. 제1항에 있어서, 제1 상면 전극층은 금계의 유기 금속 화합물을 소성하여 구성하거나 또는 금계의 스퍼터링에 의해 형성한 저항기.
  6. 제5항에 있어서, 제2 상면 전극층은 은 또는 금계의 도전 분체에 글라스를 함유하여 이루어진 저항기.
  7. 제6항에 있어서, 보호층은 수지계 또는 글라스계중 어느 것으로 이루어진 저항기.
  8. 제1항에 있어서, 제1 상면 전극층은 니켈계의 스퍼터링에 의해 형성한 저항기.
  9. 제8항에 있어서, 제2 상면 전극층, 저항층 및 보호층을 수지계로 구성한 저항기.
  10. 제1항에 있어서, 제1 상면 전극층 및 제2 상면 전극층은 기판의 길이 방향의 변과 접하지 않도록 한 저항기.
  11. 분할 홈을 가진 시트형상의 기판의 분할 홈의 상면에 걸쳐짐과 동시에 상기 분할 홈에 전극 페이스트를 유입하여 제1 상면 전극층을 형성하고, 상기 제1 상면 전극층과 전기적으로 접속하도록 제2 상면 전극층을 형성하며, 상기 제2 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하고, 적어도 저항층의 상면을 덮도록 보호층을 형성하며, 상기 제1 상면 전극층을 형성하여 이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의 기판으로 분할하고 상기 스트립형상의 기판을 조각형상으로 분할하여 이루어지는, 기판측면의 일부에 전극을 갖는 저항기의 제조방법.
  12. 분할 홈을 가진 시트형상의 기판의 분할 홈의 상면에 걸쳐짐과 동시에 상기 분할 홈 내에 스퍼터링에 의해 제1 상면 전극층을 형성하고, 상기 제1 상면 전극층과 전기적으로 접속하도록 제2 상면 전극층을 형성하며, 상기 제2 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하고, 적어도 저항층의 상면을 덮도록 보호층을 형성하며, 상기 제1 상면 전극층을 형성하여 이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의 기판으로 분할하고 상기 스트립형상의 기판을 조각형상으로 분할하여 이루어지는, 기판측면의 일부에 전극을 갖는 저항기의 제조방법.
  13. 기판과, 상기 기판의 상면의 측부 및 측면의 일부에 걸쳐서 설치된 한 쌍의 제1 상면 전극층과, 상기 제1 상면 전극층에 전기적으로 접속하도록 설치된 한 쌍의 제2 상면 전극층과, 상기 제2 상면 전극층에 전기적으로 접속하도록 설치된 저항층과, 적어도 상기 제2 상면 전극층의 상면의 일부에 설치된 제3의 상면 전극층과, 적어도 상기 저항층의 상면을 덮도록 설치된 보호층을 구비한 저항기.
  14. 기판과, 상기 기판의 상면에 설치된 한 쌍의 제1 상면 전극층과, 상기 제1 상면 전극층에 전기적으로 접속하도록 설치된 저항층과, 적어도 상기 제1 상면 전극층의 상면 및 상기 기판의 측면의 일부에 설치된 제2 상면 전극층과, 적어도 상기 저항층을 덮도록 설치된 보호층과, 적어도 상기 제1 상면 전극층의 일부에 겹치는 제3의 상면 전극층을 구비한 저항기.
  15. 분할 홈을 가진 시트형상의 기판의 상면의 측부 및 분할 홈의 상면에 걸쳐짐과 동시에 상기 분할 홈내에 전극 페이스트를 유입하여 제1 상면 전극층을 형성하고, 상기 제1 상면 전극층과 전기적으로 접속하도록 제2 상면 전극층을 형성하며, 상기 제2 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하고, 적어도 상기 저항층의 상면을 덮도록 보호층을 형성하며, 적어도 상기 제2 상면 전극층의 상면의 일부에 겹치는 제3 상면 전극층을 형성하고, 상기 제3 상면 전극층을 형성하여 이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의 기판으로 분할하고 상기 스트립형상의 기판을 조각형상으로 분할하여 이루어지는 저항기의 제조방법.
  16. 분할 홈을 가진 시트형상의 기판의 상면의 측부 및 분할 홈의 상면에 걸쳐짐과 동시에 상기 분할 홈 내에 스퍼터링에 의해 제1 상면 전극층을 형성하며, 상기 제1 상면 전극층과 전기적으로 접속하도록 제2 상면 전극층을 형성하고, 상기 제2 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하며, 적어도 상기 저항층의 상면을 덮도록 보호층을 형성하고, 적어도 상기 제2 상면 전극층의 상면의 일부에 겹치는 제3 상면 전극층을 형성하고, 상기 제3 상면 전극층을 형성하여 이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의기판으로 분할하고 상기 스트립형상의 기판을 조각형상으로 분할하여 이루어지는 저항기의 제조방법.
  17. 분할 홈을 가진 시트형상의 기판의 상면의 측부에 분할 홈의 상면에 걸치지 않고서 제1 상면 전극층을 형성하고, 상기 제1 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하며, 적어도 상기 저항층의 상면을 덮도록 보호층을 형성하고, 적어도 상기 제1 상면 전극층과 전기적으로 접속하여 시트형상의 기판의 분할 홈의 상면에 걸쳐짐과 동시에 상기 분할 홈 내에 스퍼터링에 의해 제2 상면 전극층을 형성하며, 적어도 상기 제1 상면 전극층의 상면의 일부에 겹치도록 제3 상면 전극층을 형성하고, 상기 제3 상면 전극층을 형성하여 이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의 기판으로 분할하고 상기 스트립형상의 기판을 조각형상으로 분할하여 이루어지는 저항기의 제조방법.
  18. 기판과, 상기 기판의 상면의 측부에 설치된 한 쌍의 상면 전극층과, 상기 상면 전극층에 전기적으로 접속하도록 설치된 저항층과, 적어도 상기 저항층을 덮도록 설치된 보호층과, 상기 상면 전극층과 전기적으로 접속하도록 상기 기판의 측면의 일부에 설치된 측면 전극층을 구비한 저항기.
  19. 기판과, 상기 기판의 상면의 측부에 설치된 한 쌍의 제1 상면 전극층과, 상기 제1 상면 전극층에 전기적으로 접속하도록 설치된 저항층과, 적어도 상기 제1상면 전극층의 상면에 설치된 제2 상면 전극층과, 적어도 상기 저항층의 상면을 덮도록 설치된 보호층과, 상기 제1 상면 전극층 또는 상기 제2 상면 전극층과 전기적으로 접속하도록 상기 기판의 측면의 일부에 설치된 측면 전극층을 구비한 저항기.
  20. 분할 홈을 가진 시트형상의 기판의 상면에 분할 홈에 걸치지 않고서 한 쌍의 상면 전극층을 형성하는 공정과, 상기 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하는 공정과, 적어도 저항층의 상면을 덮도록 보호층을 형성하는 공정과, 인접하는 상기 상면 전극층 사이의 분할 홈에 걸치고 또한 상기 상면 전극층과 전기적으로 접속하도록 한 쌍의 측면 전극층을 형성하는 공정과, 상기 상면 전극층을 형성하여 이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의 기판으로 분할하는 공정과, 상기 스트립형상의 기판을 조각형상으로 분할하는 공정을 구비한 저항기의 제조방법.
  21. 분할 홈을 가진 시트형상의 기판의 상면에 분할 홈에 걸치지 않고서 한 쌍의 제1 상면 전극층을 형성하는 공정과, 상기 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하는 공정과, 적어도 저항층의 상면을 덮도록 보호층을 형성하는 공정과, 적어도 상기 제1 상면 전극층의 상면을 덮도록 제2 상면 전극층을 형성하는 공정과, 인접하는 상기 제1 상면 전극층 사이 또는 제2 상면 전극층 사이의 분할 홈에 걸치고 또한 상기 제1 상면 전극층 또는 제2 상면 전극층과 전기적으로 접속하도록 한 쌍의 측면 전극층을 형성하는 공정과, 상기 상면 전극층을 형성하여이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의 기판으로 분할하는 공정과, 상기 스트립형상의 기판을 조각형상으로 분할하는 공정을 구비한 저항기의 제조방법.
  22. 기판과, 상기 기판의 주면의 측부 및 측면의 일부에 설치된 한 쌍의 상면 전극층과, 상기 상면 전극층에 전기적으로 접속하도록 설치된 저항층과, 적어도 상기 저항층의 상면을 덮도록 설치된 보호층을 구비한 저항기.
  23. 분할 홈을 가진 시트형상의 기판의 분할 홈의 상면에 걸쳐짐과 동시에 상기 분할 홈에 전극 페이스트를 유입하여 상면 전극층을 형성하는 공정과, 상기 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하는 공정과, 적어도 상기 상면 전극층과 저항층의 상면을 덮도록 보호층을 형성하는 공정과, 상기 상면 전극층을 형성하여 이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의 기판으로 분할하는 공정과, 상기 스트립형상의 기판을 조각형상으로 분할하는 공정을 구비한 저항기의 제조방법.
  24. 분할 홈을 가진 시트형상의 기판의 분할 홈의 상면에 걸쳐짐과 동시에 상기 분할 홈 내에 스퍼터링에 의해 상면 전극층을 형성하는 공정과, 상기 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하는 공정과, 적어도 상기 상면 전극층과 저항층의 상면을 덮도록 보호층을 형성하는 공정과, 상기 상면 전극층을 형성하여 이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의 기판으로 분할하는 공정과, 상기 스트립형상의 기판을 조각형상으로 분할하는 공정을 구비한, 기판측면의 일부에 전극을 갖는 저항기의 제조방법.
  25. 기판과, 상기 기판의 상면의 측부 및 측면의 일부에 설치된 한 쌍의 제1 상면 전극층과, 상기 제1 상면 전극층에 전기적으로 접속하도록 설치된 저항층과, 적어도 상기 제1 상면 전극층의 상면에 설치된 제2 상면 전극층과, 적어도 상기 저항층의 상면을 덮도록 형성된 보호층을 구비한 저항기.
  26. 기판과, 상기 기판의 상면에 설치된 한 쌍의 제1 상면 전극층과, 상기 제1 상면 전극층에 전기적으로 접속하도록 설치된 저항층과, 적어도 상기 제1 상면 전극층의 상면 및 상기 기판의 측면의 일부에 설치된 제2 상면 전극층과, 적어도 상기 저항층을 덮도록 형성된 보호층을 구비한 저항기.
  27. 분할 홈을 가진 시트형상의 기판의 상면의 측부 및 분할 홈의 상면에 걸쳐짐과 동시에 상기 분할 홈 내에 전극 페이스트를 유입하여 제1 상면 전극층을 형성하는 공정과, 상기 제1 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하는 공정과, 적어도 상기 제1 상면 전극층과 저항층의 상면을 덮도록 보호층을 형성하는 공정과, 적어도 상기 제1 상면 전극층과 전기적으로 접속하는 제2 상면 전극층을 형성하는 공정과, 상기 제2 상면 전극층을 형성하여 이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의 기판으로 분할하는 공정과, 상기 스트립형상의 기판을 조각형상으로 분할하는 공정을 구비한, 기판측면의 일부에 전극을 갖는 저항기의 제조방법.
  28. 분할 홈을 갖는 시트형상의 기판의 상면의 측부 및 분할 홈의 상면에 걸쳐짐과 동시에 상기 분할 홈 내에 스퍼터링에 의해 제1 상면 전극층을 형성하는 공정과, 상기 제1 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하는 공정과, 적어도 상기 제1 상면 전극층과 저항층의 상면을 덮도록 보호층을 형성하는 공정과, 적어도 상기 제1 상면 전극층과 전기적으로 접속하는 제2 상면 전극층을 형성하는 공정과, 상기 제2 상면 전극층을 형성하여 이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의 기판으로 분할하는 공정과, 상기 스트립형상의 기판을 조각형상으로 분할하는 공정을 구비한, 기판측면의 일부에 전극을 갖는 저항기의 제조방법.
  29. 분할 홈을 가진 시트형상의 기판의 상면의 측부에 분할 홈의 상면에 걸치지 않고서 제1 상면 전극층을 형성하는 공정과, 상기 제1 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하는 공정과, 적어도 상기 제1 상면 전극층과 저항층의 상면을 덮도록 보호층을 형성하는 공정과, 적어도 상기 제1 상면 전극층과 전기적으로 접속하고 시트형상의 기판의 분할 홈의 상면에 걸쳐짐과 동시에 상기 분할 홈 내에 전극 페이스트를 유입하여 제2 상면 전극층을 형성하는 공정과, 상기 제2 상면 전극층을 형성하여 이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의 기판으로 분할하는 공정과, 상기 스트립형상의 기판을 조각형상으로 분할하는 공정을 구비한, 기판측면의 일부에 전극을 갖는 저항기의 제조방법.
  30. 분할 홈을 가진 시트형상의 기판의 상면의 측부에 분할 홈의 상면에 걸치지 않고서 제1 상면 전극층을 형성하는 공정과, 상기 제1 상면 전극층 사이를 전기적으로 접속하도록 저항층을 형성하는 공정과, 적어도 상기 제1 상면 전극층과 저항층의 상면을 덮도록 보호층을 형성하는 공정과, 적어도 상기 제1 상면 전극층과 전기적으로 접속하고 시트형상의 기판의 분할 홈의 상면에 걸쳐짐과 동시에 상기 분할 홈 내에 스퍼터링에 의해 제2 상면 전극층을 형성하는 공정과, 상기 제2 상면 전극층을 형성하여 이루어진 상기 시트형상의 기판의 분할 홈에서 상기 시트형상의 기판을 스트립형상의 기판으로 분할하는 공정과, 상기 스트립형상의 기판을 조각형상으로 분할하는 공정을 구비한, 기판측면의 일부에 전극을 갖는 저항기의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6859783B2 (en) * 1995-12-29 2005-02-22 Worldcom, Inc. Integrated interface for web based customer care and trouble management
US6587836B1 (en) 1997-09-26 2003-07-01 Worldcom, Inc. Authentication and entitlement for users of web based data management programs
EP1981041A2 (en) * 2000-01-17 2008-10-15 Matsushita Electric Industrial Co., Ltd. Resistor and method for manufacturing the same
TW517251B (en) * 2000-08-30 2003-01-11 Matsushita Electric Ind Co Ltd Resistor and method of manufacturing resistor
JP2002260901A (ja) * 2001-03-01 2002-09-13 Matsushita Electric Ind Co Ltd 抵抗器
EP1460649A4 (en) * 2001-11-28 2008-10-01 Rohm Co Ltd RESISITF PAVE AND METHOD OF MANUFACTURING THE SAME
US6727798B2 (en) 2002-09-03 2004-04-27 Vishay Intertechnology, Inc. Flip chip resistor and its manufacturing method
JP3967272B2 (ja) * 2003-02-25 2007-08-29 ローム株式会社 チップ抵抗器
US6828898B2 (en) * 2003-04-03 2004-12-07 Cts Corporation Fuel tank resistor card having improved corrosion resistance
EP1855294A1 (en) * 2005-03-02 2007-11-14 Rohm Co., Ltd. Chip resistor and manufacturing method thereof
PL1889920T3 (pl) * 2005-04-13 2010-06-30 Consejo Superior Investigacion Sposób identyfikacji związków do terapii antynowotworowej in vitro
JP2007073693A (ja) * 2005-09-06 2007-03-22 Rohm Co Ltd チップ抵抗器とのその製造方法
JP4889525B2 (ja) * 2007-03-02 2012-03-07 ローム株式会社 チップ抵抗器、およびその製造方法
JP2009302494A (ja) * 2008-05-14 2009-12-24 Rohm Co Ltd チップ抵抗器およびその製造方法
JP2010161135A (ja) * 2009-01-07 2010-07-22 Rohm Co Ltd チップ抵抗器およびその製造方法
JP5543146B2 (ja) * 2009-07-27 2014-07-09 ローム株式会社 チップ抵抗器およびチップ抵抗器の製造方法
US8441335B2 (en) 2010-10-21 2013-05-14 Analog Devices, Inc. Method of trimming a thin film resistor, and an integrated circuit including trimmable thin film resistors
WO2012114673A1 (ja) * 2011-02-24 2012-08-30 パナソニック株式会社 チップ抵抗器およびその製造方法
US8723637B2 (en) 2012-04-10 2014-05-13 Analog Devices, Inc. Method for altering electrical and thermal properties of resistive materials
TW201409493A (zh) * 2012-08-24 2014-03-01 Ralec Electronic Corp 晶片式排列電阻器及其製造方法
JP2014072242A (ja) * 2012-09-27 2014-04-21 Rohm Co Ltd チップ部品およびその製造方法
US9963777B2 (en) 2012-10-08 2018-05-08 Analog Devices, Inc. Methods of forming a thin film resistor
CN104376938B (zh) * 2013-08-13 2018-03-13 乾坤科技股份有限公司 电阻装置
JP6326192B2 (ja) * 2014-03-19 2018-05-16 Koa株式会社 チップ抵抗器およびその製造法
DE102016101247A1 (de) * 2015-11-02 2017-05-04 Epcos Ag Sensorelement und Verfahren zur Herstellung eines Sensorelements
US10312317B2 (en) * 2017-04-27 2019-06-04 Samsung Electro-Mechanics Co., Ltd. Chip resistor and chip resistor assembly
CN109841366A (zh) * 2019-02-25 2019-06-04 广东风华高新科技股份有限公司 一种电阻器端电极薄膜化的制备方法
TWI707366B (zh) * 2020-03-25 2020-10-11 光頡科技股份有限公司 電阻元件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960042780A (ko) * 1995-05-25 1996-12-21 모리시타 요이찌 칩형상전자부품 및 그 제조방법
JPH0969406A (ja) * 1995-08-31 1997-03-11 Matsushita Electric Ind Co Ltd 角形薄膜チップ抵抗器の製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2934736A (en) * 1957-10-08 1960-04-26 Corning Glass Works Electrical resistor
US4176445A (en) * 1977-06-03 1979-12-04 Angstrohm Precision, Inc. Metal foil resistor
JPS59185801U (ja) * 1983-05-26 1984-12-10 アルプス電気株式会社 チツプ抵抗
JPS6176377A (ja) * 1984-09-25 1986-04-18 Alps Electric Co Ltd サ−マルヘツド
NL8500433A (nl) * 1985-02-15 1986-09-01 Philips Nv Chipweerstand en werkwijze voor de vervaardiging ervan.
JPS61210601A (ja) * 1985-03-14 1986-09-18 進工業株式会社 チツプ抵抗器
US4792781A (en) * 1986-02-21 1988-12-20 Tdk Corporation Chip-type resistor
JPS63283001A (ja) * 1987-05-14 1988-11-18 Matsushita Electric Ind Co Ltd チップ電子部品
US4829553A (en) * 1988-01-19 1989-05-09 Matsushita Electric Industrial Co., Ltd. Chip type component
DE3921651A1 (de) * 1989-06-30 1991-01-10 Siemens Ag Mindestens sechsflaechiges elektronikbauteil fuer gedruckte schaltungen
US5077564A (en) * 1990-01-26 1991-12-31 Dynamics Research Corporation Arcuate edge thermal print head
JPH0430502A (ja) * 1990-05-28 1992-02-03 Matsushita Electric Ind Co Ltd 角形チップ部品
JP2836303B2 (ja) * 1990-08-13 1998-12-14 松下電器産業株式会社 角形チップ抵抗器およびその製造方法
JP2535441B2 (ja) * 1990-08-21 1996-09-18 ローム株式会社 チップ型抵抗器の製造方法
US5294910A (en) * 1991-07-01 1994-03-15 Murata Manufacturing Co., Ltd. Platinum temperature sensor
JPH0629102A (ja) * 1992-07-10 1994-02-04 Alps Electric Co Ltd チップ抵抗器およびその製造方法
US5680092A (en) * 1993-11-11 1997-10-21 Matsushita Electric Industrial Co., Ltd. Chip resistor and method for producing the same
JPH07230905A (ja) * 1994-02-17 1995-08-29 Matsushita Electric Ind Co Ltd チップ抵抗器の製造方法
JPH08306503A (ja) * 1995-05-11 1996-11-22 Rohm Co Ltd チップ状電子部品
JP3637124B2 (ja) * 1996-01-10 2005-04-13 ローム株式会社 チップ型抵抗器の構造及びその製造方法
JPH09246001A (ja) * 1996-03-08 1997-09-19 Matsushita Electric Ind Co Ltd 抵抗組成物およびこれを用いた抵抗器
EP0810614B1 (en) * 1996-05-29 2002-09-04 Matsushita Electric Industrial Co., Ltd. A surface mountable resistor
JPH1126204A (ja) * 1997-07-09 1999-01-29 Matsushita Electric Ind Co Ltd 抵抗器およびその製造方法
TW424245B (en) * 1998-01-08 2001-03-01 Matsushita Electric Ind Co Ltd Resistor and its manufacturing method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960042780A (ko) * 1995-05-25 1996-12-21 모리시타 요이찌 칩형상전자부품 및 그 제조방법
JPH0969406A (ja) * 1995-08-31 1997-03-11 Matsushita Electric Ind Co Ltd 角形薄膜チップ抵抗器の製造方法

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Publication number Publication date
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