KR100298612B1

KR100298612B1 - Cmos저전압전류레퍼런스

Info

Publication number: KR100298612B1
Application number: KR1019970026598A
Authority: KR
Inventors: 데이비드 더블유. 보어스틀러; 대니얼 엠. 드레프스
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1996-08-19
Filing date: 1997-06-23
Publication date: 2001-10-26
Anticipated expiration: 2017-06-23
Also published as: US5745000A; KR19980018155A

Abstract

전원 전압에 비교적 무관하며 실질적으로 안정된 전류를 발생시키는 CMOS 전류 레퍼런스가 제공된다. 전류 레퍼런스는 비교적 낮은 전원 전압 레벨(1.5 내지 3.3 볼트)에서 높은 레벨의 전압 서플라이 리젝션을 제공하는 복수의 P 채널 FET들 및 복수의 제로 임계 전압 N 채널 FET들을 포함한다. P 채널 FET들 및 제로 임계 전압 N 채널 FET들을 전류 미러 및 캐스케이드 구성으로 이용함으로써 전원 전압의 변동에 대한 전류의 민감도가 저감된다. 전류 레퍼런스는 보다 높은 오프셋 전압 성능을 보인다. 또한, CMOS 전류 레퍼런스는 제로 임계 전압 N 채널 FET들의 채널 길이가 증가함에 따라 전류가 증가할 것이기 때문에 프로세스 변화를 보상하도록 설계될 수 있다.

Description

CMOS 저전압 전류 레퍼런스

본 발명은 전류 레퍼런스(current reference)에 관한 것이며, 특히, 제로 임계 전압 N 채널 FET들을 이용하며 전원 전압의 변동에 대해 높은 이뮤니티(high immunity)를 갖는 저전압 CMOS 전류 레퍼런스에 관한 것이다.

반도체 공정에서의 기술적인 발전에 따라 단일 집적 회로 상에 제조되는 트랜지스터들의 수가 상당히 증가하게 되었다. 트랜지스터들의 수의 증가와 더불어 집적 회로에 의해 손실되는 전력량도 증가하게 된다. 전력 손실 (또는 전력 소모)를 저감하려는 노력의 일환으로, 설계자들은 그런 집적 회로에서의 전원의 전압 레벨을 종래의 5 볼트에서 3.3 볼트로 저감하였다. 차세대 CMOS 집적 회로들은 대략 1.0 볼트와 3.3 볼트 사이의 전원에 의해 동작할 수 있을 것으로 기대된다.

일반적으로, 마이크로프로세서와 같은 초대규모 집적(VLSI) 회로들은 다양한 기능들을 수행하기 위해 전압 제어 및 전류 제어 발진기와 같은 혼합 신호 회로들(즉, 디지털과 아날로그)을 이용하는 경우가 증가하고 있다. 게다가, D/A(디지털 대 아날로그) 컨버터 및 승산기와 같은 다른 회로들이 CMOS 집적 회로들 내에 일반적으로 채용된다. 일반적으로 안정된 기준 전류를 필요로 하는 그러한 회로들을 이용하는 설계에서는, 전원 전압의 변화에 비교적 무관한 전류 레퍼런스를 제공하는 것이 불가피하다. 으로우 레벨 전원 전압의 이용 증가에 따라, 필요한 안정된 전류 레퍼런스를 제공하는 것은 더욱더 어려운 일이다.

그에 따라, CMOS 집적 회로들에서의 로우 레벨 전압 전원과 함께 이용하기 위한 안정된 전류 및 높은 전원 리젝션(power supply rejection)을 제공하는 CMOS 전류 레퍼런스가 필요하게 되었다. 또한, 전원의 변동에 대해 저감된 민감도를 갖는 CMOS 전류 레퍼런스가 필요하게 되었다. 게다가, 기판 PNP들을 이용하지 않는 CMOS가 필요하게 되었다. 또한, 트랜지스터 채널 길이가 증가함에 따라 출력 전류를 증가시킴으로써 CMOS 프로세스 변화(process variations)를 보상할 수 있는 전류 레퍼런스가 필요하게 되었다.

본 발명에 따르면, 전압 서플라이에 결합된 회로-상기 회로에 부하가 결합될때 저전압 공급 레벨에서 실질적으로 안정된 전류를 발생시킴-를 포함하는 CMOS 전류 레퍼런스가 제공된다. 상기 회로와 전압 서플라이 사이에 상기 전압 서플라이의 변동에 대한 상기 발생 회로의 민감도를 최소화하기 위한 제1 회로가 결합된다.

본 발명에 따르면, 전압 공급원에 결합되고 전류원 모드로 동작하도록 구성된 제1 P 채널 FET(전계 효과 트랜지스터)를 포함하는 전류 레퍼런스가 제공된다. 상기 제1 FET에 제2 제로 임계 전압 N 채널 FET가 결합된다. 상기 전압 공급원에 제3 제로 임계 전압 N 채널 FET도 결합되는데, 상기 제3 FET의 게이트 전극은 상기 제2 FET의 게이트 전극에 결합된다. 제4 제로 임계 전합 N 채널 FET의 드레인 전극이 상기 제2 FET의 소스 전극에 결합되는데, 상기 제4 FET는 상기 제4 FET의 소스 전극에 부하가 결합될 때 실질적으로 안정된 전류를 출력한다. 제5 N 채널 FET의 드레인 전극이 상기 제3 FET의 소스 전극에 결합되는데, 상기 제5 FET의 게이트 전극은 상기 제4 FET의 게이트 전극에 결합된다. 상기 제2 FET, 제3 FET, 제4 FET, 및 제5 FET의 게이트들 각각에서 정전압(positive voltage)을 발생시키기 위한 부가적인 회로가 제공된다.

이상은 뒤에 오는 본 발명의 상세한 설명을 보다 잘 이해할 수 있도록 본 발명의 특징 및 기술적 이점들을 다소 넓게 개설(outline)한 것이다. 이하 본 발명의 특허 청구 범위의 요지를 형성하는 본 발명의 부가적인 특징 및 이점들을 설명하겠다. 당 기술 분야의 숙련자라면 개시되어 있는 개념 및 구체적인 실시예가 본 발명의 동일한 목적을 수행하기 위해 변형하거나 다른 구조들을 설계하기 위한 기초로서 용이하게 이용될 수 있다는 사실을 알 것이다. 또한 당 기술분야의 숙련자라면 그러한 등가의 구성들이 첨부된 특허 청구의 범위에 제시된 본 발명의 사상 및 범위에서 벗어나지 않는다는 사실을 알 것이다.

제1도는 본 발명에 따른 CMOS 전류 레퍼런스를 도시하는 도면.

<도면의 주요부분에 대한 부호의 설명>

100 : CMOS 전류 레퍼런스

102, 104, 120, 124, 126, 128 : P 채널 FET

106, 108, 110 : 제로 임계 전압 N 채널 FET

112, 122 : N 채널 FET 114 : 저항기 부하

본 발명과 그 이점들을 보다 완전히 이해하기 위하여, 첨부 도면들과 함께 다음을 설명을 참조하자.

도면들을 참조하면, 같은 참조 부호들은 도면들 전체에 걸쳐서 같거나 또는 유사한 부분들을 가리킨다. CMOS 기술로 제조된 회로는 대각선이 안에 형성되고 게이트 전극이 인접하게 배치된 직사각형에 의해 표시되는 P 채널 FET들 및 대각선 이 없고 게이트 전극이 인접하게 배치된 직사각형에 의해 표시되는 N 채널 FET들을 가진다. 도면 전체에 걸쳐서 이 관례를 따를 것이다.

도 1을 참조하면, 본 발명에 따른 CMOS 전류 레퍼런스(100)가 도시되어 있다. 도시된 바와 같이, 전류 레퍼런스는 전원 전압 Vdd에 결합된 전류원 모드로 구성된 P 채널 전계 효과 트랜지스터(FET)(102)를 포함한다. FET(102)의 소스 전극 은 전원 전압 Vdd에 결합되고 FET(102)의 게이트 전극은 FET(102)의 드레인 전극에결합된다.

전류 레퍼런스(100)는 FET(102)의 드레인 전극에 결합된 드레인 전극을 갖는 제로 임계 전압 N 채널 FET(106), 및 FET(106)의 소스 전극에 결합된 드레인 전극을 갖는 또 하나의 제로 임계 전압 N 채널 FET(110)를 더 포함한다. "제로 임계 전압"(zero threshold voltage) FET는 대략 영(zero) 볼트의 임계 전압 Vt를 갖는 FET로서 정의된다. 일반적으로, 임계 전압 Vt는 FET의 드레인 전극과 소스 전극사이에 채널을 형성하여 감지할 수 있는 정도의 전류가 흐를 수 있게 하는 게이트 전극 대 소스 전극 전압이다. 도면에서 제로 임계 전압 N 채널 FET는 수평 해칭(hatching)이 있고 게이트 전극이 인접하게 배치된 직사각형에 의해 표시되어 있다.

FET(110)는 FET(110)의 소스 전극에 부하가 결합될 때 실질적으로 안정된 전류를 출력한다. 알겠지만, 부하(load,114)는 저항기, 저항기 및 다이오드, 또는 상기 전류 레퍼런스에 부하를 제공하는 임의의 다른 회로를 포함할 수 있다. 저항기 부하(114)는 실리사이드(silicide)되지 않은 도핑된 기판의 한 영역으로부터 구성될 수 있으며, 또는 폴리실리콘 게이트, 상호 접속 금속(interconnect metal) 또는 웰 저항기(well resistor)들을 포함할 수 있는데, 단 그 허용차(tolerance)들은 설계자가 받아들일 수 있는 것이어야 한다.

전류 레퍼런스는 전류 미러 구성(current mirror configuration)으로 FET(102)에 결합된 FET(104)를 더 포함하는데, FET들(102,104)의 드레인 전극들과 게이트 전극들이 함께 결합된다. FET(104)는 전원 전압 Vdd에 결합된 소스 전압을 갖는 P 채널 FET로서, FET(104)의 게이트 전극은 FET(102)의 게이트 및 드레인 전극에 결합된다. 또한, 전류 레퍼런스(100)는 FET(104)의 드레인 전극에 결합된 드레인 전극을 갖는 제로 임계 전압 N 채널 FET(108)을 더 포함한다. 또한, FET(108)의 게이트 전극은 FET(106)의 게이트 전극에 결합된다. FET(108)의 소스 전극에 드레인 전극이 결합된 또 하나의 N 채널 FET(112)가 제공된다. 또한, FET(112)의 게이트 전극은 FET(110)의 게이트 전극에 결합되고 또한 FET(108)의 드레인 전극에 결합된다.

P 채널 FET(120), N 채널 FET(122), P 채널 FET(124), P 채널 FET(126), 및 P 채널 FET(128)로 이루어진 시동 회로(start-up circuit, 119)는 FET(106), FET(108), FET(110), 및 FET(112)의 게이트 전극들 각각에서 정전압(positive voltage)을 발생시킨다. 시동 회로(119)는 이들 게이트 전극에서 영이 아닌 전압(non-zero voltage)이 발생되도록 해준다. 최초 시동 후에 FET들(124, 126)은 턴 오프된다. FET(128)는 전원에 하이 임피던스 결합을 제공하여 결합된 게이트들에서의 정전압을 보증한다.

알겠지만, 시동 회로(119)는 하나 이상의 FET, 저항기, 또는 다른 임의의 바이어싱 스킴(biasing scheme)-이들을 조합한 것을 포함-을 이용하여 설계될 수 있다. 설계자는 시동 회로(119)의 상태 함수를 수행하는 임의의 회로를 이용할 수 있다.

본 발명은 제로 임계 전압 N 채널 FET들을 이용하여 전원 전압의 변동에 비교적 무관한 실질적으로 안정된 전류를 제공하는 CMOS 전류 레퍼런스이다. 전류 레퍼런스(100)는 전형적으로 대략 3.3 볼트 내지 대략 1.5 볼트 정도, 또는 더 낮은 저 전원 전압에서 높은 Vdd 이뮤니티를 제공하도록 설계된다. Vdd 이뮤니티(Vdd immunity)란 Vdd 전원에 노이즈 또는 변동(noise or variations)이 있을 때도 제대로 또는 안정되게 동작을 계속하는 회로의 능력을 말하며, 때로는 전압 서플라이 리젝션(voltage supply rejection)(Vdd 전원에서의 노이즈 또는 변동의 효과의 거절 또는 저감)으로 불리기도 한다.

동작시, FET들(110,112) 간의 임계 전압차는 저항 R(부하(114))에 걸쳐 인가되어 전류 I를 발생시킨다. P 채널 FET들(102, 104)은 전류 미러 구성으로 구성되며 적어도 약 2 미크론의 비교적 긴 채널 길이를 갖도록 설계된다. FET들(102, 104)을 긴 채널을 갖도록 설계하면 Vdd의 변동에 대한, 그리고 채널 길이 변조 효과에 따른 Ids(N 채널 FET에서의 드레인 대 소스 전류, 또는 P 채널 FET에서의 소스 대 드레인 전류)의 민감도가 저감된다. 채널 길이 변조 효과는 비교적 긴 채널에 의해 최소화되며 트랜지스터 채널을 3차원에서 2차원으로 변형시키는 마스크 바이어스 허용차(mask bias tolerances)와 주입량 편차(implant variations)를 포함한다. P 채널 FET들(102, 104)과 N 채널 FET들(110, 112) 사아에 캐스케이드 단(cascade stage)으로 구성된 FET들(106, 108)을 부가함으로써 Vdd의 변동 또는 변화에 대한 전류 레퍼런스(100)의 이뮤니티를 향상시키는 데 도움이 된다. 제로 임계 전압FET들(106, 108)은 통상의 N 채널 FET들(즉, 양의 임계 전압을 갖는 FET들)보다 낮은 기판 바이스 민감도(body sensitivity)를 제공하여 선형 성능(linear performance)이 좋아진다. 궁극적인 전압 서플라이 리젝션은 FET들(106, 108)로 이루어진 캐스케이드 단의 설계와 결부된 FET들(102, 104)의 설계 사이즈에 좌우된다. 일반적으로, FET들(102, 104)의 채널의 폭과 길이는 둘 다 비교적 커서 민감도가 최소화되고 보다 낮은 Vdd에서의 동작이 허용된다. FET들(106, 108)도 적어도 약 1 미크론의 비교적 긴 채널 길이들을 갖도록 설계되어야 한다. 본 발명에서는 N 채널 제로 임계 전압 FET들을 이용함으로써 대략 1.9 볼트의 전원 전압에서(즉, 전원 전압이 1.9 볼트에서 1.7 볼트로 변한다면) 적어도 대략 35dB의 전원 리젝션(power supply rejection)을 발생시킬 수 있다. 보다 높은 전압에서는, 부가적인 P 채널 FET들을 캐스케이드하여 2.5 볼트에서의 비교적 높은 전원 리젝션을 발생시킬 수 있다.

알겠지만, FET(112)는 FET(110)보다 짧은 기하학적 채널 길이를 갖도록 설계될 수 있다. 이에 따라 전류는 채널 길이에 좌우될 것이다. 채널 길이가 증가함에 따라, 전류는 채널 길이가 증가함에 따라 임계 전압이 증가한다는 사실 때문에 증가하고, 그에 따라 저항기 R(부하(114))에 걸리는 전압이 증가된다. 이 원리는 CMOS 전압 제어 발진기 또는 CMOS I/O 드라이버에 이용될 수 있으며, 프로세스 변화를 부분적으로 보상하는 데 이용될 수 있다.

전형적으로 CMOS 시스템에서 프로세스의 속도가 저하되는 경우는 채널 길이가 증가하는 때문이다. 속도는 길이 "L"의 함수이기 때문에, 만일 채널 길이가 감소함에 따라 증가하는 전류가 발생된다면, 성능 보상이 달성될 수 있다. 이를 I/O 회로에 적용한다면 I/O 변화를 줄일 수 있으며 또는 지연 변화(delay variation)를 줄일 수 있다.

본 발명에 따르면, CMOS 집적 회로들에서의 로우 레벨 전압 전압과 함께 이용하기 위한 안정된 전류 및 높은 전원 리젝션(power supply rejection)을 제공하는 CMOS 전류 레퍼런스가 제공된다. 또한, 전원의 변동에 대해 저감된 민감도를 갖는 CMOS 전류 레퍼런스가 제공된다. 게다가, 기판 PNP들을 이용하지 않는 CMOS가 제공된다. 또한, 트랜지스터 채널 길이가 증가함에 따라 출력 전류를 증가시킴으로써 CMOS 프로세스 변화(process variations)를 보상할 수 있는 전류 레퍼런스가 제공된다.

본 발명과 그 이점들에 대해 이상의 상세한 설명에서 설명하고 첨부 도면에 도시하였지만, 당 기술 분야의 숙련자라면 본 발명이 개시되어 있는 실시예(들)에 한정되지 않고, 첨부된 특허 청구의 범위에 의해 정의된 발명의 사상 및 범위를 벗어나지 않고서 다수의 재배치, 대체 및 변형들이 이루어질 수 있다는 것을 알 것이다.

Claims

전류 레퍼런스(current reference)에 있어서,

A) 전압 서플라이에 결합되어, 상기 전압 서플라이의 변동에 대한 상기 전류 레퍼런스의 감응성(sensitivity)을 감소시키기 위한 제1 회로로서, 제1 제로 임계 전압 N 채널 FET(a first zero threshold voltage N-channel FET)를 포함하는 제1 회로; 및

B) 상기 제1 회로에 캐스케이드 접속된 회로로서, 이 회로에 부하가 결합될때 상기 전압 서플라이의 전압 레벨의 변동에도 불구하고 실질적으로 안정된 전류를 발생시키며, 제2 제로 임계전압 N 채널 FET(a second zero threshold voltage N-channel FET)를 포함하는 회로를 포함하는 전류 레퍼런스.
제1항에 있어서, 상기 제1 회로는, 전류원 모드(current source mode)로 구성된 하나 이상의 P 채널 FET를 더 포함하는 전류 레퍼런스.
제2항에 있어서, 상기 제1 제로 임계 전압 N 채널 FET는 상기 제2 제로 임계 전압 N 채널 FET 및 상기 하나 이상의 P 채널 FET에 결합되는 전류 레퍼런스.
제1항에 있어서, 상기 전류 레퍼런스는 상기 전압 서플라이가 대략 1.9 볼트일 때 적어도 35dB의 전압 서플라이 리젝션(voltage supply rejection)을 갖는 전류 레퍼런스.
제1항에 있어서, 상기 제1 제로 임계 전압 N 채널 FET의 게이트 전극 및 상기 제2 제로 임계 전압 N 채널 FET의 게이트 전극에 결합된 정전압(positive voltage)을 발생시키기 위한 회로를 더 포함하는 전류 레퍼런스.
제5항에 있어서, 상기 정전압을 발생시키기 위한 회로는 4개 이상의 P 채널 FET 및 하나 이상의 N 채널 FET를 포함하는 전류 레퍼런스.
제1항에 있어서, 상기 제1 회로는, 상기 전압 서플라이에 결합되고 전류 미러 구성(current mirror configuration)으로 결합된 제1 P 채널 FET 및 제2 P 채널 FET를 포함하되, 상기 제1 P 채널 FET 및 상기 제2 P 채널 FET는 각각 적어도 2 미크론의 채널 길이를 갖는 전류 레퍼런스.
제7항에 있어서, 상기 제1 회로는, 상기 제1 P 채널 FET에 결합되고 또한 상기 제2 제로 임계 전압 N 채널 FET에 결합된 제1 제로 임계 전압 N 채널 FET, 및 상기 제2 P 채널 FET에 결합된 제3 제로 임계 전압 N 채널 FET를 더 포함하되, 상기 제1 제로 임계 전압 N 채널 FET 및 상기 제3 제로 임계 전압 N 채널 FET는 각각 상기 제1 P 채널 FET 및 상기 제2 P 채널 FET에 캐스케이드 접속되는 전류 레퍼런스.
제8항에 있어서, 상기 제1 제로 임계 전압 N 채널 FET의 게이트 전극과 상기 제2 제로 임계 전압 N 채널 FET의 게이트 전극과 상기 제3 제로 임계 전압 N 채널 FET의 게이트 전극에 결합된 정전압(positive voltage)을 발생시키기 위한 회로를 더 포함하는 전류 레퍼런스.
전류 럼퍼런스(current reference)에 있어서,

A) 전압 공급원(voltage supply source)에 결합되고 전류원 모드로 동작하도록 구성된 제1 P 채널 FET,

B) 상기 제1 FET에 결합되고 소스 전극, 드레인 전극 및 게이트 전극을 갖는 제2 제로 임계 전압 N 채널 FET,

C) 상기 전압 공급원에 결합되고 소스 전극, 드레인 전극 및 게이트 전극을 갖는 제3 제로 임계 전압 N 채널 FET -상기 제3 FET의 게이트 전극은 상기 제2 FET의 게이트 전극에 결합됨-,

D) 소스 전극, 드레인 전극 및 게이트 전극을 갖는 제4 제로 임계 전압 N 채널 FET -상기 제4 FET의 드레인 전극은 상기 제2 FET의 소스 전극에 결합되며, 상기 제4 FET는 상기 제4 FET의 소스 전극에 부하가 결합될 때 실질적으로 안정된 전류를 출력함-,

E) 소스 전극, 드레인 전극 및 게이트 전극을 갖는 제5 N 채널 FET -상기 제5 FET의 드레인 전극은 상기 제3 FET의 소스 전극에 결합되며 상기 제5 FET의 게이트 전극은 상기 제4 FET의 게이트 전극에 결합됨-, 및

F) 상기 제2 FET, 제3 FET, 제4 FET, 및 제5 FET의 게이트 전극들 각각에서 정전압(positive voltage)을 발생시키기 위한 회로를 포함하는 전류 레퍼런스.
제10항에 있어서, 상기 제2 FET, 제3 FET, 제4 FET, 및 제5 FET의 게이트 전극들 각각에서 정전압을 발생시키기 위한 회로는 하나 이상의 FET들을 포함하는 전류 레퍼런스.
전류 레퍼런스(current reference)에 있어서,

A) 소스 전극, 드레인 전극 및 게이트 전극을 갖는 제1 P 채널 FET -상기 제1 FET의 소스 전극은 전압 공급원(voltage supply source)에 결합되며 상기 제1 FET의 게이트 전극은 상기 제1 FET의 드레인 전극에 결합됨-,

B) 소스 전극, 드레인 전극 및 게이트 전극을 갖는 제2 P 채널 FET -상기 제2 FET의 소스 전극은 전압 공급원에 결합되며 상기 제2 FET의 게이트 전극은 상기 제1 FET의 드레인 전극에 결합됨-,

C) 소스 전극, 드레인 전극 및 게이트 전극을 갖는 제3 제로 임계 전압 N 채널 FET-상기 제3 FET의 드레인 전극은 상기 제1 FET의 드레인 전극에 결합됨-,

D) 소스 전극, 드레인 전극 및 게이트 전극을 갖는 제4 제로 임계 전압 N 채널 FET-상기 제4 FET의 드레인 전극은 상기 제2 FET의 드레인 전극에 결합되며 상기 제4 FET의 게이트 전극은 상기 제3 FET의 게이트 전극에 결합됨-,

E) 소스 전극, 드레인 전극 및 게이트 전극을 갖는 제5 제로 임계 전압 N 채널 FET-상기 제5 FET의 드레인 전극은 상기 제3 FET의 소스 전극에 결합되며, 상기 제5 FET는 상기 제5 FET의 소스 전극에 부하가 결합될 때 실질적으로 안정된 전류를 출력함-,

F) 소스 전극, 드레인 전극 및 게이트 전극을 갖는 제6 N 채널 FET -상기 제6 FET의 드레인 전극은 상기 제4 FET의 소스 전극에 결합되며 상기 제6 FET의 게이트 전극은 상기 제5 FET의 게이트 전극에 결합되고 상기 제4 FET의 드레인 전극에 결합됨, 및

G) 상기 제3 FET, 제4 FET, 제5 FET, 및 제6 FET의 게이트 전극들 각각에서 정전압(positive voltage)을 발생시키기 위한 회로를 포함하는 전류 레퍼런스.
제12항에 있어서, 상기 제3 FET, 제4 FET, 제5 FET, 및 제6 FET의 게이트 전극들 각각에서 정전압을 발생시키기 위한 회로는 하나 이상의 FET들을 포함하는 전류 레퍼런스.
제1항에 있어서, 게이트 전극을 갖는 제3 N 채널 FET를 더 포함하며, 상기 제3 FET의 게이트 전극은 상기 제2 FET의 게이트 전극에 결합되는 전류 레퍼런스.
제14항에 있어서, 상기 제2 FET는 소정의 채널 길이를 갖고 상기 제3 FET는 소정의 채널 길이를 갖되, 상기 제2 FET의 채널 길이는 상기 제3 FET의 채널 길이보다 긴 전류 레퍼런스.
제10항에 있어서, 상기 제4 FET는 소정의 채널 길이를 갖고 상기 제5 FET는 소정의 채널 길이를 갖되, 상기 제4 FET의 채널 길이는 상기 제5 FET의 채널 길이보다 긴 전류 레퍼런스.
제11항에 있어서, 상기 제1 FET는적어도 2 미크론의 채널 길이를 갖는 전류 레퍼런스.
제13항에 있어서, 상기 제5 FET는 소정의 채널 길이를 갖고 상기 제6 FET는 소정의 채널 길이를 갖되, 상기 제5 FET의 채널 길이는 상기 제6 FET의 채널 길이보다 긴 전류 레퍼런스.
제1항에 있어서, 상기 제1 회로는 상기 전압 서플라이에 결합되고 전류 미러 구성으로 결합된 제1 P 채널 및 제2 P 채널 FET를 포함하며, 상기 제1 P 채널 FET 및 제2 P 채널 FET 중 적어도 하나는 약 2 미크론의 채널 길이를 갖는 전류 레퍼런스.