[go: up one dir, main page]

KR100271207B1 - 보조 트랜지스터를 구비한 고속/저전력 전계효과트랜지스터 - Google Patents

보조 트랜지스터를 구비한 고속/저전력 전계효과트랜지스터 Download PDF

Info

Publication number
KR100271207B1
KR100271207B1 KR1019980007771A KR19980007771A KR100271207B1 KR 100271207 B1 KR100271207 B1 KR 100271207B1 KR 1019980007771 A KR1019980007771 A KR 1019980007771A KR 19980007771 A KR19980007771 A KR 19980007771A KR 100271207 B1 KR100271207 B1 KR 100271207B1
Authority
KR
South Korea
Prior art keywords
transistor
source
drain
type
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019980007771A
Other languages
English (en)
Other versions
KR19990074292A (ko
Inventor
신형철
길준호
제민규
이종호
Original Assignee
윤덕용
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤덕용, 한국과학기술원 filed Critical 윤덕용
Priority to KR1019980007771A priority Critical patent/KR100271207B1/ko
Publication of KR19990074292A publication Critical patent/KR19990074292A/ko
Application granted granted Critical
Publication of KR100271207B1 publication Critical patent/KR100271207B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]

Landscapes

  • Logic Circuits (AREA)

Abstract

본 발명은 주 트랜지스터의 바디 부위에 바이어스를 가함으로써, 논리값(logic value)의 전이시 문턱 전압(threshold voltage)을 낮춰 빠른 동작이 이루어지도록 하고, 그 외에는 높은 문턱전압을 유지하여 누설전류가 작도록 하며, 동작 전압에 제한 없이 동작되도록 한 전계효과트랜지스터를 제공하는데 그 목적이 있다.
본 발명에 따르면, 반도체의 바디 부위 내에 형성되며, 소오스, 드레인, 상기 소오스와 드레인간 형성되는 채널 부위, 그리고 상기 채널 부위 상에 접속된 게이트를 구비한 제1트랜지스터와; 반도체의 바디 부위 내에 형성되며, 소오스, 드레인, 상기 소오스와 드레인간 형성되는 채널 부위, 그리고 상기 채널 부위 상에 접속된 게이트를 구비한 제2트랜지스터를 포함하며; 상기 제2트랜지스터의 소오스는 상기 제1트랜지스터의 바디 부위에 연결되고, 상기 제2트랜지스터의 드레인은 상기 제1트랜지스터의 게이트에 연결되며, 상기 제2트랜지스터의 게이트는 상기 제1트랜지스터의 드레인 또는 소오스에 연결된 것을 특징으로 하는 반도체 장치가 제공된다.

Description

보조 트랜지스터를 구비한 고속/저전력 전계효과트랜지스터
본 발명은 보조 트랜지스터(subsidiary MOSFET)를 구비한 고속/저전력 전계효과트랜지스터(FET: Field Effect Transistor)에 관한 것으로, 더욱 자세하게는 보조 트랜지스터의 소오스(source)를 주 트랜지스터의 바디(body) 부위에 연결하고, 보조 트랜지스터의 게이트(gate)를 주 트랜지스터의 소오스 혹은 드레인(drain)에 연결하여 주 트랜지스터의 바디 부위에 바이어스를 가함으로써, 논리값(logic value)의 전이시 문턱 전압(threshold voltage)을 낮춰 빠른 동작이 이루어지도록 하고, 그 외에는 높은 문턱전압을 유지하여 누설전류가 작도록 한 전계효과트랜지스터에 관한 것이다.
최근들어 디지털 로직 회로는 고속/저전력 동작을 목표로 발전하고 있다. 특히, 대부분의 전자 제품이 휴대화되어 감에 따라 저전력에 대한 요구는 점차 증가 하고 있는 실정이다.
저전력으로 동작하는 로직 회로를 구성하기 위해서는 동작 전압을 낮추어 제공하면 되지만, 이럴 경우 로직 회로의 동작속도가 현저하게 감소하는 문제점이 있다. 일반적으로 MOSFET를 동작시키기 위해서는 문턱전압의 약 3배 정도의 동작전압이 필요하다.
도1은 이러한 목적으로 저전력화를 위한 종래 전계효과트랜지스터(FET)의 회로도로서, 이는 미합중국 특허 제5,559,368호에 제시되어 있다.
전계효과트랜지스터는 반도체의 바디(body) 부위(region) 내에 형성되며, 소오스(source), 드레인(drain), 상기 소오스와 드레인 사이의 채널 부위(channel region), 그리고 상기 채널 부위 상에 접속된 게이트(gate)를 구비한다.
상기 미합중국 특허 제5,559,368호에 제시된 종래의 저전력화를 위한 전계효과트랜지스터의 로직 회로는 도1에 도시된 바와 같이 제2트랜지스터(12)의 소오스를 제1트랜지스터(11)의 바디 부위에 연결하고, 제2트랜지스터(12)의 드레인을 제1트랜지스터(11)의 게이트에 연결하며, 제1트랜지스터(11)의 소오스를 기준전위(Vdd)에 연결한다. 그리고, 제2트랜지스터(12)의 게이트에는 적당한 게이트 전압을 접속하여 게이트를 바이어싱(biasing) 한다. 이것에 의해 제2트랜지스터(12)는 제1트랜지스터(11)의 소오스와 관련된 제1트랜지스터(11)의 바디 부위에 순방향 바이어스(bias)를 제공한다.
이와 같은 종래의 전계효과트랜지스터는 보조 트랜지스터의 게이트에 소정의 전압을 인가하기 때문에 이와 같은 트랜지스터 구조를 채용한 로직 회로에서는 기본적인 동작전압(약 0.7V)이 요구된다. 그러므로, 이와 같은 로직 회로는 동작전압이 제한되며, 이를 로직 회로에 적용시 회로가 복잡해지는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 보조 트랜지스터의 소오스를 주 트랜지스터의 바디(body) 부위에 연결하고, 보조 트랜지스터의 게이트를 주 트랜지스터의 소오스 혹은 드레인(drain)에 연결하여 주 트랜지스터의 바디 부위에 바이어스를 가함으로써, 논리값(logic value)의 전이시 문턱 전압(threshold voltage)을 낮춰 빠른 동작이 이루어지도록 하고, 그 외에는 높은 문턱전압을 유지하여 누설전류가 작도록 하며, 동작 전압에 제한 없이 동작되도록 한 전계효과트랜지스터를 제공하는데 그 목적이 있다.
도1은 종래의 전계효과트랜지스터(FET)의 회로 구성도.
도2a는 본 발명의 한 실시예에 따른 N형 전계효과트랜지스터의 회로 구성도.
도2b는 본 발명의 한 실시예에 따른 P형 전계효과트랜지스터의 회로 구성도.
도3은 본 발명을 적용한 인버터의 회로 구성도.
도4a는 본 발명이 적용된 인버터의 입력과 출력 상태를 종래의 출력과 비교한 그래프.
도4b는 본 발명에 따른 주트랜지스터의 바디 부위의 전위 변화를 나타낸 그래프.
*도면의 주요 부분에 대한 부호의 설명*
21 : 주 N형 트랜지스터 22 : 보조 N형 트랜지스터
23 : 주 P형 트랜지스터 24 : 보조 P형 트랜지스터
따라서, 상기 목적을 달성하기 위한 본 발명에 따르면, 반도체의 바디 부위 내에 형성되며, 소오스, 드레인, 상기 소오스와 드레인간 형성되는 채널 부위, 그리고 상기 채널 부위 상에 접속된 게이트를 구비한 제1트랜지스터와; 반도체의 바디 부위 내에 형성되며, 소오스, 드레인, 상기 소오스와 드레인간 형성되는 채널 부위, 그리고 상기 채널 부위 상에 접속된 게이트를 구비한 제2트랜지스터를 포함하며; 상기 제2트랜지스터의 소오스는 상기 제1트랜지스터의 바디 부위에 연결되고, 상기 제2트랜지스터의 드레인은 상기 제1트랜지스터의 게이트에 연결되며, 상기 제2트랜지스터의 게이트는 상기 제1트랜지스터의 드레인 또는 소오스에 연결된 것을 특징으로 하는 반도체 장치가 제공된다.
아래에서, 첨부된 도면을 참조하여 본 발명의 양호한 실시예를 상세히 설명하겠다.
도2a는 본 발명의 한 실시예에 따른 N형 전계효과트랜지스터의 회로 구성도로서, 도면에서 21은 주 N형 트랜지스터, 22는 보조 N형 트랜지스터를 각각 나타낸다.
도2a에 도시된 바와 같이, 본 발명에서는 일반적인 MOS(Metal Oxide Semiconductor) 트랜지스터 2개를 구비하여 하나는 주 트랜지스터(21)로 일반적인 트랜지스터의 동작이 이루어지고, 다른 하나는 보조 트랜지스터(22)로 상기 주 트랜지스터(22)의 바디 부위에 바이어스를 인가하는 수단으로 사용된다.
이런 보조 트랜지스터(22)와 주 트랜지스터(21)의 연결 관계를 살펴보면, 보조 트랜지스터(22)의 소오스는 주 트랜지스터(21)의 바디 부위에 연결된다. 그리고, 보조 트랜지스터(22)의 드레인은 주 트랜지스터(21)의 게이트에 연결되고, 보조 트랜지스터(22)의 게이트는 주 트랜지스터(21)의 드레인 혹은 소오스에 연결된다.
여기서, 전술한 종래의 미합중국 특허 제5,559,368호와 비교해 볼 때, 본 발명은 보조 트랜지스터(22)의 게이트를 주 트랜지스터(21)의 소오스 혹은 드레인에 연결하고 있으며, 이로 인해 본 발명은 동작전압의 제한 없이 사용할 수 있으며, 회로 구성이 단순해 로직 회로에 적용시 용이하게 구현할 수 있다.
도2b는 본 발명의 한 실시예에 따른 P형 전계효과트랜지스터의 회로 구성도로서, 도면에서 23은 주 P형 트랜지스터, 24는 보조 P형 트랜지스터를 각각 나타낸다.
도2b에 도시된 P형 트랜지스터도 상기 도2a에서 설명한 N형 트랜지스터와 마찬가지로, 보조 트랜지스터(24)와 주 트랜지스터(23)를 구비하며, 동일한 연결 구조를 갖는다.
아래에서, 앞서 설명한 바와 같은 본 발명의 트랜지스터 회로를 구체적인 로직 회로에 적용하여 그 동작 및 효과를 살펴보겠다.
도3은 본 발명을 적용한 인버터의 회로 구성도이고, 도4a는 본 발명이 적용된 인버터의 입력과 출력 상태를 종래의 출력과 비교한 그래프이며, 도4b는 본 발명에 따른 주 트랜지스터의 바디 부위의 전위 변화를 나타낸 그래프이다.
도3에 도시된 인버터 회로는 일반적인 인버터 회로에 단지 본 발명에서 제시된 것처럼 P형 주 트랜지스터(Mp)에 P형 보조 트랜지스터(Mp*)가 연결되고, N형 주 트랜지스터(Mn)에는 N형 보조 트랜지스터(Mn*)가 연결된 구성을 갖는다.
즉, P형 보조 트랜지스터(Mp*)의 드레인은 입력단과 연결된 P형 주 트랜지스터(Mp)의 게이트에 연결되고, P형 보조 트랜지스터(Mp*)의 소오스는 P형 주 트랜지스터(Mp)의 바디 부위에 연결되며, P형 보조 트랜지스터(Mp*)의 게이트는 출력단과 연결된 P형 주 트랜지스터(Mp)의 드레인에 연결된다. 한편, N형 보조 트랜지스터(Mn*)의 드레인은 입력단과 연결된 N형 주 트랜지스터(Mn)의 게이트에 연결되고, N형 보조 트랜지스터(Mn*)의 소오스는 N형 주 트랜지스터(Mn)의 바디 부위에 연결되며, N형 보조 트랜지스터(Mn*)의 게이트는 출력단과 연결된 N형 주 트랜지스터(Mn)의 소오스에 연결된다.
이와 같은 구성을 갖는 인버터 회로의 동작을 살펴보면 아래와 같다.
먼저, 입력값이 '0'에서 '1'로 전이 할 때의 동작을 살펴보면, 입력값이 '0'이면 P형 주 트랜지스터(Mp)가 턴-온되어 채널이 형성되므로, 출력값은 '1'이 된다. 이 경우 N형 보조 트랜지스터(Mn*)의 게이트는 출력단에 연결되어 있으므로 N형 보조 트랜지스터(Mn*)는 턴-온되며, P형 보조 트랜지스터(Mp*)와 N형 주 트랜지스터(Mn)는 턴-오프되어 있다. 따라서, 이 경우에는 N형 주 트랜지스터(Mn)의 바디 부위는 '0'이 된다.
이제, 입력값이 '0'에서 '1'로 변하면 P형 주 트랜지스터(Mp)는 턴-오프되고, N형 주 트랜지스터(Mn)가 턴-온되면서 N형 주 트랜지스터(Mn)와 N형 보조 트랜지스터(Mn*)는 모두 턴-온 상태가 된다. 이것에 의해 입력값 '1'이 N형 보조 트랜지스터(Mn*)의 형성된 채널을 통해 N형 주 트랜지스터(Mn)의 바디 부위에 전달되므로, N형 주 트랜지스터(Mn)의 바디 전압은 다이오드의 턴-온 전압인 약 0.7볼트까지 빠르게 상승된다. 이로써, N형 주 트랜지스터(Mn)의 문턱 전압은 낮아지고, N형 주 트랜지스터(Mn)의 전류가 증가되어 출력단의 부하 캐패시터(CL)가 더 빠르게 방전된다. 점차 출력이 '0'으로 떨어짐에 따라 N형 주 트랜지스터(Mn)의 바디 전압은 보조트랜지스터 채널 전자의 유입과 캐패시티브 커플링(capacitive-coupling) 효과에 의해 감소하게 된다. 로직 전이가 끝나면 N형 주 트랜지스터(Mn)의 바디 전압은 약 0 ∼ 0.3볼트 정도가 된다. 이와 같은 과정을 통해 출력단이 '0'으로 전이되면서 N형 보조 트랜지스터(Mn*)는 턴-오프되고, P형 보조 트랜지스터(Mp*)는 턴-온된다.
다시, 입력값이 '1'에서 '0'으로 바뀌면 N형 주 트랜지스터(Mn)의 바디 전압은 '0'이 되고, P형 주 트랜지스터(Mp)는 턴-온된다. 이 경우, P형 주 트랜지스터(Mp)와 P형 보조 트랜지스터(Mp*) 모두 턴-온되어 있으므로, P형 주 트랜지스터(Mp)의 바디에는 '0'의 입력값이 인가된다. 따라서, P형 주 트랜지스터(Mp)의 턴-온 전압이 빠르게 상승하므로 문턱전압은 낮아진다. 이로써, 출력단은 빠르게 기준 전위(Vdd)의 영향을 받는다.
이러한 동작 결과를 나타낸 그래프가 도4a 및 도4b에 도시되어 있다. 상기와 같은 본 발명은 앞서 설명한 인버터 회로뿐만 아니라 CPL(Complementary Pass-transistor Logic), CMOS(Complementary symmetry MOS) 형태의 논리 회로에도 적용될 수 있다.
도4a 및 도4b에 도시된 바와 같이 주 트랜지스터의 바디에 바이어스를 인가하여 문턱전압을 낮춤으로써, 도4a에 도시된 바와 같이 종래의 동작 결과에 비해 보다 빠른 동작이 이루어짐을 알 수 있다.
따라서, 상기와 같이 구성된 본 발명은 저전압 및 고속 동작이 가능하며, 동작 전압에 제한 없이 사용할 수 있고, 회로 구조가 간단하여 상기 본 발명을 로직 회로에 적용시 전체적인 칩 면적을 줄일 수 있는 효과가 있다.
이상에서 본 발명의 보조 트랜지스터를 구비한 고속/저전력 전계효과트랜지스터에 대한 기술사상을 첨부도면과 함께 서술하였지만 이는 본 발명의 가장 양호한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (2)

  1. 반도체의 바디 부위 내에 형성되며, 소오스, 드레인, 상기 소오스와 드레인간 형성되는 채널 부위, 그리고 상기 채널 부위 상에 접속된 게이트를 구비한 제1트랜지스터와,
    반도체의 바디 부위 내에 형성되며, 소오스, 드레인, 상기 소오스와 드레인간 형성되는 채널 부위, 그리고 상기 채널 부위 상에 접속된 게이트를 구비한 제2트랜지스터를 포함하며,
    상기 제2트랜지스터의 소오스는 상기 제1트랜지스터의 바디 부위에 연결되고, 상기 제2트랜지스터의 드레인은 상기 제1트랜지스터의 게이트에 연결되며, 상기 제2트랜지스터의 게이트는 상기 제1트랜지스터의 드레인에 연결된 것을 특징으로 하는 반도체 장치.
  2. 반도체의 바디 부위 내에 형성되며, 소오스, 드레인, 상기 소오스와 드레인간 형성되는 채널 부위, 그리고 상기 채널 부위 상에 접속된 게이트를 구비한 제1트랜지스터와,
    반도체의 바디 부위 내에 형성되며, 소오스, 드레인, 상기 소오스와 드레인간 형성되는 채널 부위, 그리고 상기 채널 부위 상에 접속된 게이트를 구비한 제2트랜지스터를 포함하며,
    상기 제2트랜지스터의 소오스는 상기 제1트랜지스터의 바디 부위에 연결되고, 상기 제2트랜지스터의 드레인은 상기 제1트랜지스터의 게이트에 연결되며, 상기 제2트랜지스터의 게이트는 상기 제1트랜지스터의 소오스에 연결된 것을 특징으로 하는 반도체 장치.
KR1019980007771A 1998-03-09 1998-03-09 보조 트랜지스터를 구비한 고속/저전력 전계효과트랜지스터 Expired - Fee Related KR100271207B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980007771A KR100271207B1 (ko) 1998-03-09 1998-03-09 보조 트랜지스터를 구비한 고속/저전력 전계효과트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980007771A KR100271207B1 (ko) 1998-03-09 1998-03-09 보조 트랜지스터를 구비한 고속/저전력 전계효과트랜지스터

Publications (2)

Publication Number Publication Date
KR19990074292A KR19990074292A (ko) 1999-10-05
KR100271207B1 true KR100271207B1 (ko) 2000-11-01

Family

ID=19534469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980007771A Expired - Fee Related KR100271207B1 (ko) 1998-03-09 1998-03-09 보조 트랜지스터를 구비한 고속/저전력 전계효과트랜지스터

Country Status (1)

Country Link
KR (1) KR100271207B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102044629B1 (ko) * 2018-05-09 2019-11-13 광운대학교 산학협력단 낮은 온-저항을 갖는 cmos 스위치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102112794B1 (ko) * 2019-03-25 2020-05-19 주식회사 레오엘에스아이 스위칭 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102044629B1 (ko) * 2018-05-09 2019-11-13 광운대학교 산학협력단 낮은 온-저항을 갖는 cmos 스위치

Also Published As

Publication number Publication date
KR19990074292A (ko) 1999-10-05

Similar Documents

Publication Publication Date Title
JP3118071B2 (ja) レベル変換回路
US8674745B2 (en) Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit
US4791321A (en) CMOS output circuit device
JP2623374B2 (ja) 出力回路
US6377075B1 (en) High voltage protection circuit on standard CMOS process
US4346310A (en) Voltage booster circuit
US4071784A (en) MOS input buffer with hysteresis
US5432462A (en) Input buffer circuit having sleep mode and bus hold function
JPS62283718A (ja) 論理集積回路装置
KR100271207B1 (ko) 보조 트랜지스터를 구비한 고속/저전력 전계효과트랜지스터
US6069512A (en) Dynamic circuits and static latches with low power dissipation
US6452827B1 (en) I/O circuit of semiconductor integrated device
US5276362A (en) BiCMOS TTL to CMOS level translator
KR100298612B1 (ko) Cmos저전압전류레퍼런스
KR100530933B1 (ko) 레벨 변환 회로
US6501298B1 (en) Level-shifting circuitry having “low” output during disable mode
JPS61198817A (ja) 半導体集積回路装置
US6731156B1 (en) High voltage transistor protection technique and switching circuit for integrated circuit devices utilizing multiple power supply voltages
US6459300B1 (en) Level-shifting circuitry having “high” output during disable mode
US4868903A (en) Safe logic zero and one supply for CMOS integrated circuits
KR940007182Y1 (ko) 엔모오스 인버터 회로
US5777490A (en) Circuitry and method for translating voltages
JPH05326863A (ja) 半導体集積回路
JPH0653800A (ja) 出力回路
US5475242A (en) Notched insulation gate static induction transistor integrated circuit

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19980309

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19980309

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20000630

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20000811

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20000812

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20030801

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20040730

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20050729

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20060731

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20070731

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20080728

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20080728

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee