JPH05326863A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05326863A JPH05326863A JP4122438A JP12243892A JPH05326863A JP H05326863 A JPH05326863 A JP H05326863A JP 4122438 A JP4122438 A JP 4122438A JP 12243892 A JP12243892 A JP 12243892A JP H05326863 A JPH05326863 A JP H05326863A
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】異なる動作電圧を持つ半導体集積回路同士を相
互に接続する際に、低電圧動作をしている半導体集積回
路の３ステートバッファ回路および３ステート双方向バ
ッファ回路のゲート破壊や高電圧電源から低電圧電源へ
の電流の流入を防ぐ。 【構成】Ｎ型ＭＯＳトランジスタＮ１のゲート酸化膜を
内部回路６中のＭＯＳトランジスタのゲート酸化膜より
厚くする事により、耐圧をＶDD2 以上に上げる。また、
ダイオードＤi を設けて、出力端子７がハイ・インピー
ダンス状態の時、バス８を経由して出力端子７に供給さ
れた外部のＬＳＩ２の高電圧ＶDD2 が非導通状態となっ
ているＰ型ＭＯＳトランジスタＰ１を導通させてしま
い、外部のＬＳＩ２の高位電源線４からＬＳＩ１の高位
電源線３に向かって電流が流れてしまうことを防止す
る。
互に接続する際に、低電圧動作をしている半導体集積回
路の３ステートバッファ回路および３ステート双方向バ
ッファ回路のゲート破壊や高電圧電源から低電圧電源へ
の電流の流入を防ぐ。 【構成】Ｎ型ＭＯＳトランジスタＮ１のゲート酸化膜を
内部回路６中のＭＯＳトランジスタのゲート酸化膜より
厚くする事により、耐圧をＶDD2 以上に上げる。また、
ダイオードＤi を設けて、出力端子７がハイ・インピー
ダンス状態の時、バス８を経由して出力端子７に供給さ
れた外部のＬＳＩ２の高電圧ＶDD2 が非導通状態となっ
ているＰ型ＭＯＳトランジスタＰ１を導通させてしま
い、外部のＬＳＩ２の高位電源線４からＬＳＩ１の高位
電源線３に向かって電流が流れてしまうことを防止す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、ＣＭＯＳトランジスタで構成された３ステート出
力バッファ回路および３ステート双方向バッファ回路を
有し、外部から入力される信号レベルよりも低い電源電
圧で動作する型の半導体集積回路に関する。
特に、ＣＭＯＳトランジスタで構成された３ステート出
力バッファ回路および３ステート双方向バッファ回路を
有し、外部から入力される信号レベルよりも低い電源電
圧で動作する型の半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路に用いられる３ス
テート出力バッファ回路の回路図を図３に示す。同図を
参照すると、この３ステート出力バッファにおいては、
最終段のＮ型ＭＯＳトランジスタＮ１とＰ型ＭＯＳトラ
ンジスタＰ１の導通、非導通を内部回路６の出力信号Ｄ
ＡＴＡと制御信号▽ＥＮ（▽は反転を意味するバーの代
用。以下同じ）とで制御する事によって、３ステート出
力バッファの出力を高レベル，低レベルおよびハイ・イ
ンピーダンスの三状態のいずれかに切り換えている。
テート出力バッファ回路の回路図を図３に示す。同図を
参照すると、この３ステート出力バッファにおいては、
最終段のＮ型ＭＯＳトランジスタＮ１とＰ型ＭＯＳトラ
ンジスタＰ１の導通、非導通を内部回路６の出力信号Ｄ
ＡＴＡと制御信号▽ＥＮ（▽は反転を意味するバーの代
用。以下同じ）とで制御する事によって、３ステート出
力バッファの出力を高レベル，低レベルおよびハイ・イ
ンピーダンスの三状態のいずれかに切り換えている。
【０００３】図３において、１は半導体集積回路（以下
ＬＳＩと記す）、３はＬＳＩ１の高位電源線（電源電圧
ＶDD1 ）、５はＬＳＩ１の或る一つの３ステート出力バ
ッファ回路、６はＬＳＩ１の内部回路部、７は出力バッ
ファ回路５の出力端子、Ｐ１はＰ型ＭＯＳトランジス
タ、Ｎ１はＮ型ＭＯＳトランジスタ、１２はＮＡＮＤゲ
ート、１３は反転増幅器、１４はＮＯＲゲート、ＤＡＴ
Ａは内部回路６から出力バッファ回路５に入るデータ信
号、▽ＥＮは出力バッファ回路５の状態を切り換えるた
めの制御信号である。
ＬＳＩと記す）、３はＬＳＩ１の高位電源線（電源電圧
ＶDD1 ）、５はＬＳＩ１の或る一つの３ステート出力バ
ッファ回路、６はＬＳＩ１の内部回路部、７は出力バッ
ファ回路５の出力端子、Ｐ１はＰ型ＭＯＳトランジス
タ、Ｎ１はＮ型ＭＯＳトランジスタ、１２はＮＡＮＤゲ
ート、１３は反転増幅器、１４はＮＯＲゲート、ＤＡＴ
Ａは内部回路６から出力バッファ回路５に入るデータ信
号、▽ＥＮは出力バッファ回路５の状態を切り換えるた
めの制御信号である。
【０００４】図３の回路で、制御信号▽ＥＮを低レベル
とすると、出力端子７には内部回路６の出力信号ＤＡＴ
Ａがそのまま出力バッファ回路５の出力として出力され
る。又、制御信号▽ＥＮを高レベルとすると、Ｎ型，Ｐ
型ＭＯＳトランジスタＮ１，Ｐ１が両方ともオフとなる
ので、出力バッファ７の出力状態はハイ・インピーダン
スとなる。
とすると、出力端子７には内部回路６の出力信号ＤＡＴ
Ａがそのまま出力バッファ回路５の出力として出力され
る。又、制御信号▽ＥＮを高レベルとすると、Ｎ型，Ｐ
型ＭＯＳトランジスタＮ１，Ｐ１が両方ともオフとなる
ので、出力バッファ７の出力状態はハイ・インピーダン
スとなる。
【０００５】
【発明が解決しようとする課題】近年、半導体プロセス
技術の進歩により半導体集積回路は超微細化が進んでい
る。そして、この微細化によりＭＯＳトランジスタの耐
圧が低下し、電源電圧を下げざるを得ない状況にある。
従来の半導体集積回路の３ステート出力バッファ回路お
よび３ステート双方向バッファ回路においては、出力端
子が外部のバス等を経由して他の半導体集積回路の出力
端子と短絡されている場合、前者の半導体集積回路内部
で使用している電源電圧が後者の半導体集積回路内部で
使用している電源電圧より低いと、３ステート出力バッ
ファ回路および３ステート双方向バッファ回路の出力端
子がハイ・インピーダンス状態の時、ＭＯＳトランジス
タＰ１，Ｎ１が耐圧不足のため、ゲート破壊を起こすこ
とがある。
技術の進歩により半導体集積回路は超微細化が進んでい
る。そして、この微細化によりＭＯＳトランジスタの耐
圧が低下し、電源電圧を下げざるを得ない状況にある。
従来の半導体集積回路の３ステート出力バッファ回路お
よび３ステート双方向バッファ回路においては、出力端
子が外部のバス等を経由して他の半導体集積回路の出力
端子と短絡されている場合、前者の半導体集積回路内部
で使用している電源電圧が後者の半導体集積回路内部で
使用している電源電圧より低いと、３ステート出力バッ
ファ回路および３ステート双方向バッファ回路の出力端
子がハイ・インピーダンス状態の時、ＭＯＳトランジス
タＰ１，Ｎ１が耐圧不足のため、ゲート破壊を起こすこ
とがある。
【０００６】また、非導通状態のＰ型ＭＯＳトランジス
タＰ１のゲート電圧と出力端子７に接続されているドレ
イン部に外部から供給される電圧との間に、Ｐ型ＭＯＳ
トランジスタのスレッショルド電圧以上の差がある場合
は、非導通状態のＰ型ＭＯＳトランジスタＰ１が導通状
態となり、外部のバス等を経由して後者の半導体集積回
路で使用している電源から前者の半導体集積回路で使用
している電源に向かって電流が流れる。
タＰ１のゲート電圧と出力端子７に接続されているドレ
イン部に外部から供給される電圧との間に、Ｐ型ＭＯＳ
トランジスタのスレッショルド電圧以上の差がある場合
は、非導通状態のＰ型ＭＯＳトランジスタＰ１が導通状
態となり、外部のバス等を経由して後者の半導体集積回
路で使用している電源から前者の半導体集積回路で使用
している電源に向かって電流が流れる。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、ＭＯＳ電界効果トランジスタを用いて構成された内
部回路と、ＣＭＯＳトランジスタ構成の３ステート出力
バッファ回路およびＣＭＯＳトランジスタ構成の３ステ
ート双方向バッファ回路の少なくとも一方を備えた半導
体集積回路において、前記出力バッファ回路は、出力段
のＰチャンネルＭＯＳ電界効果トランジスタから出力端
子への電流経路に、前記電流経路に対して逆方向となる
ように設けられたダイオードを有し、少なくとも出力段
のＮチャンネルＭＯＳ電界効果トランジスタのゲート酸
化膜が、内部の回路を構成するＭＯＳ電界効果トランジ
スタのゲート酸化膜より厚く形成されており、前記双方
向バッファ回路は、出力段のＰチャンネルＭＯＳ電界効
果トランジスタから出力端子への電流経路に、前記電流
経路に対して逆方向となるように設けられたダイオード
を有し、少なくとも出力段のＮチャンネルＭＯＳ電界効
果トランジスタ，入力段のＰチャンネル型ＭＯＳ電界効
果トランジスタおよび入力段のＮチャンネルＭＯＳ電界
効果トランジスタのゲート酸化膜が、内部の回路を構成
するＭＯＳ電界効果トランジスタのゲート酸化膜より厚
く形成されていることを特徴としている。
は、ＭＯＳ電界効果トランジスタを用いて構成された内
部回路と、ＣＭＯＳトランジスタ構成の３ステート出力
バッファ回路およびＣＭＯＳトランジスタ構成の３ステ
ート双方向バッファ回路の少なくとも一方を備えた半導
体集積回路において、前記出力バッファ回路は、出力段
のＰチャンネルＭＯＳ電界効果トランジスタから出力端
子への電流経路に、前記電流経路に対して逆方向となる
ように設けられたダイオードを有し、少なくとも出力段
のＮチャンネルＭＯＳ電界効果トランジスタのゲート酸
化膜が、内部の回路を構成するＭＯＳ電界効果トランジ
スタのゲート酸化膜より厚く形成されており、前記双方
向バッファ回路は、出力段のＰチャンネルＭＯＳ電界効
果トランジスタから出力端子への電流経路に、前記電流
経路に対して逆方向となるように設けられたダイオード
を有し、少なくとも出力段のＮチャンネルＭＯＳ電界効
果トランジスタ，入力段のＰチャンネル型ＭＯＳ電界効
果トランジスタおよび入力段のＮチャンネルＭＯＳ電界
効果トランジスタのゲート酸化膜が、内部の回路を構成
するＭＯＳ電界効果トランジスタのゲート酸化膜より厚
く形成されていることを特徴としている。
【０００８】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図１は本発明の第１の実施例の３ステ
ート出力バッファ回路部分の構成を示すものである。図
１において１，２はＬＳＩ、３はＬＳＩ１の高位電源線
（電源電圧ＶDD1 ）、４は外部のＬＳＩ２の高位電源線
（電源電圧ＶDD2 ）、５はＬＳＩ１の或る一つの３ステ
ート出力バッファ回路、６はＬＳＩ１の内部回路部、７
は出力バッファ回路５の出力端子、８は出力端子７とＬ
ＳＩ２の或る出力端子に共通なデータバス、Ｐ１はＰ型
ＭＯＳトランジスタ、Ｎ１はＮ型ＭＯＳトランジスタ、
Ｄi はＭＯＳトランジスタＰ１とＮ１との間のダイオー
ド、１２はＮＡＮＤゲート、１３は反転増幅器、１４は
ＮＯＲゲート、ＤＡＴＡは内部回路６から出力バッファ
回路５に入るデータ信号、▽ＥＮは出力バッファ回路５
の状態を切り換えるための制御信号である。
照して説明する。図１は本発明の第１の実施例の３ステ
ート出力バッファ回路部分の構成を示すものである。図
１において１，２はＬＳＩ、３はＬＳＩ１の高位電源線
（電源電圧ＶDD1 ）、４は外部のＬＳＩ２の高位電源線
（電源電圧ＶDD2 ）、５はＬＳＩ１の或る一つの３ステ
ート出力バッファ回路、６はＬＳＩ１の内部回路部、７
は出力バッファ回路５の出力端子、８は出力端子７とＬ
ＳＩ２の或る出力端子に共通なデータバス、Ｐ１はＰ型
ＭＯＳトランジスタ、Ｎ１はＮ型ＭＯＳトランジスタ、
Ｄi はＭＯＳトランジスタＰ１とＮ１との間のダイオー
ド、１２はＮＡＮＤゲート、１３は反転増幅器、１４は
ＮＯＲゲート、ＤＡＴＡは内部回路６から出力バッファ
回路５に入るデータ信号、▽ＥＮは出力バッファ回路５
の状態を切り換えるための制御信号である。
【０００９】図１において、ＶDD1 ＜ＶDD2 であり、Ｎ
型ＭＯＳトランジスタＮ１のゲート酸化膜の耐圧がＶ
DD1 とＶDD2 の間にある場合に、制御信号▽ＥＮを高レ
ベルとして出力端子７をハイ・インピーダンス状態とし
た時、バス８がＶDD2 レベルであれば、Ｎ型ＭＯＳトラ
ンジスタＮ１のドレイン部とゲートとの間に耐圧を越え
るＶDD2 レベルの電圧がかかり、寿命に悪影響を及ぼし
最悪の場合はゲート破壊が起こる。そのため本実施例で
は、Ｎ型ＭＯＳトランジスタＮ１のゲート酸化膜を内部
回路６中のＭＯＳトランジスタのゲート酸化膜より厚く
する事により耐圧をＶDD2 以上に上げている。また、ダ
イオードＤi がなければ、Ｐ型ＭＯＳトランジスタＰ１
のスレッショルド電圧を−ＶTPとすると、ＶDD2 ＞Ｖ
DD1 ＋ＶTPであれば出力端子７がハイ・インピーダンス
状態の時、バス８を経由して出力端子７に供給された電
圧ＶDD2 が非導通状態となっているＰ型ＭＯＳトランジ
スタＰ１を導通させてしまい、外部のＬＳＩ２の高位電
源線４からＬＳＩ１の高位電源線３に向かって電流が流
れてしまう。そのため、ダイオードＤi を用いて電流の
逆流を防止している。
型ＭＯＳトランジスタＮ１のゲート酸化膜の耐圧がＶ
DD1 とＶDD2 の間にある場合に、制御信号▽ＥＮを高レ
ベルとして出力端子７をハイ・インピーダンス状態とし
た時、バス８がＶDD2 レベルであれば、Ｎ型ＭＯＳトラ
ンジスタＮ１のドレイン部とゲートとの間に耐圧を越え
るＶDD2 レベルの電圧がかかり、寿命に悪影響を及ぼし
最悪の場合はゲート破壊が起こる。そのため本実施例で
は、Ｎ型ＭＯＳトランジスタＮ１のゲート酸化膜を内部
回路６中のＭＯＳトランジスタのゲート酸化膜より厚く
する事により耐圧をＶDD2 以上に上げている。また、ダ
イオードＤi がなければ、Ｐ型ＭＯＳトランジスタＰ１
のスレッショルド電圧を−ＶTPとすると、ＶDD2 ＞Ｖ
DD1 ＋ＶTPであれば出力端子７がハイ・インピーダンス
状態の時、バス８を経由して出力端子７に供給された電
圧ＶDD2 が非導通状態となっているＰ型ＭＯＳトランジ
スタＰ１を導通させてしまい、外部のＬＳＩ２の高位電
源線４からＬＳＩ１の高位電源線３に向かって電流が流
れてしまう。そのため、ダイオードＤi を用いて電流の
逆流を防止している。
【００１０】図２は、本発明の第２の実施例の３ステー
ト双方向バッファ回路１９部分の構成を示すものであ
る。図２において１〜１６は第１の実施例におけるもの
と同一である。１７は入力保護回路、１８は入力用の反
転増幅器、Ｐ２は反転増幅器１８のＰ型ＭＯＳトランジ
スタ、Ｎ２は反増幅器１８のＮ型ＭＯＳトランジスタ。
図２においても、図１と同様にＭＯＳトランジスタＮ
１，Ｐ２，Ｎ２のゲート酸化膜を内部回路６中のＭＯＳ
トランジスタのゲート酸化膜より厚くする事により耐圧
をＶDD2 以上に上げ、ダイオードＤi を用いて外部のＬ
ＳＩ２の高位電源線４からＬＳＩ１の高位電源線３に向
かって電流が流れるのを防止している。
ト双方向バッファ回路１９部分の構成を示すものであ
る。図２において１〜１６は第１の実施例におけるもの
と同一である。１７は入力保護回路、１８は入力用の反
転増幅器、Ｐ２は反転増幅器１８のＰ型ＭＯＳトランジ
スタ、Ｎ２は反増幅器１８のＮ型ＭＯＳトランジスタ。
図２においても、図１と同様にＭＯＳトランジスタＮ
１，Ｐ２，Ｎ２のゲート酸化膜を内部回路６中のＭＯＳ
トランジスタのゲート酸化膜より厚くする事により耐圧
をＶDD2 以上に上げ、ダイオードＤi を用いて外部のＬ
ＳＩ２の高位電源線４からＬＳＩ１の高位電源線３に向
かって電流が流れるのを防止している。
【００１１】
【発明の効果】以上説明したように本発明によれば、複
雑なインターフェース回路を使用する事なく、プロセス
技術の進歩により超微細化され、低電圧動作を余儀なく
されている半導体集積回路の３ステート出力バッファ回
路および３ステート双方向バッファ回路と、他の高電圧
動作をする半導体集積回路の出力バンファ回路とを同一
のバスに接続する事が可能となる。
雑なインターフェース回路を使用する事なく、プロセス
技術の進歩により超微細化され、低電圧動作を余儀なく
されている半導体集積回路の３ステート出力バッファ回
路および３ステート双方向バッファ回路と、他の高電圧
動作をする半導体集積回路の出力バンファ回路とを同一
のバスに接続する事が可能となる。
【図１】本発明の第１の実施例の構成を示す模式的な回
路図である。
路図である。
【図２】本発明の第２の実施例の構成を示す模式的な回
路図である。
路図である。
【図３】従来の半導体集積回路の構成を示す模式的な回
路図である。
路図である。
１，２ 半導体集積回路 ３，４ 高位電源線 ５ ３ステート出力バッファ回路 ６ 内部回路 ７ 出力端子 ８ バス １２ ＮＡＮＤゲート １３，１８ 反転増幅器 １４ ＮＯＲゲート １７ 入力保護回路 １９ 双方向バッファ回路
Claims (1)
- 【請求項１】 ＭＯＳ電界効果トランジスタを用いて構
成された内部回路と、ＣＭＯＳトランジスタ構成の３ス
テート出力バッファ回路およびＣＭＯＳトランジスタ構
成の３ステート双方向バッファ回路の少なくとも一方を
備えた半導体集積回路において、 前記出力バッファ回路は、出力段のＰチャンネルＭＯＳ
電界効果トランジスタから出力端子への電流経路に、前
記電流経路に対して逆方向となるように設けられたダイ
オードを有し、少なくとも出力段のＮチャンネルＭＯＳ
電界効果トランジスタのゲート酸化膜が、内部の回路を
構成するＭＯＳ電界効果トランジスタのゲート酸化膜よ
り厚く形成されており、 前記双方向バッファ回路は、出力段のＰチャンネルＭＯ
Ｓ電界効果トランジスタから出力端子への電流経路に、
前記電流経路に対して逆方向となるように設けられたダ
イオードを有し、少なくとも出力段のＮチャンネルＭＯ
Ｓ電界効果トランジスタ，入力段のＰチャンネル型ＭＯ
Ｓ電界効果トランジスタおよび入力段のＮチャンネルＭ
ＯＳ電界効果トランジスタのゲート酸化膜が、内部の回
路を構成するＭＯＳ電界効果トランジスタのゲート酸化
膜より厚く形成されていることを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122438A JPH05326863A (ja) | 1992-05-15 | 1992-05-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122438A JPH05326863A (ja) | 1992-05-15 | 1992-05-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326863A true JPH05326863A (ja) | 1993-12-10 |
Family
ID=14835854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4122438A Pending JPH05326863A (ja) | 1992-05-15 | 1992-05-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326863A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226668A (ja) * | 1993-12-13 | 1995-08-22 | Nec Corp | 双方向論理信号レベル変換回路 |
| WO2000038236A1 (en) * | 1998-12-18 | 2000-06-29 | Koninklijke Philips Electronics N.V. | Cmos high-to-low voltage buffer |
| WO2009060648A1 (ja) * | 2007-11-09 | 2009-05-14 | Fuji Electric Holdings Co., Ltd. | 有機ｅｌパッシブマトリックス素子の駆動方法及び駆動装置 |
| JP2009139904A (ja) * | 2007-12-10 | 2009-06-25 | Richtek Technology Corp | エレクトロルミネッセンスディスプレイの列駆動セル |
-
1992
- 1992-05-15 JP JP4122438A patent/JPH05326863A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226668A (ja) * | 1993-12-13 | 1995-08-22 | Nec Corp | 双方向論理信号レベル変換回路 |
| WO2000038236A1 (en) * | 1998-12-18 | 2000-06-29 | Koninklijke Philips Electronics N.V. | Cmos high-to-low voltage buffer |
| WO2009060648A1 (ja) * | 2007-11-09 | 2009-05-14 | Fuji Electric Holdings Co., Ltd. | 有機ｅｌパッシブマトリックス素子の駆動方法及び駆動装置 |
| JP2009139904A (ja) * | 2007-12-10 | 2009-06-25 | Richtek Technology Corp | エレクトロルミネッセンスディスプレイの列駆動セル |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981215 |