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KR100221611B1 - 반도체 디바이스 입력회로 - Google Patents

반도체 디바이스 입력회로 Download PDF

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KR100221611B1
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엘지반도체주식회사
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Abstract

본 발명은 외부신호 입력단과 공통 게이트 단자가 연결되어 있는 제1인버터와 내부회로에 공통 드레인 단자가 연결되어 있는 제2인버터를 직렬 연결한 구조의 반도체 디바이스 입력회로에 관한 것으로 특히, 상기 제1인버터의 데이터 출력단이 게이트 단자에 연결되고 소스단자에 소정의 양전압을 입력받으며 드레인 단자가 상기 제1인버터의 데이터 입력단에 연결되어 있는 제1PMOS 트랜지스터와, 상기 입력단에 드레인 단자가 연결되어 있으며 게이트 단자에 소정의 양전압이 입력되어 항상 온동작하고 소스단자가 상기 제1인버터의 데이터 입력단에 연결되어 있는 제2NMOS 트랜지스터를 포함하는 것에 의하여 게이트 옥사이드 브레이크 다운의 문제를 해결하면서 입력 회로의 특성 저하를 방지할 수 있는 반도체 디바이스 입력회로에 관한 것이다.

Description

반도체 디바이스 입력회로
제1도는 종래 반도체 디바이스 입력회로의 구성도.
제2도는 본 발명에 따른 반도체 디바이스 입력회로의 구성도.
제3도는 본 발명에 따른 반도체 디바이스 입력회로의 다른 실시예.
본 발명은 반도체 디바이스의 입력회로에 관한 것으로 특히, 게이트 옥사이드 브레이크 다운의 문제를 해결하면서 입력 회로의 특성 저하를 방지할 수 있는 반도체 디바이스 입력회로에 관한 것이다.
일반적으로, 반도체 공정의 발달로 게이트 옥사이드가 점차 줄어들므로 게이트 옥사이드의 브레이트 다운전압이 점차 낮아지게 되었다. 그러나, 칩에 인가되는 신호는 하이 전압 스위칭을 갖는 경우도 생기므로 게이트 옥사이드 브레이크 다운이 발생할 수있다.
제1도는 종래의 반도체 디바이스 입력회로로서, CMOS 형의 임버터 두 개가 직렬로 연결되어 있는 구성을 갖는데, 입력신호를 공통 게이트 단자에 입력받는 제1PMOS 트랜지스터(MP1)와 제1 NMOS트랜지스터(MN1)의 츨력신호가 제2 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN2)의 공통 게이트 단자에 입력된다.
이때, 상기 PMOS 트랜지스터(MP1, MP2)의 소스단은 구동전압인 소정양전압(VDD)에 공통으로 걸려있으며, 상기 NMOS 트랜지스터(MN1, MN2)의 소스단은 접지단에 공통으로 연결되어 있다.
상기와 같이 구성되어 있는 종래 입력회로의 동작을 살펴보면, 입력단(PAD)에 하이신호가 인가되면 제1PMOS 트랜지스터(MP1)는 오프되고 제1 NMOS 트랜지스터(MN1)는 온되어, 상기 제1PMOS 트랜지스터(MP1)와 제1NMOS 트랜지스터(MN1)의 공통 드레인 단자에는 로우상태의 신호가 걸리게 된다.
따라서, 제2 PMOS 트랜지스터(MP2)는 온되고 제2 NMOS 트랜지스터(MN2)는 오프되고, 상기 제2 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN2)의 공통 드레인 단자에는 하이상태의 신호가 걸리게 된다.
이때, 입력단(PAD)에 입력되는 전압이 매우 높은 경우에 제1 NMOS 트랜지스터(MN1)의 게이트 단자와 소스 단자사이에 강한 전장이 형성되고, 상기 전장이 게이트 옥사이드 브레이크 다운보다 높아지면 게이트 브레이크 다운이 일어나게 되어 내부회로에 정확한 데이터의 전달이 어려워지게 되는 문제점이 발생되었다.
상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 게이트 옥사이드 브레이크 다운의 문제를 해결하면서 입력 회로의 특성 저하를 방지할 수 있는 반도체 디바이스 입력회로를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 특징은 외부신호 입력단과 공통 게이트 단자가 연결되어 있는 CMOS형 제1인버터와 내부회로에 공통드레인 단자가 연결되어 있는 CMOS형 제2인버터를 직렬 연결한 구조의 반도체 디바이스 입력회로에 있어서, 상기 제1인버터의 데이터 입력단이 게이트 단자에 연결되고 소스단자가 접지에 연결되어 있으며 상기 CMOS형 제1인버트를 구성하고 있는 NMOS의 소스단자가 드레인 단자에 연결되어 있는 제1NMOS트랜지스터와, 소정의 양전압을 소스 단자에 입력받고 드레인 단자가 상기 상기 제1인버터의 데이터 입력에 연결되며 게이트 단자에 제1인버터의 출력신호가 걸리는 제1PMOS트랜지스터, 및 상기 제1NMOS트랜지스터의 드레인 단자에 드레인 단자가 연결되어 있으며 상기 CMOS형 제2인버터의 출력신호가 게이트 단자에 입력되는 제2NMOS트랜지스터를 포함하는데 있다.
상기 목적을 달성하기 위한 본 발명의 따른 부가적인 특징은, 상기 입력단에 드레인 단자가 연결되어 있는 있으며 게이트 단자에 소정의 양전압이 입력되어 항상 온동작하고 소스단자가 상기 CMOS형 제1인버터의 공통 게이트 단자에 연결되어 있는 제3NMOS트랜지스터를 더 포함하는데 있다.
상기 목적을 달성하기 위한 본 발명의 다른 특징은, 외부신호 입력단과 공통 게이트 단자가 연결되어 제1인버터와 내부회로에 공통 드레인 단자가 연결되어 있는 제2인버터를 직렬 연결한 구조의 반도체 디바이스 입력회로에 있어서, 상기 제1인버터의 데이터 출력단이 게이트 단자에 연결되고 소스단자에 소정의 양전압을 입력받으며 드레인 단자가 상기 제1인버터의 데이터 입력단에 연결되어 있는 제1PMOS트랜지스터와, 상기 입력단에 드레인 단자가 연결되어 있으며 게이트 단자에 소정의 양전압이 입력되어 항상 온동작하고 소스단자가 상기 제1인버터의 데이터 입력단에 연결되어 있는 제2NMOS트랜지스터를 포함하는 데 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
제3도는 본 발명에 따른 반도체 디바이스 입력회로의 구성도로서, 외부로부터 신호를 입력받는 입력단(PAD)에 드레인 단자가 연결되어 있으며 게이트 단자에 소정의 양전압(VDD)가 입력되어 항상 온동작하고 있는 제1 NMOS 트랜지스터(MN10)와, 상기 제1 NMOS 트랜지스터(MN10)의 소스 단자에 걸리는 전압을 게이트 단자에 공통으로 입력받는 제2, 제3 NMOS 트랜지스터(MN11, MN12)와, 소정의 양전압(VDD)을 소스단자에 입력받고 드레인 단자가 상기 제 1 NMOS 트랜지스터(MN10)의 소스 단자에 연결되어 있는 제 1 PMOS 트랜지스터(MP10)와, 상기 양전압(VDD)을 소스단자에 입력받고 드레인 단자가 상기 제 2 NMOS 트랜지스터(MN11)의 드레인 단자와 상기 제 1 PMOS 트랜지스터(MP10)의 게이트 단자에 연결되어 있으며 상기 제 1 PMOS 트랜지스터(MP10)의 드레인 단자에 걸리는 전압을 게이트 단자에 입력받고 있는 제 2 PMOS 트랜지스터(MP11)와, 상기 제 2 PMOS 트랜지스터(MP11)의 드레인 단자에 걸리는 전압을 입력받아 반전하여 내부 회로로 전송하는 인버터(INV), 및 상기 인버터(INV)의 출력신호를 게이트 단자에 입력받고 상기 제 2 NMOS 트랜지스터(MN11)의 소스 단자에 드레인 단자가 연결되어 있는 제 3 NMOS 트랜지스터(MN13)로 구성되어 있다.
상기와 같이 구성되는 본 발명에 따른 반도체 디바이스 입력회로의 동작을 살펴보면 다음과 같다.
입력단(PAD)에 인가되는 신호가 로우상태이면 제 1 NMOS 트랜지스터(MN10)의 소스 단자에 걸리는 전압도 역시 로우상태를 유지하게 된다.
이에 따라, 제 2 PMOS 트랜지스터(MP11)가 온동작되고 제 2, 제 3 NMOS 트랜지스터(MN11, MN12)는 오프동작한다. 따라서, 인버터(INV)의 입력신호는 하이가 되고 내부회로에 전달되는 신호는 로우상태가 되고, 그에 따라 제 4 NMOS 트랜지스터(MN13)도 턴 오프된다.
이때, 제2도에 도시되어 있는 바와 같이 입력단(PAD)은 제 1 NMOS 트랜지스터(MN10)의 드레인 단자에 연결되므로 상기 제 1 NMOS 트랜지스터(MN10)의 게이트 옥사이드에 인가되는 전압은 입력단에 인가되는 전압에서 게이트 단자에 걸리는 전압이 감산되어진 크기의 전압이 걸려 전압이 낮아진 효과가 나타나게 된다.
상술한 효과를 얻기 위해서 상술한 실시예와 달리 보다 회로를 간단히 구현하면 첨부한 제3도에 도시되어 있는 바와 같이 구성할 수 있다.
상술한 바와 같이 동작하는 본 발명에 따른 반도체 디바이스 입력회로를 제공하면, 제1실시예에서 제 2∼4 NMOS 트랜지스터(MN11∼MN13)의 로직 문턱전압을 충분히 낮게하면 입력단(PAD)에서 내부회로로 신호가 전달되는 시간의 지연을 억제할 수 있다.
또한, 제1실시예와 제2실시예에서 공통적으로 입력단(PAD)의 스위칭폭(VDD-Vtn보다 큰 경우)에 상관없이 상기 제 1 NMOS 트랜지스터(MN10, MNA)의 소스단에 걸리는 신호는 동일한 스위칭을 가지므로 입력회로의 특성이 항상 일정하다는 효과가 있다.

Claims (3)

  1. 외부신호 입력단과 공통 게이트 단자가 연결되어 있는 CMOS형 제1인버터와 내부회로에 공통 드레인 단자가 연결되어 있는 CMOS형 제2인버터를 직렬 연결한 구조의 반도체 디바이스 입력회로에 있어서, 상기 제1인버터의 데이터 입력단이 게이트 단자에 연결되고 소스단자가 접지에 연결되어 있으며 상기 CMOS형 제1인버트를 구성하고 있는 NMOS의 소스단자가 드레인 단자에 연결되어 있는 제 1 NMOS 트래지스터와; 소정의 양전압을 소스 단자에 입력받고 드레인 단자가 상기 상기 제1인버터의 데이터 입력에 연결되며 게이트단자에 제1인버터의 출력신호가 걸리는 제 1 PMOS 트랜지스터; 및 상기 제 1 NMOS 트랜지스터의 드레인 단자에 드레인 단자가 연결되어 있으며 상기 CMOS형 제2인버터의 출력신호가 게이트 단자에 입력되는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 디바이스 입력회로.
  2. 제1항에 있어서, 상기 입력단에 드레인 단자가 연결되어 있으며 게이트 단자에 소정의 양전압이 입력되어 항상 온동작하고 소스단자가 상기 CMOS형 제1인버터의 공통 게이트 단자에 연결되어 있는 제 3 NMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 디바이스 입력회로.
  3. 외부신호 입력단과 공통 게이트 단자가 연결되어 있는 제1인버터와 내부회로에 공통 드레인 단자가 연결되어 있는 제2인버터를 직렬 연결한 구조의 반도체 디바이스 입력회로에 있어서, 상기 제1인버터의 데이터 출력단이 게이트 단자에 연결되고 소스단자에 소정의 양전압을 입력받으며 드레인 단자가 상기 제1인버터의 데이터 입력단에 연결되어 있는 제 1 PMOS 트랜지스터와; 상기 입력단에 드레인 단자가 연결되어 있으며 게이트 단자에 소정의 양전압이 입력되어 항상 온동작하고 소스단자가 상기 제1인버터의 데이터 입력단에 연결되어 있는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 디바이스 입력회로.
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