JP3671862B2 - Ｃｍｏｓ出力回路 - Google Patents
Ｃｍｏｓ出力回路 Download PDFInfo
- Publication number
- JP3671862B2 JP3671862B2 JP2001161879A JP2001161879A JP3671862B2 JP 3671862 B2 JP3671862 B2 JP 3671862B2 JP 2001161879 A JP2001161879 A JP 2001161879A JP 2001161879 A JP2001161879 A JP 2001161879A JP 3671862 B2 JP3671862 B2 JP 3671862B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- output
- channel
- output mos
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000001934 delay Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ出力回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ出力回路を構成するＰチャネル型出力ＭＯＳトランジスタとＮチャネル型出力ＭＯＳトランジスタとの直列回路において、Ｐチャネル型出力ＭＯＳトランジスタとＮチャネル型出力ＭＯＳトランジスタとが同時にＯＮすると貫通電流が流れる。
【０００３】
以下、従来の貫通電流を防止したＣＭＯＳ出力回路の一例を図３を参照して説明する。図において、１は入力端子、２は出力端子、３は電源端子、４は接地端子である。電源端子３と接地端子４間にＰチャネル型出力ＭＯＳトランジスタ５とＮチャネル型出力ＭＯＳトランジスタ６とが直列接続され、出力ＭＯＳトランジスタ５と出力ＭＯＳトランジスタ６との接続点が出力端子２に接続されている。出力ＭＯＳトランジスタ５、６のゲートにはプリドライバ７、８をそれぞれ介して遅延回路９、１０がそれぞれ接続されている。遅延回路９、１０の入力端は入力端子１に接続されている。遅延回路９は入力端子１からの入力信号Ｖinの立ち下がりを遅延させ、遅延回路１０は入力端子１からの入力信号Ｖinの立ち上がりを遅延させる。
【０００４】
図４に示すように、時刻ｔ１に入力端子１に入力信号Ｖinの立ち上がりが入力されると、出力ＭＯＳトランジスタ５は、オフスイッチング時間を経て時刻ｔ２にゲート電圧Ｖpgが“Ｈ”レベルになり、ＯＦＦ制御され、出力ＭＯＳトランジスタ６は、時刻ｔ１から遅延回路１０で設定された所定の遅延時間を経過後の時刻ｔ３（＞ｔ２）からオンスイッチング時間を経て時刻ｔ４にゲート電圧Ｖngが“Ｈ”レベルになり、ＯＮ制御される。また、時刻ｔ５に入力端子１に入力信号Ｖinの立ち下がりが入力されると、出力ＭＯＳトランジスタ６は、オフスイッチング時間を経て時刻ｔ６にゲート電圧Ｖngが“Ｌ”レベルになり、ＯＦＦ制御され、出力ＭＯＳトランジスタ５は、時刻ｔ５から遅延回路９で設定された所定の遅延時間を経過後の時刻ｔ７（＞ｔ６）からオンスイッチング時間を経て時刻ｔ８にゲート電圧Ｖpgが“Ｌ”レベルになり、ＯＮ制御される。
【０００５】
以上のように、図３に示すＣＭＯＳ出力回路は、遅延回路１０により出力ＭＯＳトランジスタ６のゲートの立ち上がりを遅延させ、遅延回路９により出力ＭＯＳトランジスタ５のゲートの立ち下がりを遅延させることにより、出力端子２に時刻ｔ２とｔ３間およびｔ６とｔ７間のハイインピーダンス期間（デッドタイム）を設けて貫通電流を防止している。遅延回路９、１０は、通常、インバータで構成され、インバータを複数段接続して遅延時間を適切な時間に設定する必要があるが、短過ぎるとデッドタイム不充分が原因で貫通電流の防止が不充分となり、長過ぎるとデッドタイム大が原因で入出力応答が悪化し、適切な時間を設定するのが難しいという問題がある。さらに遅延回路９、１０の製造ばらつきによる入出力応答のばらつきがあるという問題もある。
【０００６】
次に、従来のＣＭＯＳ出力回路の他の例を図５を参照して説明する。図において、１は入力端子、２は出力端子、３は電源端子、４は接地端子である。電源端子３と接地端子４間にＰチャネル型出力ＭＯＳトランジスタ５とＮチャネル型出力ＭＯＳトランジスタ６とが直列接続され、出力ＭＯＳトランジスタ５と出力ＭＯＳトランジスタ６との接続点が出力端子２に接続されている。出力ＭＯＳトランジスタ５のゲートにはプリドライバ７を介して２入力ＮＡＮＤ回路１１が接続され、出力ＭＯＳトランジスタ６のゲートにはプリドライバ８を介して２入力ＮＯＲ回路１２が接続されている。２入力ＮＡＮＤ回路１１および入力ＮＯＲ回路１２の一方の入力端はインバータ１３を介して入力端子１に接続されている。出力ＭＯＳトランジスタ６のゲートは、インバータ１４と遅延回路９を介して２入力ＮＡＮＤ回路１１の他方の入力端に接続されている。出力ＭＯＳトランジスタ５のゲートは、インバータ１５と遅延回路１０を介して２入力ＮＯＲ回路１２の他方の入力端に接続されている。
【０００７】
図６に示すように、時刻ｔ１に入力端子１に入力信号Ｖinの立ち上がりが入力されるとインバータ１３の出力は“Ｌ”レベルになり、出力ＭＯＳトランジスタ５は、オフスイッチング時間を経て時刻ｔ２にゲート電圧Ｖpgが“Ｈ”レベルになり、ＯＦＦ制御される。そして、出力ＭＯＳトランジスタ５のゲート電圧Ｖpgが“Ｈ”レベルになると遅延回路１０の出力Ｖndeはインバータ１５による反転から遅延回路１０で設定された所定の遅延時間を経過後の時刻ｔ３（＞ｔ２）に“Ｌ”レベルとなり、出力ＭＯＳトランジスタ６は、オンスイッチング時間を経て時刻ｔ４にゲート電圧Ｖngが“Ｈ”レベルになり、ＯＮ制御される。また、時刻ｔ５に入力端子１に入力信号Ｖinの立ち下がりが入力されると、インバータ１３の出力は“Ｈ”レベルになり、出力ＭＯＳトランジスタ６は、オフスイッチング時間を経て時刻ｔ６にゲート電圧Ｖngが“Ｌ”レベルになり、ＯＦＦ制御される。そして、出力ＭＯＳトランジスタ６のゲート電圧Ｖngが“Ｌ”レベルになると遅延回路９の出力Ｖpdeはインバータ１４による反転から遅延回路９で設定された所定の遅延時間を経過後の時刻ｔ７（＞ｔ６）に“Ｈ”レベルとなり、出力ＭＯＳトランジスタ５は、オンスイッチング時間を経て時刻ｔ８にゲート電圧Ｖpgが“Ｌ”レベルになり、ＯＮ制御される。
【０００８】
図５に示すＣＭＯＳ出力回路において、遅延回路９，１０を設けずに、インバータ１５により出力ＭＯＳトランジスタ５のゲート電圧Ｖpgが“Ｈ”レベルになるのを検出直後に出力ＭＯＳトランジスタ６をオンスイッチングし、インバータ１４により出力ＭＯＳトランジスタ６のゲート電圧Ｖngが“Ｌ”レベルになるのを検出直後に出力ＭＯＳトランジスタ５をオンスイッチングすることにより、デッドタイムを設けずに貫通電流を防止することもできる。しかし、この場合、２入力ＮＡＮＤ回路１１および入力ＮＯＲ回路１２、またはインバータ１４、１５のシュレッショルド電圧に製造ばらつきがあると、出力ＭＯＳトランジスタ５のゲート電圧Ｖpgが十分に“Ｈ”レベルにならないうちに入力ＮＯＲ回路１２がインバータ１５からの“Ｌ”レベルを検出して出力を“Ｈ”レベルにしたり、出力ＭＯＳトランジスタ６のゲート電圧Ｖngが十分に“Ｌ”レベルにならないうちに２入力ＮＡＮＤ回路１１がインバータ１４からの“Ｈ”レベルを検出して出力を“Ｌ”レベルにする虞があり、これを防止するために遅延回路９，１０を設けて、遅延時間を適切な時間に設定する必要があるが、図３のＣＭＯＳ出力回路と同様に、この場合も遅延回路９，１０の遅延時間が短過ぎると貫通電流の防止が不充分となり、長過ぎると入出力応答が悪化するという問題、および、入出力応答のばらつきという問題があった。
【０００９】
【発明が解決しようとする課題】
上述したように、図３および図５に示す従来のＣＭＯＳ出力回路は、入出力応答を悪化させずに、および、入出力応答のばらつきを発生させないで貫通電流の防止を充分におこなうことが困難であった。
本発明は上記問題点に鑑み、遅延回路を用いずに貫通電流を防止可能としたＣＭＯＳ出力回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のＣＭＯＳ出力回路は、Ｐチャネル型出力ＭＯＳトランジスタとＮチャネル型出力ＭＯＳトランジスタとが直列接続されてゲートへの入力信号により直列接続点から出力信号を出力するＣＭＯＳ出力回路において、
前記Ｐチャネル型出力ＭＯＳトランジスタがＯＦＦ制御されるのを、前記Ｐチャネル型出力ＭＯＳトランジスタに特性相似なＰチャネル型センスＭＯＳトランジスタがＯＦＦ制御されることで判断してから、前記Ｎチャネル型出力ＭＯＳトランジスタがＯＮ制御され、前記Ｎチャネル型出力ＭＯＳトランジスタがＯＦＦ制御されるのを、前記Ｎチャネル型出力ＭＯＳトランジスタに特性相似なＮチャネル型センスＭＯＳトランジスタがＯＦＦ制御されることで判断してから、前記Ｐチャネル型出力ＭＯＳトランジスタがＯＮ制御されることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の第１実施例を図１を参照して説明する。図において、１は入力端子、２は出力端子、３は電源端子、４は接地端子である。電源端子３と接地端子４間にＰチャネル型出力ＭＯＳトランジスタ５とＮチャネル型出力ＭＯＳトランジスタ６とが直列接続され、出力ＭＯＳトランジスタ５と出力ＭＯＳトランジスタ６との接続点が出力端子２に接続されている。出力ＭＯＳトランジスタ５のゲートにはプリドライバ７を介して２入力ＮＡＮＤ回路１１が接続され、出力ＭＯＳトランジスタ６のゲートにはプリドライバ８を介して２入力ＮＯＲ回路１２が接続されている。２入力ＮＡＮＤ回路１１および２入力ＮＯＲ回路１２の一方の入力端はインバータ１３を介して入力端子１に接続されている。また、電源端子３と接地端子４間に、出力ＭＯＳトランジスタ５に特性相似なＰチャネル型センスＭＯＳトランジスタ１６とプルダウン抵抗１７とが直列接続されるとともに、出力ＭＯＳトランジスタ６に特性相似なＮチャネル型センスＭＯＳトランジスタ１８とプルアップ抵抗１９とが直列接続されている。センスＭＯＳトランジスタ１６は、ゲートが出力ＭＯＳトランジスタ５のゲートに共通接続され、ドレインが２入力ＮＯＲ回路１２の他方の入力端に接続されている。センスＭＯＳトランジスタ１８は、ゲートが出力ＭＯＳトランジスタ６のゲートに共通接続され、ドレインが２入力ＮＡＮＤ回路１１の他方の入力端に接続されている。センスＭＯＳトランジスタ１６，１８は、出力ＭＯＳトランジスタ５，６とそれぞれ特性相似とするため、チャネル幅は異なるがチャネル長を同一にして、同一基板に同時に形成している。
【００１２】
図２に示すように、時刻ｔ１に入力端子１に入力信号Ｖinの立ち上がりが入力されるとインバータ１３の出力は“Ｌ”レベルになり、出力ＭＯＳトランジスタ５は、オフスイッチング時間を経て時刻ｔ２にゲート電圧Ｖpgが“Ｈ”レベルになり、ＯＦＦ制御される。このとき、センスＭＯＳトランジスタ１６は、出力ＭＯＳトランジスタ５に特性相似に形成されているため同一スレッショルド電圧を有し、出力ＭＯＳトランジスタ５とゲートが共通接続されているため、同時にＯＦＦ制御され、センスＭＯＳトランジスタ１６のドレインの電位Ｖpdは “Ｌ”レベルにプルダウンされる。そして、“Ｌ”レベルのドレイン電位Ｖpdが２入力ＮＯＲ回路１２に入力されると、出力ＭＯＳトランジスタ６は、オンスイッチング時間を経て時刻ｔ３にゲート電圧Ｖngが“Ｈ”レベルになり、ＯＮ制御される。また、時刻ｔ４に入力端子１に入力信号Ｖinの立ち下がりが入力されると、インバータ１3の出力は“Ｈ”レベルになり、出力ＭＯＳトランジスタ６は、オフスイッチング時間を経て時刻ｔ５にゲート電圧Ｖngが“Ｌ”レベルになり、ＯＦＦ制御される。このとき、センスＭＯＳトランジスタ１８は、出力ＭＯＳトランジスタ６に特性相似に形成されているため同一スレッショルド電圧を有し、出力ＭＯＳトランジスタ６とゲートが共通接続されているため、同時にＯＦＦ制御され、センスＭＯＳトランジスタ１８のドレインの電位Ｖndは “Ｈ”レベルにプルアップされる。そして、“Ｈ”レベルのドレイン電位Ｖndが２入力ＮＡＮＤ回路１１に入力されると、出力ＭＯＳトランジスタ５は、オンスイッチング時間を経て時刻ｔ６にゲート電圧Ｖpgが“Ｌ”レベルになり、ＯＮ制御される。
【００１３】
以上のように、図１に示すＣＭＯＳ出力回路は、出力ＭＯＳトランジスタ５のゲート電圧Ｖpgが“Ｈ”レベルになり出力ＭＯＳトランジスタ５がＯＦＦ制御されるのを、センスＭＯＳトランジスタ１６がＯＦＦ制御されることで判断し、センスＭＯＳトランジスタ１６のドレインが“Ｌ”レベルになってから、出力ＭＯＳトランジスタ６のゲート電圧Ｖngを“Ｈ”レベルにして出力ＭＯＳトランジスタ６をＯＮ制御する。また、出力ＭＯＳトランジスタ６のゲート電圧Ｖngが“Ｌ”レベルになり出力ＭＯＳトランジスタ６がＯＦＦ制御されるのを、センスＭＯＳトランジスタ１８がＯＦＦ制御されることで判断し、センスＭＯＳトランジスタ１８のドレインが“Ｈ”レベルになってから、出力ＭＯＳトランジスタ５のゲート電圧Ｖpgを“Ｌ”レベルにして出力ＭＯＳトランジスタ５をＯＮ制御する。このことにより、遅延回路を設けることなく出力ＭＯＳトランジスタ５と６が同時にＯＮしている期間をなくし貫通電流を防止することができ、遅延回路の設計が不要となり、図３や図５に示すＣＭＯＳ出力回路のように、遅延時間が短過ぎると貫通電流の防止が不充分となり、長過ぎると入出力応答が悪化するという問題、および、遅延回路の製造ばらつきによる入出力応答のばらつきという問題が解消できる。
【００１４】
【発明の効果】
以上説明したように、本発明のＣＭＯＳ出力回路によれば、Ｐチャネル型出力ＭＯＳトランジスタがＯＦＦ制御されるのを、Ｐチャネル型出力ＭＯＳトランジスタに特性相似なＰチャネル型センスＭＯＳトランジスタがＯＦＦ制御されることで判断してから、Ｎチャネル型出力ＭＯＳトランジスタがＯＮ制御され、Ｎチャネル型出力ＭＯＳトランジスタがＯＦＦ制御されるのを、Ｎチャネル型出力ＭＯＳトランジスタに特性相似なＮチャネル型センスＭＯＳトランジスタがＯＦＦ制御されることで判断してから、Ｐチャネル型出力ＭＯＳトランジスタがＯＮ制御される構成としているので、遅延時間の最適設計が難しい遅延回路を設けることなくＰチャネル型出力ＭＯＳトランジスタのＯＮ、ＯＦＦ制御とＮチャネル型出力ＭＯＳトランジスタのＯＮ、ＯＦＦ制御のスイッチングを最適に設定でき貫通電流を防止できる。
【図面の簡単な説明】
【図１】 本発明の１実施例のＣＭＯＳ出力回路を示す回路図。
【図２】 図１のＣＭＯＳ出力回路の動作を説明するタイムチャート。
【図３】 従来のＣＭＯＳ出力回路を示す回路図。
【図４】 図３のＣＭＯＳ出力回路の動作を説明するタイムチャート。
【図５】 従来のＣＭＯＳ出力回路の他の例を示す回路図。
【図６】 図５のＣＭＯＳ出力回路の動作を説明するタイムチャート。
【符号の説明】
５ Ｐチャネル型出力ＭＯＳトランジスタ
６ Ｎチャネル型出力ＭＯＳトランジスタ
１１ ２入力ＮＡＮＤ回路
１２ ２入力ＮＯＲ回路
１６ Ｐチャネル型センスＭＯＳトランジスタ
１８ Ｎチャネル型センスＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、ＣＭＯＳ出力回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ出力回路を構成するＰチャネル型出力ＭＯＳトランジスタとＮチャネル型出力ＭＯＳトランジスタとの直列回路において、Ｐチャネル型出力ＭＯＳトランジスタとＮチャネル型出力ＭＯＳトランジスタとが同時にＯＮすると貫通電流が流れる。
【０００３】
以下、従来の貫通電流を防止したＣＭＯＳ出力回路の一例を図３を参照して説明する。図において、１は入力端子、２は出力端子、３は電源端子、４は接地端子である。電源端子３と接地端子４間にＰチャネル型出力ＭＯＳトランジスタ５とＮチャネル型出力ＭＯＳトランジスタ６とが直列接続され、出力ＭＯＳトランジスタ５と出力ＭＯＳトランジスタ６との接続点が出力端子２に接続されている。出力ＭＯＳトランジスタ５、６のゲートにはプリドライバ７、８をそれぞれ介して遅延回路９、１０がそれぞれ接続されている。遅延回路９、１０の入力端は入力端子１に接続されている。遅延回路９は入力端子１からの入力信号Ｖinの立ち下がりを遅延させ、遅延回路１０は入力端子１からの入力信号Ｖinの立ち上がりを遅延させる。
【０００４】
図４に示すように、時刻ｔ１に入力端子１に入力信号Ｖinの立ち上がりが入力されると、出力ＭＯＳトランジスタ５は、オフスイッチング時間を経て時刻ｔ２にゲート電圧Ｖpgが“Ｈ”レベルになり、ＯＦＦ制御され、出力ＭＯＳトランジスタ６は、時刻ｔ１から遅延回路１０で設定された所定の遅延時間を経過後の時刻ｔ３（＞ｔ２）からオンスイッチング時間を経て時刻ｔ４にゲート電圧Ｖngが“Ｈ”レベルになり、ＯＮ制御される。また、時刻ｔ５に入力端子１に入力信号Ｖinの立ち下がりが入力されると、出力ＭＯＳトランジスタ６は、オフスイッチング時間を経て時刻ｔ６にゲート電圧Ｖngが“Ｌ”レベルになり、ＯＦＦ制御され、出力ＭＯＳトランジスタ５は、時刻ｔ５から遅延回路９で設定された所定の遅延時間を経過後の時刻ｔ７（＞ｔ６）からオンスイッチング時間を経て時刻ｔ８にゲート電圧Ｖpgが“Ｌ”レベルになり、ＯＮ制御される。
【０００５】
以上のように、図３に示すＣＭＯＳ出力回路は、遅延回路１０により出力ＭＯＳトランジスタ６のゲートの立ち上がりを遅延させ、遅延回路９により出力ＭＯＳトランジスタ５のゲートの立ち下がりを遅延させることにより、出力端子２に時刻ｔ２とｔ３間およびｔ６とｔ７間のハイインピーダンス期間（デッドタイム）を設けて貫通電流を防止している。遅延回路９、１０は、通常、インバータで構成され、インバータを複数段接続して遅延時間を適切な時間に設定する必要があるが、短過ぎるとデッドタイム不充分が原因で貫通電流の防止が不充分となり、長過ぎるとデッドタイム大が原因で入出力応答が悪化し、適切な時間を設定するのが難しいという問題がある。さらに遅延回路９、１０の製造ばらつきによる入出力応答のばらつきがあるという問題もある。
【０００６】
次に、従来のＣＭＯＳ出力回路の他の例を図５を参照して説明する。図において、１は入力端子、２は出力端子、３は電源端子、４は接地端子である。電源端子３と接地端子４間にＰチャネル型出力ＭＯＳトランジスタ５とＮチャネル型出力ＭＯＳトランジスタ６とが直列接続され、出力ＭＯＳトランジスタ５と出力ＭＯＳトランジスタ６との接続点が出力端子２に接続されている。出力ＭＯＳトランジスタ５のゲートにはプリドライバ７を介して２入力ＮＡＮＤ回路１１が接続され、出力ＭＯＳトランジスタ６のゲートにはプリドライバ８を介して２入力ＮＯＲ回路１２が接続されている。２入力ＮＡＮＤ回路１１および入力ＮＯＲ回路１２の一方の入力端はインバータ１３を介して入力端子１に接続されている。出力ＭＯＳトランジスタ６のゲートは、インバータ１４と遅延回路９を介して２入力ＮＡＮＤ回路１１の他方の入力端に接続されている。出力ＭＯＳトランジスタ５のゲートは、インバータ１５と遅延回路１０を介して２入力ＮＯＲ回路１２の他方の入力端に接続されている。
【０００７】
図６に示すように、時刻ｔ１に入力端子１に入力信号Ｖinの立ち上がりが入力されるとインバータ１３の出力は“Ｌ”レベルになり、出力ＭＯＳトランジスタ５は、オフスイッチング時間を経て時刻ｔ２にゲート電圧Ｖpgが“Ｈ”レベルになり、ＯＦＦ制御される。そして、出力ＭＯＳトランジスタ５のゲート電圧Ｖpgが“Ｈ”レベルになると遅延回路１０の出力Ｖndeはインバータ１５による反転から遅延回路１０で設定された所定の遅延時間を経過後の時刻ｔ３（＞ｔ２）に“Ｌ”レベルとなり、出力ＭＯＳトランジスタ６は、オンスイッチング時間を経て時刻ｔ４にゲート電圧Ｖngが“Ｈ”レベルになり、ＯＮ制御される。また、時刻ｔ５に入力端子１に入力信号Ｖinの立ち下がりが入力されると、インバータ１３の出力は“Ｈ”レベルになり、出力ＭＯＳトランジスタ６は、オフスイッチング時間を経て時刻ｔ６にゲート電圧Ｖngが“Ｌ”レベルになり、ＯＦＦ制御される。そして、出力ＭＯＳトランジスタ６のゲート電圧Ｖngが“Ｌ”レベルになると遅延回路９の出力Ｖpdeはインバータ１４による反転から遅延回路９で設定された所定の遅延時間を経過後の時刻ｔ７（＞ｔ６）に“Ｈ”レベルとなり、出力ＭＯＳトランジスタ５は、オンスイッチング時間を経て時刻ｔ８にゲート電圧Ｖpgが“Ｌ”レベルになり、ＯＮ制御される。
【０００８】
図５に示すＣＭＯＳ出力回路において、遅延回路９，１０を設けずに、インバータ１５により出力ＭＯＳトランジスタ５のゲート電圧Ｖpgが“Ｈ”レベルになるのを検出直後に出力ＭＯＳトランジスタ６をオンスイッチングし、インバータ１４により出力ＭＯＳトランジスタ６のゲート電圧Ｖngが“Ｌ”レベルになるのを検出直後に出力ＭＯＳトランジスタ５をオンスイッチングすることにより、デッドタイムを設けずに貫通電流を防止することもできる。しかし、この場合、２入力ＮＡＮＤ回路１１および入力ＮＯＲ回路１２、またはインバータ１４、１５のシュレッショルド電圧に製造ばらつきがあると、出力ＭＯＳトランジスタ５のゲート電圧Ｖpgが十分に“Ｈ”レベルにならないうちに入力ＮＯＲ回路１２がインバータ１５からの“Ｌ”レベルを検出して出力を“Ｈ”レベルにしたり、出力ＭＯＳトランジスタ６のゲート電圧Ｖngが十分に“Ｌ”レベルにならないうちに２入力ＮＡＮＤ回路１１がインバータ１４からの“Ｈ”レベルを検出して出力を“Ｌ”レベルにする虞があり、これを防止するために遅延回路９，１０を設けて、遅延時間を適切な時間に設定する必要があるが、図３のＣＭＯＳ出力回路と同様に、この場合も遅延回路９，１０の遅延時間が短過ぎると貫通電流の防止が不充分となり、長過ぎると入出力応答が悪化するという問題、および、入出力応答のばらつきという問題があった。
【０００９】
【発明が解決しようとする課題】
上述したように、図３および図５に示す従来のＣＭＯＳ出力回路は、入出力応答を悪化させずに、および、入出力応答のばらつきを発生させないで貫通電流の防止を充分におこなうことが困難であった。
本発明は上記問題点に鑑み、遅延回路を用いずに貫通電流を防止可能としたＣＭＯＳ出力回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のＣＭＯＳ出力回路は、Ｐチャネル型出力ＭＯＳトランジスタとＮチャネル型出力ＭＯＳトランジスタとが直列接続されてゲートへの入力信号により直列接続点から出力信号を出力するＣＭＯＳ出力回路において、
前記Ｐチャネル型出力ＭＯＳトランジスタがＯＦＦ制御されるのを、前記Ｐチャネル型出力ＭＯＳトランジスタに特性相似なＰチャネル型センスＭＯＳトランジスタがＯＦＦ制御されることで判断してから、前記Ｎチャネル型出力ＭＯＳトランジスタがＯＮ制御され、前記Ｎチャネル型出力ＭＯＳトランジスタがＯＦＦ制御されるのを、前記Ｎチャネル型出力ＭＯＳトランジスタに特性相似なＮチャネル型センスＭＯＳトランジスタがＯＦＦ制御されることで判断してから、前記Ｐチャネル型出力ＭＯＳトランジスタがＯＮ制御されることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の第１実施例を図１を参照して説明する。図において、１は入力端子、２は出力端子、３は電源端子、４は接地端子である。電源端子３と接地端子４間にＰチャネル型出力ＭＯＳトランジスタ５とＮチャネル型出力ＭＯＳトランジスタ６とが直列接続され、出力ＭＯＳトランジスタ５と出力ＭＯＳトランジスタ６との接続点が出力端子２に接続されている。出力ＭＯＳトランジスタ５のゲートにはプリドライバ７を介して２入力ＮＡＮＤ回路１１が接続され、出力ＭＯＳトランジスタ６のゲートにはプリドライバ８を介して２入力ＮＯＲ回路１２が接続されている。２入力ＮＡＮＤ回路１１および２入力ＮＯＲ回路１２の一方の入力端はインバータ１３を介して入力端子１に接続されている。また、電源端子３と接地端子４間に、出力ＭＯＳトランジスタ５に特性相似なＰチャネル型センスＭＯＳトランジスタ１６とプルダウン抵抗１７とが直列接続されるとともに、出力ＭＯＳトランジスタ６に特性相似なＮチャネル型センスＭＯＳトランジスタ１８とプルアップ抵抗１９とが直列接続されている。センスＭＯＳトランジスタ１６は、ゲートが出力ＭＯＳトランジスタ５のゲートに共通接続され、ドレインが２入力ＮＯＲ回路１２の他方の入力端に接続されている。センスＭＯＳトランジスタ１８は、ゲートが出力ＭＯＳトランジスタ６のゲートに共通接続され、ドレインが２入力ＮＡＮＤ回路１１の他方の入力端に接続されている。センスＭＯＳトランジスタ１６，１８は、出力ＭＯＳトランジスタ５，６とそれぞれ特性相似とするため、チャネル幅は異なるがチャネル長を同一にして、同一基板に同時に形成している。
【００１２】
図２に示すように、時刻ｔ１に入力端子１に入力信号Ｖinの立ち上がりが入力されるとインバータ１３の出力は“Ｌ”レベルになり、出力ＭＯＳトランジスタ５は、オフスイッチング時間を経て時刻ｔ２にゲート電圧Ｖpgが“Ｈ”レベルになり、ＯＦＦ制御される。このとき、センスＭＯＳトランジスタ１６は、出力ＭＯＳトランジスタ５に特性相似に形成されているため同一スレッショルド電圧を有し、出力ＭＯＳトランジスタ５とゲートが共通接続されているため、同時にＯＦＦ制御され、センスＭＯＳトランジスタ１６のドレインの電位Ｖpdは “Ｌ”レベルにプルダウンされる。そして、“Ｌ”レベルのドレイン電位Ｖpdが２入力ＮＯＲ回路１２に入力されると、出力ＭＯＳトランジスタ６は、オンスイッチング時間を経て時刻ｔ３にゲート電圧Ｖngが“Ｈ”レベルになり、ＯＮ制御される。また、時刻ｔ４に入力端子１に入力信号Ｖinの立ち下がりが入力されると、インバータ１3の出力は“Ｈ”レベルになり、出力ＭＯＳトランジスタ６は、オフスイッチング時間を経て時刻ｔ５にゲート電圧Ｖngが“Ｌ”レベルになり、ＯＦＦ制御される。このとき、センスＭＯＳトランジスタ１８は、出力ＭＯＳトランジスタ６に特性相似に形成されているため同一スレッショルド電圧を有し、出力ＭＯＳトランジスタ６とゲートが共通接続されているため、同時にＯＦＦ制御され、センスＭＯＳトランジスタ１８のドレインの電位Ｖndは “Ｈ”レベルにプルアップされる。そして、“Ｈ”レベルのドレイン電位Ｖndが２入力ＮＡＮＤ回路１１に入力されると、出力ＭＯＳトランジスタ５は、オンスイッチング時間を経て時刻ｔ６にゲート電圧Ｖpgが“Ｌ”レベルになり、ＯＮ制御される。
【００１３】
以上のように、図１に示すＣＭＯＳ出力回路は、出力ＭＯＳトランジスタ５のゲート電圧Ｖpgが“Ｈ”レベルになり出力ＭＯＳトランジスタ５がＯＦＦ制御されるのを、センスＭＯＳトランジスタ１６がＯＦＦ制御されることで判断し、センスＭＯＳトランジスタ１６のドレインが“Ｌ”レベルになってから、出力ＭＯＳトランジスタ６のゲート電圧Ｖngを“Ｈ”レベルにして出力ＭＯＳトランジスタ６をＯＮ制御する。また、出力ＭＯＳトランジスタ６のゲート電圧Ｖngが“Ｌ”レベルになり出力ＭＯＳトランジスタ６がＯＦＦ制御されるのを、センスＭＯＳトランジスタ１８がＯＦＦ制御されることで判断し、センスＭＯＳトランジスタ１８のドレインが“Ｈ”レベルになってから、出力ＭＯＳトランジスタ５のゲート電圧Ｖpgを“Ｌ”レベルにして出力ＭＯＳトランジスタ５をＯＮ制御する。このことにより、遅延回路を設けることなく出力ＭＯＳトランジスタ５と６が同時にＯＮしている期間をなくし貫通電流を防止することができ、遅延回路の設計が不要となり、図３や図５に示すＣＭＯＳ出力回路のように、遅延時間が短過ぎると貫通電流の防止が不充分となり、長過ぎると入出力応答が悪化するという問題、および、遅延回路の製造ばらつきによる入出力応答のばらつきという問題が解消できる。
【００１４】
【発明の効果】
以上説明したように、本発明のＣＭＯＳ出力回路によれば、Ｐチャネル型出力ＭＯＳトランジスタがＯＦＦ制御されるのを、Ｐチャネル型出力ＭＯＳトランジスタに特性相似なＰチャネル型センスＭＯＳトランジスタがＯＦＦ制御されることで判断してから、Ｎチャネル型出力ＭＯＳトランジスタがＯＮ制御され、Ｎチャネル型出力ＭＯＳトランジスタがＯＦＦ制御されるのを、Ｎチャネル型出力ＭＯＳトランジスタに特性相似なＮチャネル型センスＭＯＳトランジスタがＯＦＦ制御されることで判断してから、Ｐチャネル型出力ＭＯＳトランジスタがＯＮ制御される構成としているので、遅延時間の最適設計が難しい遅延回路を設けることなくＰチャネル型出力ＭＯＳトランジスタのＯＮ、ＯＦＦ制御とＮチャネル型出力ＭＯＳトランジスタのＯＮ、ＯＦＦ制御のスイッチングを最適に設定でき貫通電流を防止できる。
【図面の簡単な説明】
【図１】 本発明の１実施例のＣＭＯＳ出力回路を示す回路図。
【図２】 図１のＣＭＯＳ出力回路の動作を説明するタイムチャート。
【図３】 従来のＣＭＯＳ出力回路を示す回路図。
【図４】 図３のＣＭＯＳ出力回路の動作を説明するタイムチャート。
【図５】 従来のＣＭＯＳ出力回路の他の例を示す回路図。
【図６】 図５のＣＭＯＳ出力回路の動作を説明するタイムチャート。
【符号の説明】
５ Ｐチャネル型出力ＭＯＳトランジスタ
６ Ｎチャネル型出力ＭＯＳトランジスタ
１１ ２入力ＮＡＮＤ回路
１２ ２入力ＮＯＲ回路
１６ Ｐチャネル型センスＭＯＳトランジスタ
１８ Ｎチャネル型センスＭＯＳトランジスタ
Claims (3)
- Ｐチャネル型出力ＭＯＳトランジスタとＮチャネル型出力ＭＯＳトランジスタとが直列接続されてゲートへの入力信号により直列接続点から出力信号を出力するＣＭＯＳ出力回路において、
前記Ｐチャネル型出力ＭＯＳトランジスタがＯＦＦ制御されるのを、前記Ｐチャネル型出力ＭＯＳトランジスタに特性相似なＰチャネル型センスＭＯＳトランジスタがＯＦＦ制御されることで判断してから、前記Ｎチャネル型出力ＭＯＳトランジスタがＯＮ制御され、前記Ｎチャネル型出力ＭＯＳトランジスタがＯＦＦ制御されるのを、前記Ｎチャネル型出力ＭＯＳトランジスタに特性相似なＮチャネル型センスＭＯＳトランジスタがＯＦＦ制御されることで判断してから、前記Ｐチャネル型出力ＭＯＳトランジスタがＯＮ制御されることを特徴とするＣＭＯＳ出力回路。 - 前記Ｐチャネル型センスＭＯＳトランジスタによる前記Ｐチャネル型出力ＭＯＳトランジスタのＯＦＦ判断が、前記Ｐチャネル型出力ＭＯＳトランジスタとＰチャネル型センスＭＯＳトランジスタとのゲートを共通接続し、Ｐチャネル型センスＭＯＳトランジスタのドレインをプルダウンさせることにより行われ、
前記Ｎチャネル型センスＭＯＳトランジスタによる前記Ｎチャネル型出力ＭＯＳトランジスタのＯＦＦ判断が、前記Ｎチャネル型出力ＭＯＳトランジスタとＮチャネル型センスＭＯＳトランジスタとのゲートを共通接続し、Ｎチャネル型センスＭＯＳトランジスタのドレインをプルアップさせることにより行われことを特徴とする請求項１記載のＣＭＯＳ出力回路。 - 前記入力信号と前記Ｎチャネル型センスＭＯＳトランジスタのドレインのプルアップ信号とにより前記Ｐチャネル型出力ＭＯＳトランジスタのＯＮ制御信号を出力する第１の２入力論理回路と、前記入力信号と前記Ｐチャネル型センスＭＯＳトランジスタのドレインのプルダウン信号とにより前記Ｎチャネル型出力ＭＯＳトランジスタのＯＮ制御信号を出力する第２の２入力論理回路とを有することを特徴とする請求項２記載のＣＭＯＳ出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001161879A JP3671862B2 (ja) | 2001-05-30 | 2001-05-30 | Ｃｍｏｓ出力回路 |
| KR1020020029816A KR20020091803A (ko) | 2001-05-30 | 2002-05-29 | 씨모스 출력 회로 |
| US10/156,833 US20020180495A1 (en) | 2001-05-30 | 2002-05-30 | CMOS output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001161879A JP3671862B2 (ja) | 2001-05-30 | 2001-05-30 | Ｃｍｏｓ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002353802A JP2002353802A (ja) | 2002-12-06 |
| JP3671862B2 true JP3671862B2 (ja) | 2005-07-13 |
Family
ID=19005091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001161879A Expired - Fee Related JP3671862B2 (ja) | 2001-05-30 | 2001-05-30 | Ｃｍｏｓ出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020180495A1 (ja) |
| JP (1) | JP3671862B2 (ja) |
| KR (1) | KR20020091803A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5076542B2 (ja) * | 2007-02-20 | 2012-11-21 | 富士通セミコンダクター株式会社 | バッファ回路 |
| JP5679514B2 (ja) * | 2011-01-28 | 2015-03-04 | トヨタ自動車株式会社 | インバータ駆動回路 |
| KR20150005299A (ko) * | 2013-07-05 | 2015-01-14 | 에스케이하이닉스 주식회사 | 출력 장치 및 출력 장치를 포함하는 출력 시스템 |
| US11025563B2 (en) | 2017-04-13 | 2021-06-01 | Johnson Controls Technology Company | Space-aware network switch |
| EP3610336A1 (en) | 2017-04-13 | 2020-02-19 | Johnson Controls Technology Company | Building management system with space profiles |
| US10742441B2 (en) | 2017-04-13 | 2020-08-11 | Johnson Controls Technology Company | Unified building management system |
| JP7422083B2 (ja) * | 2018-10-24 | 2024-01-25 | ソニーセミコンダクタソリューションズ株式会社 | 半導体回路および半導体システム |
-
2001
- 2001-05-30 JP JP2001161879A patent/JP3671862B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-29 KR KR1020020029816A patent/KR20020091803A/ko not_active Application Discontinuation
- 2002-05-30 US US10/156,833 patent/US20020180495A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002353802A (ja) | 2002-12-06 |
| KR20020091803A (ko) | 2002-12-06 |
| US20020180495A1 (en) | 2002-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6466063B2 (en) | Push-pull output buffer with gate voltage feedback loop | |
| US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
| US7295040B1 (en) | High speed IO buffer using auxiliary power supply | |
| US5367205A (en) | High speed output buffer with reduced voltage bounce and no cross current | |
| US4703201A (en) | CMOS Schmitt trigger | |
| US6414524B1 (en) | Digital output buffer for MOSFET device | |
| JP3671862B2 (ja) | Ｃｍｏｓ出力回路 | |
| US7053662B1 (en) | Method and circuit for high speed transmission gate logic | |
| JP3953492B2 (ja) | 出力バッファ回路 | |
| US5818264A (en) | Dynamic circuit having improved noise immunity and method therefor | |
| CN101154942B (zh) | 缓冲电路及其控制方法 | |
| US5160860A (en) | Input transition responsive CMOS self-boost circuit | |
| US5952850A (en) | Input/output circuit and a method for controlling an input/output signal | |
| US5118972A (en) | BiCMOS gate pull-down circuit | |
| US6873196B2 (en) | Slew rate control of output drivers using FETs with different threshold voltages | |
| JPH06252740A (ja) | デジタル論理回路 | |
| US6335649B1 (en) | Schmitt trigger circuit | |
| JPH09214324A (ja) | Ｃｍｏｓ論理回路 | |
| US20040227556A1 (en) | High-Voltage Input Tolerant Receiver | |
| JPH05326863A (ja) | 半導体集積回路 | |
| KR20020022919A (ko) | 씨모스 버퍼회로 | |
| JPH11326398A (ja) | 電圧検知回路 | |
| JP3132091B2 (ja) | 出力バッファ | |
| JP2982313B2 (ja) | 出力バッファ回路 | |
| JP3460918B2 (ja) | 入力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050118 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050208 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050329 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050411 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080428 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |