[go: up one dir, main page]

KR100295936B1 - 비휘발성반도체메모리장치및그제조방법 - Google Patents

비휘발성반도체메모리장치및그제조방법 Download PDF

Info

Publication number
KR100295936B1
KR100295936B1 KR1019970068537A KR19970068537A KR100295936B1 KR 100295936 B1 KR100295936 B1 KR 100295936B1 KR 1019970068537 A KR1019970068537 A KR 1019970068537A KR 19970068537 A KR19970068537 A KR 19970068537A KR 100295936 B1 KR100295936 B1 KR 100295936B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
diffusion layer
region
impurity diffusion
gate
Prior art date
Application number
KR1019970068537A
Other languages
English (en)
Other versions
KR19980064119A (ko
Inventor
히로하루 가네모리
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19980064119A publication Critical patent/KR19980064119A/ko
Application granted granted Critical
Publication of KR100295936B1 publication Critical patent/KR100295936B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/919—Compensation doping

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 제 1 도전형의 반도체 기판, 반도체 기판상에 장치된 플로팅 게이트와 컨트롤 게이트, 플로팅 게이트로 덮혀진 영역과 스플릿 게이트를 형성하는 플로팅 게이트로 덮혀있지 않은 영역을 갖는 채널을 한정하도록 상호 일정한 거리로 떨어져 반도체 기판에 배치되고 소오스와 드레인을 한정하는 한쌍 이상의 제 2 도전형 불순물 확산층, 최소한 한쌍 이상의 제 2 도전형의 확산층 사이 영역에서 배치되도록 반도체 기판에 형성된 제 1 불순물 확산층 영역, 또한 스플릿 게이트에 배치되도록 반도체 기판내에 형성되고 제 1 불순물 확산층 영역보다 더 낮은 불순물 농도를 가지는 제 2 불순물 확산층 영역을 갖는 비휘발성 반도체 메모리장치를 개시하고 있다. 그러한 장치를 제조하는 방법도 또한 개시되어 있다.

Description

비휘발성 반도체 메모리장치 및 그 제조방법 {NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은, EEPROM(electrically erasable programmable read only memory, 전기적 소거형 PROM), 플래시 메모리, EPROM 등과 같은, 스플릿 게이트형의 비휘발성 반도체 메모리 장치와, 또한 그 제조방법에 관한 것이다.
상술한 형태의 종래 비휘발성 반도체 메모리 장치가, EEPROM 을 개시한 일본 특개평 2-110981 호에 공지되었다.
도 1 에 도시된 바와 같이, 서술된 종래 EEPROM 은 P 형 실리콘 기판(601), 채널 영역을 한정하는 P+확산층(P 형 불순물 확산층)(602), 게이트 산화막(603), 플로팅 게이트(604), 실제로 그라운드로서 역할을 하는 소오스와 드레인을 각각 한정하는 N+확산층(N 형 불순물 확산층)(607), 층간 절연막(608), 컨트롤 게이트(609) 및 스플릿 게이트(SG)를 포함한다.
P 형 반도체 기판(601)에 있어서, N+확산층(소오스와 드레인)(607)사이에 배치되는 P+확산층(채널)(602)은 플로팅 게이트(604)로 덮혀있는 영역과 플로팅 게이트로 덮혀있지 않은 스플릿 게이트(SG)를 한정하는 영역을 포함한다. 전하량이 플로팅 게이트(604)에서 존재함에도 불구하고, 이러한 스플릿 게이트(SG)에 흐르는 전류는 컨트롤 게이트(609)에 인가된 전압에 의해 제어될 수 있다.
따라서, 비록 플로팅 게이트(604)에 존재하는 전자가 과도하게 방출되어 플로팅 게이트(604)아래에 배치된 P+확산층(채널)(602)의 부분에서 공핍 상태를 유도하지만, 전류가 스플릿 게이트(SG)에서 차단될 수 있기 때문에, EEPROM 의 오작동이 방지될 수 있다. 따라서, 스플릿 게이트(SG)를 형성함으로써, EEPROM 에 대한 신뢰성이 증가되어 달성될 수 있다.
도 2a 내지 도 2f 를 참조하여, 상술한 EEPROM 제조 방법에 대한 각각의 단계가 서술될 것이다. 우선, P 형 실리콘 기판(601)의 불순물 농도보다 높은 불순물 농도를 갖는 P 형 불순물 확산층(P+확산층)(602)이 그 위에 형성된 게이트 산화막(열산화막)(603)을 갖는 실리콘 기판(601)의 채널 영역상에 형성되고(도 2a 참조), 또한 그 후 플로팅 게이트(604)에 대해 패터닝이 행해진다(도 2b 참조).
결과적으로, 산화막을 P 형 실리콘 기판(601)상에 증착한후에, 에칭 백이 이방성 에칭으로 행해져 각각의 플로팅 게이트(604)의 측면 부분에 산화막 측벽(605)을 형성한다(도 2c 참조). 그런후, 각각의 플로팅 게이트(604)의 측면 부분에 형성된 산화막 측벽(605)중에서, 편측 부분(도 2d 에서 좌측)에 위치된 편측벽만이 포토레지스트(606)로써 피복되고(도 2d), 또한 타편측 부분(도 2d 에서 우측)에 노출된 산화막 측벽이 에칭에 의해서 제거된다.
그 후, 플로팅 게이트(604)및 산화막 측벽(605)을 자기정렬 마스크로서 역할을 하도록 인정할 때 비소(As)와 같은 N 형 불순물 이온이 주입되어, 소오스와 드레인 영역으로서 역할을 하는 N+확산층(607)을 형성한다(도 2e 참조). 게다가, 산화막 측벽(605)의 제거후, 얇은 층간 절연막(608)이 P 형 실리콘 기판(601)에 증착되고, 또한 컨트롤 게이트(609)가 형성된다(도 2f 참조). 그 후, EEPROM 이 제조된다. 이러한 방법에서, 스플릿 게이트는 상술한 바와 같이 자기 정렬 공정으로 형성된다. 따라서, 고정밀 스플릿 게이트가 얻어질 수 있다.
그러나, 상술한 바와 같이 종래 기술에서, 각각의 플로팅 게이트(604)의 측면 부분에 산화막 측벽(605)을 형성하는 자기 정렬 방법으로 스플릿 영역이 형성되기 때문에, 제조 공정이 복잡화되고, 제조 공정수가 증가하여, 결과적으로 비록 충분한 정밀성이 이루어질 수 있지만, 생산성이 낮아지고 비용이 팽창한다.
게다가, 종래의 기술에서, 단지 편측의 산화막 측벽(605)을 보호하도록 포토리소그래피 단계에서 정렬 정밀도 오차를 고려할 필요성이 있기 때문에, 미세화가 곤란하다. 게다가, 또한 P 형 실리콘 기판(601)의 채널 영역에서 단지 P+확산층(602)을 형성하는 단계에서, 포토리소그래피 단계시 정렬 정밀도 오차를 고려할 필요성이 있기 때문에, 미세화가 곤란하다. 따라서, 상술한 종래 기술로써는, 고집적화가 이루어질 수 없다.
본 발명의 목적은 간단하고 짧은 제조 공정으로 얻어질 수 있고 고정밀도와 고집적화를 달성할 수 있는 비휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상술한 비휘발성 반도체 메모리 장치를 얻기 위해서 특별히 채택된 제조방법을 제공하는 것이다.
본 발명의 제 1 태양에 따르면, 다음을 포함하는 비휘발성 메모리 장치를 제공하는 것인데, 비휘발성 메모리 장치는:
제 1 도전형의 반도체 기판;
반도체 기판상에 제공된 플로팅 게이트와 컨트롤 게이트;
플로팅 게이트로 덮혀진 영역과 플로팅 게이트로 덮혀있지 않고 스플릿 게이트를 한정하는 영역을 갖는 채널을 한정하도록 상호 일정한 거리로 떨어져 반도체 기판에 배치되고 소오스와 드레인을 한정하는 한쌍 이상의 제 2 도전형 불순물 확산층;
최소한 한쌍 이상의 제 2 도전형의 불순물 확산층 사이 영역에서 배치되도록 반도체 기판에 형성된 제 1 불순물 확산층 영역; 및
스플릿 게이트에 배치되도록 반도체 기판내에 형성되고 제 1 불순물 확산층 영역보다 더 낮은 불순물 농도를 가지는 제 1 도전형의 제 2 불순물 확산층 영역을 포함하며, 상기 제 2 불순물 확산층 영역은 제 1 불순물 확산층 영역 상에 형성되는 것을 특징으로 한다.
상술한 것에 있어서, 제 1 불순물 확산층 영역은 반도체 기판의 전체 메모리 트랜지스터 영역을 덮도록 배치될 수 있다. 선택적으로, 제 1 불순물 확산층 영역은 반도체 기판의 메모리 트랜지스터 영역의 채널 영역에서 단지 배치될 수 있다.
본 발명의 다른 태양에 따르면, 비휘발성 반도체 메모리 장치를 제조하는 방법을 제공하는 것인데, 제조 방법은:
(a)제 1 도전형의 반도체 기판을 준비하는 단계;
(b)반도체 기판내에 제 1 도전형의 제 1 불순물 확산층 영역을 제공하도록 반도체 기판내로 제 1 도전형 불순물을 주입하는 이온 주입단계;
(c)반도체 기판상에 게이트 절연막을 형성하고 게이트 절연막상에 플로팅 게이트를 형성하는 단계;
(d)반도체 기판의 표면에 대해 경사 방향으로 반도체 기판속으로 제 2 도전형의 이온 불순물을 주입하여, 일단이 플로팅 게이트와 중첩하고 타단이 플로팅 게이트와 일정한 거리로 떨어지도록, 소오스와 드레인을 한정하는 제 2 도전형의 한쌍 이상의 불순물 확산층을 형성하고, 및 플로팅 게이트로써 덮혀있지 않은 채널에 의해 한정된 스플릿 게이트를 형성하는 단계;
(e)스플릿 게이트의 임계 전압을 조절하기 위해서, 스플릿 게이트에서 반도체 기판의 도전형을 반전하지 못할 정도로, 반도체 기판의 표면에 대해 일반적으로 수직으로 반도체 기판내로 제 2 도전형의 불순물을 이온 주입하는 단계;
(f)플로팅 게이트를 덮기 위해서 층간 절연막을 형성하는 단계와 층간 절연막상에 컨트롤 게이트를 형성하는 단계를 포함한다.
상술한 바에 있어서, 반도체 기판의 전체 메모리 트랜지스터 영역을 덮도록 제 1 불순물 확산층 영역을 형성하기 위해서 단계 (b) 는 단계 (c) 전에 행해질 수 있다. 선택적으로, 단계 (b) 는 반도체 기판의 메모리 트랜지스터 영역의 채널 영역에서 제 1 불순물 확산 영역을 형성하기 위해서 단계 (d) 와 단계 (e) 사이에서 행해질 수 있다. 특히, 단계 (b) 는 단계 (d) 에서 경사 방향에 대해 역경사 방향으로 반도체 기판속으로 제 1 도전형의 불순물을 이온 주입하는 것을 포함하기 때문에, 일단이 플로팅 게이트와 중첩하고 타단이 플로팅 게이트와 일정한 거리로 떨어지도록 반도체 기판의 메모리 트랜지스터 영역의 채널 영역에서 제 1 불순물 확산층을 형성한다.
상술한 절차와 구성으로써, 스플릿 게이트는 종래 측벽 공정이 아니라 경사이온 주입 공정을 사용함으로써 형성된다. 따라서, 제조 절차가 간단해지고 공정이 짧아진다. 게다가, 제 1 도전형의 불순물 확산층 영역의 불순물 농도를 더 높게하여 강하되도록 제 1 도전형 불순물의 확산층 영역과 제 2 도전형 불순물의 확산층 영역과 제 2 도전형 불순물 확산층 영역사이에서 계면이 형성되기 때문에, 스플릿 게이트의 제어성이 실질적으로 향상될 수 있다. 게다가, 제 2 도전형의 불순물 이온이 스플릿 게이트 영역에서 반도체 기판 표면의 도전형을 반전하지 않도록 주입되기 때문에, 스플릿 게이트에서 임계 전압이 적당한 값으로 제어될 수 있다.
도 1 은 종래의 스플릿 게이트형 비휘발성 반도체 메모리장치의 개략 단면도.
도 2a 는 P+확산층이 형성된 상태를 도시하는 도 1 의 종래 반도체 메모리장치의 제조방법을 도시한 개략 단면도.
도 2b 는 플로팅 게이트가 형성된 상태를 도시하는 도 1 의 종래 반도체 메모리장치의 제조방법을 도시한 개략 단면도.
도 2c 는 산화막 측벽이 각각의 플로팅 게이트의 측벽에 형성된 상태를 도시하는 도 1 의 종래 반도체 메모리장치의 제조방법을 도시한 개략 단면도.
도 2d 는 일측면의 산화막 측벽 중의 하나가 포토레지스트로써 덮혀있는 상태를 도시하는 도 1 의 종래 반도체 메모리장치의 제조방법을 도시한 개략 단면도.
도 2e 는 N 형 확산층이 형성된 상태를 도시하는 도 1 의 종래 반도체 메모리장치의 제조방법을 도시한 개략 단면도.
도 2f 는 층간 절연막과 컨트롤 게이트가 형성된 상태를 도시하는 도 1 의 종래 반도체 메모리장치의 제조방법을 도시한 개략 단면도.
도 3 은 본 발명의 제 1 실시예에 따른 메모리 셀 트랜지스터의 개략 단면도.
도 4a 는 P+확산층과 게이트 산화막이 형성된 상태를 도시하는 도 3 의 메모리 셀 트랜지스터의 제조방법을 도시한 개략 단면도.
도 4b 는 플로팅 게이트가 형성된 상태를 도시하는 도 3 의 메모리 셀 트랜지스터의 제조방법을 도시한 개략 단면도.
도 4c 는 N+확산층이 형성된 상태를 도시하는 도 3 의 메모리 셀 트랜지스터의 제조방법을 도시한 개략 단면도.
도 4d 는 P 형 확산층이 형성된 상태를 도시하는 도 3 의 메모리 셀 트랜지스터의 제조방법을 도시한 개략 단면도.
도 4e 는 층간 절연막과 컨트롤 게이트가 형성된 상태를 도시하는 도 3 의 메모리 셀 트랜지스터의 제조방법을 도시한 개략 단면도.
도 5 는 도 3 과 유사한 본 발명의 제 2 실시예에 따른 메모리 셀 트랜지스터를 도시한 개략 단면도.
도 6a 는 게이트 산화막과 플로팅 게이트가 형성된 상태를 도시하는 도 5 의 메모리 셀 트랜지스터의 제조방법을 도시한 개략 단면도.
도 6b 는 N+확산층이 형성된 상태를 도시하는 도 5 의 메모리 셀 트랜지스터의 제조방법을 도시한 개략 단면도.
도 6c 는 P+확산층이 형성된 상태를 도시하는 도 5 의 메모리 셀 트랜지스터의 제조방법을 도시한 개략 단면도.
도 6d 는 P 형 확산층이 형성된 상태를 도시하는 도 5 의 메모리 셀 트랜지스터의 제조방법을 도시한 개략 단면도.
도 6e 는 층간 절연막과 컨트롤 게이트가 형성된 상태를 도시하는 도 5 의 메모리 셀 트랜지스터의 제조방법을 도시한 개략 단면도.
※ 도면의 주요부분에 대한 부호의 설명 ※
201, 601 : P 형 실리콘 기판 202, 602 : P+확산층
202, 602 : P+확산층 202, 602 : P+확산층
203, 603 : 게이트 산화막 204, 604 : 플로팅 게이트
205 : N+확산층 206 : P-확산층
207, 608 : 층간 절연막 208, 609 : 컨트롤 게이트
605 : 산화막 측벽 606 : 포토레지스트
상술한 것과 본 발명의 다른 목적, 장점 및 특성이 첨부 도면과 결합하여 취해진 아래의 설명으로부터 더욱 분명하게 될 것이다.
본 발명의 소정의 실시예가 첨부 도면을 참조하여 이하 설명될 것이다.
도 3 은 본 발명의 제 1 실시예에 따른 메모리 셀 트랜지스터의 적층 구조를 부분적으로 도시한 단면도이며, 반면에 도 4a 내지 도 4e 는 그것의 제조 과정을 도시한 단면도이다.
이 실시예의 메모리 셀 트랜지스터는 스플릿 게이트형의 비휘발성 반도체 메모리 장치이고, 또한 도 3 에 도시된 바와 같이, P 형 실리콘 기판(201), P+확산층(P 형 불순물 확산층)(202), 게이트 산화막(203), 플로팅 게이트(204), 실제로 그라운드로서 역할을 하는 소오스 또는 드레인 영역을 한정하는 N+확산층(N 형불순물 확산층)(205), P-확산층(P 형 불순물 확산층)(206), 층간 절연막(207), 및 컨트롤 게이트(208)를 포함한다.
상술한 바에 있어서, P 형 실리콘 기판(201)보다 더 높은 농도를 갖는 P+확산층(202)이 P 형 실리콘 기판(201)상의 메모리 셀 트랜지스터 영역의 전체 영역에서 형성되고, 또한 스플릿 게이트 영역에서 기판 표면은 P+확산층(202)의 농도보다 더 낮은 농도를 가지는 P-확산층을 한정한다. 게다가, 각각의 플로팅 게이트(204)의 하나의 편측단(도 3 에서 우측단)이 N+확산층(205)과 중첩되고, 반면에 플로팅 게이트(204)의 다른단(도 3 에서 좌측단)은 N+확산층(205)과의 관계에서 일정한 거리로 떨어져 오프셋(offset)된다. 오프셋 영역은 스플릿 영역이고, 또한 이런 스플릿 영역에 흐르고 있는 전류는 컨트롤 게이트(208)에 인가된 전압에 의해서 제어될 수 있다.
다음으로, 도 4a 내지 도 4e 를 참조하면, 상술한 메모리 셀 트랜지스터용 제조공정이 서술될 수 있다.
우선, 도 4a 를 참조하면, 붕소(B)와 같은, P 형 불순물이 P+확산층(202)을 형성하도록 1 × 1012㎝-2내지 1 × 1015㎝-2정도로 P 형 반도체 기판(201)의 메모리 셀 트랜지스터 영역으로 이온 주입된다. 게다가, 4 내지 30 ㎚ 의 막 두께를갖는 게이트 산화막(203)이 열산화법에 의해서 P+확산층(202)의 표면상에 형성된다.
다음으로, 도 4b 에 도시된 바와 같이, 폴리실리콘이 게이트 산화막(203)상에 증착되고, 또한 N 형 불순물의 확산에 의해 N 형으로 형성된다. 그런후, 포토리소그래피 공정을 사용하여, 패터닝이 플로팅 게이트(204)를 형성하도록 행해진다.
계속해서, 도 4c 에 도시된 바와 같이, 자기 정렬 마스크로서 플로팅 게이트(204)를 사용하는 자기 정렬 공정에 의해서, 비소(As)와 같은 N 형 불순물 이온이 N+확산층(205)을 형성하도록, 예를 들면, 1 × 1014㎝-2내지 1 × 1016㎝-2정도로 경사 방향(도 4c 에서 우측에서 좌측으로)으로 주입된다. 이런 단계에 있어서, 각각의 플로팅 게이트(204)의 하나의 편측단(도 4c 에서 우측단)이 N+확산층(205)과 중첩하고 반면에 그것의 다른단(도 4c 에서 좌측단)이 N+확산층(205)에 관계하여 일정한 거리로 떨어져 오프셋되도록, 이온 주입에 대한 방향과 경사각이 결정된다.
그런후, 도 4d 를 참조하면, 자기 정렬 마스크로서 플로팅 게이트(204)를 사용하는 자기 정렬 공정에 의해서, 비소(As)와 같은 N 형 불순물의 이온이, P+확산층(202)의 농도보다 낮은 농도를 갖는 각각의 P-확산층(206)을 스플릿 게이트 영역기판 표면에 형성하도록, 예를 들면, 1 × 1011㎝-2내지 1 × 1015㎝-2정도로 기판에 수직방향으로 주입된다. 이런 단계에 있어서, 이온 주입 조건을 제어함으로써, 공핍을 야기하지 않는 범위내에서 소정의 임계 전압을 가지도록 스플릿 게이트가 조절된다.
마지막으로, 도 4e 에 도시한 바와 같이, 층간 절연막(207)은 플로팅 게이트(204)를 전기적으로 절연하기 위하여 플로팅 게이트(204)를 덮도록 형성되고, 또한 컨트롤 게이트(208)는 층간 절연막(207)상에 더 형성된다. 따라서, 메모리 셀 트랜지스터가 제조된다.
상술한 방법에 있어서, 스플릿 게이트 영역이 경사 이온 주입 기술을 사용하는 자기 정렬 공정에 의해 형성될 수 있기 때문에, 스플릿 게이트가 간단한 공정으로써 고정밀성으로 생산될 수 있다.
게다가, 스플릿 게이트의 형성이 포토리소그래피에서의 정렬 정밀성에 무관하기 때문에, 고집적화가 달성될 수 있다.
도 5 는 본 발명의 제 2 실시예에 따른 메모리 셀 트랜지스터의 적층 구조를 부분적으로 도시한 단면도이고, 도 6a 내지 도 6e 는 그것의 제조 절차를 도시한 단면도이다.
도 5 에 도시된 바와 같이, 본 실시예의 메모리 셀 트랜지스터는 P 형 실리콘 기판(401), 게이트 산화막(402), 플로팅 게이트(403), 실제로 그라운드로서 역할을 하는 소오스 또는 드레인 영역을 한정하는 N+확산층(404), P+확산층(405),P-확산층(406), 층간 절연막(407), 및 컨트롤 게이트(408)를 포함한다. 이 실시예의 메모리 셀 트랜지스터는, P 형 실리콘 기판(401)보다 높은 농도를 가지는 P+확산층(405)이 전체 메모리 셀 트랜지스터에 장치되는 것이 아니라 단지 채널 영역상에 장치된다는 점에서 제 1 실시예의 메모리 셀 트랜지스터와 구별된다.
다음으로, 도 6a 내지 도 6e 를 참조하여, 상술한 메모리 셀 트랜지스터용 제조 공정이 서술될 것이다.
우선, 도 6a를 참조하여, 예를 들면 4 내지 30 ㎚의 막 두께를 갖는 게이트 산화막(402)이 열산화법에 의해서 P 형 실리콘 기판(401)의 표면상에 형성된다. 게다가, 폴리실리콘이 게이트 산화막(402)상에 증착되고, 또한 N 형 불순물의 확산에 의해 N 형으로 형성된다. 그런후, 패터닝이 플로팅 게이트(403)를 형성하기 위해서 행해진다.
계속해서, 도 6b 에 도시된 바와 같이, 자기 정렬 마스크로서 플로팅 게이트(403)를 사용하는 자기 정렬 공정에 의해서, 비소(As)와 같은 N 형 불순물 이온이 N+확산층(404)을 형성하도록, 예를 들면, 1 × 1014㎝-2내지 1 × 1016㎝-2정도로 경사 방향(도 6b 에서 우측에서 좌측으로)으로 주입된다. 이런 단계에 있어서, 각각의 플로팅 게이트(403)의 하나의 편측단(도 6b 에서 우측단)이 N+확산층(404)과 중첩하고 반면에 그것의 타단(도 6b 에서 좌측단)이 N+확산층(404)에 관계하여 일정한 거리로 떨어져 오프셋되도록, 이온 주입에 대한 방향과 경사각이 결정된다.
다음으로, 도 6c 를 참조하면, 다시 자기 정렬 마스크로서 플로팅 게이트(403)를 사용하는 자기정렬 공정에 의해서, 붕소(B)와 같은, P 형 불순물이 도 6b 에 도시된 단계에서의 경사 방향과 반대의 경사 방향(좌측에서 우측으로)으로 P+확산층(405)을 형성하기 위해서, 예를 들면, 1 × 1012㎝-2내지 1 × 1015㎝-2정도로 반도체 기판(401)속에 주입된다.
그런후, 도 6d 를 참조하면, 자기 정렬 마스크로서 플로팅 게이트(403)를 사용하는 자기 정렬 공정에 의해서, 비소(As)와 같은 N 형 불순물의 이온이, P+확산층(405)의 농도보다 낮은 농도를 갖는 각각의 P-확산층(406)을 스플릿 게이트 영역 기판 표면에서 형성하도록, 예를 들면, 1 × 1011㎝-2내지 1 × 1015㎝-2정도로 기판에 수직방향으로 주입된다. 이런 단계에 있어서, 이온 주입 조건을 제어함으로써, 공핍을 야기하지 않는 범위내에서 소정의 임계 전압을 가지도록 스플릿 게이트가 조절된다.
마지막으로, 도 6e 에 도시된 바와 같이, 층간 절연막(407)은 플로팅 게이트(403)를 전기적으로 절연하도록 플로팅 게이트(403)를 덮기위해서 형성되고, 또한 컨트롤 게이트(408)가 층간 절연막(407)상에 더 형성된다. 따라서, 메모리 셀 트랜지스터가 제조된다.
따라서, 이런 제 2 실시예는 제 1 실시예에서와 동일한 장점을 보장한다.
명백하게는, 많은 변경과 다양성이 상술한 관점에서 가능하다. 예를 들면, 불순물 이온량과 게이트 산화막의 막 두께는 상술한 예시에 제한되지 않는다. 게다가, 상술한 바에 있어서, 비록 설명이 N 채널 메모리 셀 트랜지스터에 관한 것이지만, 본 발명은 마찬가지로 P 채널 메모리 셀 트랜지스터에 적용된다. 따라서, 본 발명이 상술한 실시예에 제한이 되는 것이 아니고 본 발명의 범위와 정신을 벗어남이 없이 변화될 수 있고 변경될 수 있다는 것이 분명해진다.
마지막으로, 본 발명의 출원은, 참조로써 여기에 반영시킨, 1996년 12월 13일 출원된 일본 특개평 8-333818 호의 우선권을 청구한 것이다.
상술한 바와 같이, 이 발명의 구성에 의하면, 스플릿 게이트영역을 종래와 같이 측벽 공정을 사용하여 형성하는 것이 아니라, 경사 이온 주입공정을 사용하여 형성하고 있기 때문에, 공정이 간단하고 단축된다는 특성이 있다. 또한, 채널영역의 제 1 도전형의 불순물 확산층 영역의 불순물 농도를 높임으로써, 제 2 도전형의 불순물 확산층 영역과 제 1 도전형의 불순물 확산층 영역과의 계면을 강하 하여, 스플릿 게이트 영역의 제어성이 향상된다. 또한, 플로팅 게이트를 자기정렬 마스크로 하여, 상기 스플릿 게이트영역의 상기 반도체 기판 표면의 도전형이 반전하지 않을 정도로, 제 2 도전형의 불순물을 이온 주입하기 때문에, 스플릿 게이트의 전압을 적정치로 제어할 수 있다.

Claims (6)

  1. 제 1 도전형의 반도체 기판;
    상기 반도체 기판상에 제공된 플로팅 게이트와 컨트롤 게이트;
    상기 플로팅 게이트로 덮혀진 영역과 플로팅 게이트로 덮혀있지 않고 스플릿 게이트를 한정하는 영역을 갖는 채널을 한정하도록 상호 일정한 거리로 떨어져 반도체 기판에 배치되고 소오스와 드레인을 한정하는 한쌍 이상의 제 2 도전형 불순물 확산층;
    최소한 상기 한쌍 이상의 제 2 도전형 불순물 확산층 사이 영역에 배치되도록 상기 반도체 기판에 형성된 제 1 불순물 확산층 영역; 및
    상기 스플릿 게이트에 배치되도록 상기 반도체 기판내에 형성되고 상기 제 1 불순물 확산층 영역보다 더 낮은 불순물 농도를 가지는 제 1 도전형의 제 2 불순물 확산층 영역을 포함하며,
    상기 제 2 불순물 확산층 영역은 제 1 불순물 확산층 영역 상에 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 불순물 확산층 영역이 상기 반도체 기판의 전체 메모리 트랜지스터 영역을 덮도록 배치되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 불순물 확산층 영역이 상기 반도체 기판의 메모리 트랜지스터 영역의 채널 영역에만 배치되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. (a)제 1 도전형의 반도체 기판을 준비하는 단계;
    (b)상기 반도체 기판내에 제 1 도전형의 제 1 불순물 확산층 영역을 제공하도록 상기 반도체 기판내로 제 1 도전형 불순물을 주입하는 이온 주입단계;
    (c)상기 반도체 기판상에 게이트 절연막을 형성하고 상기 게이트 절연막상에 플로팅 게이트를 형성하는 단계;
    (d)상기 반도체 기판의 표면에 대해 경사 방향으로 상기 반도체 기판내로 제 2 도전형의 불순물을 이온 주입하여 일단이 상기 플로팅 게이트와 중첩하고 타단이 상기 플로팅 게이트와 일정한 거리로 떨어지도록, 소오스와 드레인을 한정하는 한 쌍 이상의 제 2 도전형의 불순물 확산층을 형성하고, 상기 플로팅 게이트로 덮혀있지 않은 채널에 의해 한정된 스플릿 게이트를 형성하는 단계;
    (e)상기 스플릿 게이트의 임계 전압을 조절하기 위해서, 상기 스플릿 게이트에서 상기 반도체 기판의 도전형을 반전시키지 못할 정도로, 상기 반도체 기판의 표면에 대해 일반적으로 수직으로 상기 반도체 기판내로 제 2 도전형의 불순물을 이온 주입하는 단계; 및
    (f)상기 플로팅 게이트를 덮도록 층간 절연막을 형성하고 상기 층간 절연막상에 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  5. 제 4 항에 있어서, 상기 반도체 기판의 전체 메모리 트랜지스터 영역을 덮도록 상기 제 1 불순물 확산층 영역을 형성하기 위해서, 상기 단계 (b) 가 상기 단계 (a) 후에 행해지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  6. 제 4 항에 있어서, 단계 (b) 는 상기 반도체 기판의 메모리 트랜지스터 영역의 채널 영역에서 상기 제 1 불순물 확산층 영역을 형성하기 위해서 상기 단계 (d) 와 상기 단계 (e) 사이에서 행해지며, 또한 상기 단계 (b) 는 상기 단계 (d) 에서의 경사 방향에 대해 반대의 경사 방향으로 상기 반도체 기판내로 제 1 도전형의 불순물을 이온 주입하여 일단이 상기 플로팅 게이트와 중첩하고 타단이 상기 플로팅 게이트와 일정한 거리로 떨어지도록, 상기 반도체 기판의 메모리 트랜지스터 영역의 채널 영역에서 상기 제 1 불순물 확산층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
KR1019970068537A 1996-12-13 1997-12-13 비휘발성반도체메모리장치및그제조방법 KR100295936B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-333818 1996-12-13
JP8333818A JP2924833B2 (ja) 1996-12-13 1996-12-13 不揮発性半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR19980064119A KR19980064119A (ko) 1998-10-07
KR100295936B1 true KR100295936B1 (ko) 2001-08-07

Family

ID=18270296

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970068537A KR100295936B1 (ko) 1996-12-13 1997-12-13 비휘발성반도체메모리장치및그제조방법

Country Status (3)

Country Link
US (1) US6165847A (ko)
JP (1) JP2924833B2 (ko)
KR (1) KR100295936B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3241330B2 (ja) * 1998-10-08 2001-12-25 日本電気株式会社 フラッシュメモリおよびその製造方法
JP4354596B2 (ja) * 1999-12-10 2009-10-28 シャープ株式会社 半導体記憶装置の製造方法及び半導体記憶装置
US6461944B2 (en) * 2001-02-07 2002-10-08 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Methods for growth of relatively large step-free SiC crystal surfaces
KR100464659B1 (ko) * 2002-04-23 2005-01-03 매그나칩 반도체 유한회사 플레시 메모리소자 및 그 제조방법
JP2004186452A (ja) * 2002-12-04 2004-07-02 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
KR100493061B1 (ko) * 2003-06-20 2005-06-02 삼성전자주식회사 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치
JP4845110B2 (ja) 2006-08-17 2011-12-28 ルネサスエレクトロニクス株式会社 スプリットゲート型不揮発性メモリとその製造方法
JP2010062594A (ja) * 2009-12-18 2010-03-18 Renesas Technology Corp 不揮発性半導体記憶装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58209164A (ja) * 1982-05-31 1983-12-06 Toshiba Corp 不揮発性半導体メモリ装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763299A (en) * 1985-10-15 1988-08-09 Emanuel Hazani E2 PROM cell and architecture
US5095344A (en) * 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5042009A (en) * 1988-12-09 1991-08-20 Waferscale Integration, Inc. Method for programming a floating gate memory device
US5640031A (en) * 1993-09-30 1997-06-17 Keshtbod; Parviz Spacer flash cell process
US6051860A (en) * 1998-01-16 2000-04-18 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
US5918137A (en) * 1998-04-27 1999-06-29 Spectrian, Inc. MOS transistor with shield coplanar with gate electrode

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58209164A (ja) * 1982-05-31 1983-12-06 Toshiba Corp 不揮発性半導体メモリ装置の製造方法

Also Published As

Publication number Publication date
JPH10173078A (ja) 1998-06-26
US6165847A (en) 2000-12-26
JP2924833B2 (ja) 1999-07-26
KR19980064119A (ko) 1998-10-07

Similar Documents

Publication Publication Date Title
US5661054A (en) Method of forming a non-volatile memory array
US6287907B1 (en) Method of manufacturing a flash memory having a select transistor
US4517732A (en) Method for fabricating an EEPROM
US5930614A (en) Method for forming MOS device having field shield isolation
KR0138312B1 (ko) 비휘발성 반도체 메모리장치의 제조방법
US20010010960A1 (en) Floating gate method and device
EP0160003B1 (en) Mos floating gate memory cell and process for fabricating same
US4642880A (en) Method for manufacturing a recessed semiconductor device
KR20010014742A (ko) 반도체장치 및 그 제조방법
KR100295936B1 (ko) 비휘발성반도체메모리장치및그제조방법
US5623154A (en) Semiconductor device having triple diffusion
JPH06244432A (ja) 不揮発性半導体メモリ装置及びその製造方法
EP0785570B1 (en) Fabrication of natural transistors in a nonvolatile memory process
KR0136531B1 (ko) 반도체장치의 제조방법
JPH05326968A (ja) 不揮発性半導体記憶装置及びその製造方法
KR100538100B1 (ko) 고전압 반도체 소자의 제조방법
KR950011030B1 (ko) 반도체 장치의 이이피롬 제조방법
JPH0147905B2 (ko)
KR0147649B1 (ko) 불휘발성 반도체 메모리 장치 제조방법
JP3469255B2 (ja) 半導体装置およびその製造方法
JP3377386B2 (ja) 不揮発性半導体記憶装置の製造方法
KR19990060607A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR100299595B1 (ko) 분할게이트플레쉬메모리셀구조
KR0161393B1 (ko) 불휘발성 반도체 메모리장치의 제조방법
KR0155829B1 (ko) Nand형 불휘발성 메모리장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19971213

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19971213

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20000428

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20010214

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20010504

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20010504

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20040423

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20050422

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20060502

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20070424

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20080425

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20090424

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20100427

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20110421

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20120423

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20130502

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20130502

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20140418

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20140418

Start annual number: 14

End annual number: 14

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20160409