JPH05326968A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH05326968A JPH05326968A JP13321492A JP13321492A JPH05326968A JP H05326968 A JPH05326968 A JP H05326968A JP 13321492 A JP13321492 A JP 13321492A JP 13321492 A JP13321492 A JP 13321492A JP H05326968 A JPH05326968 A JP H05326968A
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Abstract
(57)【要約】
【目的】 ＥＰＲＯＭトランジスタの書き込みを速める
ためにチャンネル直下のドレイン近傍に注入されるＰ型
不純物領域がしきい値電圧に影響しないようにし、ＥＰ
ＲＯＭトランジスタのパターニングをサイドウォール形
成前に行うことでサイドウォールの残渣によるエッチン
グ異常を防止する。 【構成】 フローティングゲート型不揮発性半導体記憶
装置のＥＰＲＯＭ領域１２にゲートを設け、このゲート
にサイドウォール７を形成した後、通常のイオン注入法
と斜めイオン注入法を用いて、ソース、ドレイン領域と
なる低濃度Ｎ型不純物領域８（ａ）と高濃度Ｎ型不純物
領域９を形成し、かつＥＰＲＯＭ領域１２のＰ型半導体
基板１にＰ型不純物領域１０を形成する。従って、サイ
ドウォールの残渣の悪影響なく、閾値に影響せず、書き
込みを速めることができる。
ためにチャンネル直下のドレイン近傍に注入されるＰ型
不純物領域がしきい値電圧に影響しないようにし、ＥＰ
ＲＯＭトランジスタのパターニングをサイドウォール形
成前に行うことでサイドウォールの残渣によるエッチン
グ異常を防止する。 【構成】 フローティングゲート型不揮発性半導体記憶
装置のＥＰＲＯＭ領域１２にゲートを設け、このゲート
にサイドウォール７を形成した後、通常のイオン注入法
と斜めイオン注入法を用いて、ソース、ドレイン領域と
なる低濃度Ｎ型不純物領域８（ａ）と高濃度Ｎ型不純物
領域９を形成し、かつＥＰＲＯＭ領域１２のＰ型半導体
基板１にＰ型不純物領域１０を形成する。従って、サイ
ドウォールの残渣の悪影響なく、閾値に影響せず、書き
込みを速めることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にＥＰＲＯＭ(ElectricallyProgrammabl
e ROM）等の紫外線消去型の不揮発性半導体記憶装置及
びその製造方法に関するものである。
方法に関し、特にＥＰＲＯＭ(ElectricallyProgrammabl
e ROM）等の紫外線消去型の不揮発性半導体記憶装置及
びその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の急速な微細化によ
り、通常トランジスタ領域はホットキャリア耐性の向上
を図るため、ゲートの両側にサイドウォールを形成した
ＬＤＤ型のドレイン構造を有するのが一般的となってき
ている。
り、通常トランジスタ領域はホットキャリア耐性の向上
を図るため、ゲートの両側にサイドウォールを形成した
ＬＤＤ型のドレイン構造を有するのが一般的となってき
ている。
【０００３】しかし、フローティングゲート型不揮発性
半導体記憶装置（以下ではＥＰＲＯＭと略す）の場合ゲ
ート電極及びドレイン領域に高電圧を印加し、ゲート電
極直下のドレイン領域近傍でアバランシェ型のブレーク
ダウンを起こさせる。そしてその時発生したホットエレ
クトロンがフローティングゲートに注入することによっ
てしきい値電圧が変化する。その変化を利用し、不揮発
性の記憶を行なっている。そのため、ＥＰＲＯＭはアバ
ランシェ型のブレークダウンが発生しやすいシングルド
レイン構造を有するのが一般的であった。したがって、
ＥＰＲＯＭ領域はサイドウォールを形成しないシングル
ドレイン構造を、周辺トランジスタ領域はサイドウォー
ルを形成するＬＤＤ型ドレイン構造をとるという複雑な
工程を行っていた。
半導体記憶装置（以下ではＥＰＲＯＭと略す）の場合ゲ
ート電極及びドレイン領域に高電圧を印加し、ゲート電
極直下のドレイン領域近傍でアバランシェ型のブレーク
ダウンを起こさせる。そしてその時発生したホットエレ
クトロンがフローティングゲートに注入することによっ
てしきい値電圧が変化する。その変化を利用し、不揮発
性の記憶を行なっている。そのため、ＥＰＲＯＭはアバ
ランシェ型のブレークダウンが発生しやすいシングルド
レイン構造を有するのが一般的であった。したがって、
ＥＰＲＯＭ領域はサイドウォールを形成しないシングル
ドレイン構造を、周辺トランジスタ領域はサイドウォー
ルを形成するＬＤＤ型ドレイン構造をとるという複雑な
工程を行っていた。
【０００４】また、ＥＰＲＯＭにおいては一般に、トラ
ンジスタの書き込みを速くするためにゲート電極を形成
する前にゲート電極直下の深部に半導体基板と同一導電
型低濃度不純物領域をソース領域からドレイン領域にま
たがって形成する工程をとっていた。
ンジスタの書き込みを速くするためにゲート電極を形成
する前にゲート電極直下の深部に半導体基板と同一導電
型低濃度不純物領域をソース領域からドレイン領域にま
たがって形成する工程をとっていた。
【０００５】以上に示した従来の技術のＥＰＲＯＭ領域
のシングルドレイン構造、ＥＰＲＯＭ周辺トランジスタ
領域のＬＤＤ型ドレイン構造及びＥＰＲＯＭのゲート電
極直下の低濃度不純物領域の形成方法を図９から図１４
を用いて説明する。
のシングルドレイン構造、ＥＰＲＯＭ周辺トランジスタ
領域のＬＤＤ型ドレイン構造及びＥＰＲＯＭのゲート電
極直下の低濃度不純物領域の形成方法を図９から図１４
を用いて説明する。
【０００６】図９に示すように、Ｐ型半導体基板１上に
素子分離のための選択酸化膜２を形成した後、フォトレ
ジスト１４を用いてＰ型半導体基板１のＥＰＲＯＭ領域
１２上に深さが約０.３〜０.５μｍのＰ型半導体基板１
と同一導電型の低濃度Ｐ型不純物領域１９（注入量にし
て約３×１０12／cm2）を形成する。
素子分離のための選択酸化膜２を形成した後、フォトレ
ジスト１４を用いてＰ型半導体基板１のＥＰＲＯＭ領域
１２上に深さが約０.３〜０.５μｍのＰ型半導体基板１
と同一導電型の低濃度Ｐ型不純物領域１９（注入量にし
て約３×１０12／cm2）を形成する。
【０００７】次に図１０に示すように、第１ゲート酸化
膜３を成長させ、さらにその上にＥＰＲＯＭ領域１２の
フローティングゲートとなる第１多結晶シリコン膜４を
成長させ、リンドープした後、フォトレジスト１４を用
いてパターニングし、ＥＰＲＯＭ領域１２にのみ第１ゲ
ート酸化膜３及び第１多結晶シリコン膜４を残す。
膜３を成長させ、さらにその上にＥＰＲＯＭ領域１２の
フローティングゲートとなる第１多結晶シリコン膜４を
成長させ、リンドープした後、フォトレジスト１４を用
いてパターニングし、ＥＰＲＯＭ領域１２にのみ第１ゲ
ート酸化膜３及び第１多結晶シリコン膜４を残す。
【０００８】次に図１１に示すように、第２ゲート酸化
膜５、ＥＰＲＯＭ領域１２のコントロールゲート及び周
辺トランジスタ領域１３のゲートとなる第２多結晶シリ
コン膜６を成長させリンドープし、その後フォトレジス
ト１４を用いて周辺トランジスタ領域のゲート６（ｂ）
及び第２ゲート酸化膜５（ｂ）をパターニングする。こ
のとき、ＥＰＲＯＭ領域１２はフォトレジスト１４で覆
われている。次に、低濃度Ｎ型不純物領域８を形成する
ために周辺トランジスタ領域１３に例えば燐イオンをほ
ぼ垂直に注入量約５×１０13／cm2を注入する。このと
きＰ型半導体基板１のＥＰＲＯＭ領域１２上は第２多結
晶シリコン膜６及び第１多結晶シリコン膜４に覆われて
いるため燐イオンは注入されない。
膜５、ＥＰＲＯＭ領域１２のコントロールゲート及び周
辺トランジスタ領域１３のゲートとなる第２多結晶シリ
コン膜６を成長させリンドープし、その後フォトレジス
ト１４を用いて周辺トランジスタ領域のゲート６（ｂ）
及び第２ゲート酸化膜５（ｂ）をパターニングする。こ
のとき、ＥＰＲＯＭ領域１２はフォトレジスト１４で覆
われている。次に、低濃度Ｎ型不純物領域８を形成する
ために周辺トランジスタ領域１３に例えば燐イオンをほ
ぼ垂直に注入量約５×１０13／cm2を注入する。このと
きＰ型半導体基板１のＥＰＲＯＭ領域１２上は第２多結
晶シリコン膜６及び第１多結晶シリコン膜４に覆われて
いるため燐イオンは注入されない。
【０００９】次に図１２に示すように、ＨＴＯ膜（高温
成長酸化膜）、もしくはＴＥＯＳ膜（有機シリコンテト
ラエポキシシラン）を約２５０nm成長させドライエッチ
ング法によりゲート電極の側壁にサイドウォール７を形
成する。
成長酸化膜）、もしくはＴＥＯＳ膜（有機シリコンテト
ラエポキシシラン）を約２５０nm成長させドライエッチ
ング法によりゲート電極の側壁にサイドウォール７を形
成する。
【００１０】次に図１３に示すように、フォトレジスト
１４を用いてＥＰＲＯＭ領域１２のコントロールゲート
６（ａ）、フローティングゲート４（ａ）、第１ゲート
酸化膜３（ａ）、第２ゲート酸化膜５（ａ）をパターニ
ングする。このとき、周辺トランジスタ領域１３はフォ
トレジスト１４で覆われている。
１４を用いてＥＰＲＯＭ領域１２のコントロールゲート
６（ａ）、フローティングゲート４（ａ）、第１ゲート
酸化膜３（ａ）、第２ゲート酸化膜５（ａ）をパターニ
ングする。このとき、周辺トランジスタ領域１３はフォ
トレジスト１４で覆われている。
【００１１】次に図１４に示すように、ＥＰＲＯＭ領域
１２及び周辺トランジスタ領域１３に同時にＮ型不純物
である砒素イオンをほぼ垂直に低濃度Ｎ型不純物領域８
よりも浅い領域に例えば注入量にして約４×１０15／cm
2注入する。その後の熱処理を経て、周辺トランジスタ
領域１３の燐イオンだけを注入した低濃度Ｎ型不純物領
域８（ａ）は低濃度Ｎ型ソース、ドレイン領域となり、
砒素イオン及び燐イオンを注入した高濃度Ｎ型不純物領
域９は高濃度Ｎ型ソース、ドレイン領域となる。また、
ＥＰＲＯＭ領域１２の砒素イオンを注入したＮ型不純物
領域１１はソース領域及びドレイン領域となる。
１２及び周辺トランジスタ領域１３に同時にＮ型不純物
である砒素イオンをほぼ垂直に低濃度Ｎ型不純物領域８
よりも浅い領域に例えば注入量にして約４×１０15／cm
2注入する。その後の熱処理を経て、周辺トランジスタ
領域１３の燐イオンだけを注入した低濃度Ｎ型不純物領
域８（ａ）は低濃度Ｎ型ソース、ドレイン領域となり、
砒素イオン及び燐イオンを注入した高濃度Ｎ型不純物領
域９は高濃度Ｎ型ソース、ドレイン領域となる。また、
ＥＰＲＯＭ領域１２の砒素イオンを注入したＮ型不純物
領域１１はソース領域及びドレイン領域となる。
【００１２】なお図１２から図１４は熱処理による拡散
後の状態で不純物領域を表示している。その後の工程断
面図は省略するが通常のプロセスに従い、層間膜、コン
タクト孔、Ａｌ配線、表面保護膜を形成して完成する。
後の状態で不純物領域を表示している。その後の工程断
面図は省略するが通常のプロセスに従い、層間膜、コン
タクト孔、Ａｌ配線、表面保護膜を形成して完成する。
【００１３】このようにしてＥＰＲＯＭ領域１２にはシ
ングルドレイン構造を、周辺トランジスタ領域１３には
ＬＤＤ型のソース、ドレイン構造を、ＥＰＲＯＭのゲー
ト電極直下に低濃度不純物領域を形成していた。
ングルドレイン構造を、周辺トランジスタ領域１３には
ＬＤＤ型のソース、ドレイン構造を、ＥＰＲＯＭのゲー
ト電極直下に低濃度不純物領域を形成していた。
【００１４】
【発明が解決しようとする課題】このように上記した製
造方法では、第一にＥＰＲＯＭ領域１２をシングルドレ
イン構造に、周辺トランジスタ領域１３をＬＤＤ型ソー
ス、ドレイン構造にするために、サイドウォール７の形
成を行ってからＥＰＲＯＭ領域１２のゲート電極のパタ
ーニングを行なうプロセスにせざるをえなかった。しか
しＥＰＲＯＭ領域１２のゲート電極を形成する領域が多
結晶シリコンの積層構造であるため表面の凹凸が激しく
周辺トランジスタ領域１３のソース、ドレイン領域を形
成する際に用いたサイドウォール膜（ＨＴＯ膜もしくは
ＴＥＯＳ膜等）の残膜が残ることがしばしばあり、ＥＰ
ＲＯＭ領域１２のパターニング（多結晶シリコン膜のド
ライエッチ）時に、ドライエッチング異常を発生する問
題点を有していた。以下にそのドライエッチング異常を
起こす過程を図１５から図１９を用いて説明する。
造方法では、第一にＥＰＲＯＭ領域１２をシングルドレ
イン構造に、周辺トランジスタ領域１３をＬＤＤ型ソー
ス、ドレイン構造にするために、サイドウォール７の形
成を行ってからＥＰＲＯＭ領域１２のゲート電極のパタ
ーニングを行なうプロセスにせざるをえなかった。しか
しＥＰＲＯＭ領域１２のゲート電極を形成する領域が多
結晶シリコンの積層構造であるため表面の凹凸が激しく
周辺トランジスタ領域１３のソース、ドレイン領域を形
成する際に用いたサイドウォール膜（ＨＴＯ膜もしくは
ＴＥＯＳ膜等）の残膜が残ることがしばしばあり、ＥＰ
ＲＯＭ領域１２のパターニング（多結晶シリコン膜のド
ライエッチ）時に、ドライエッチング異常を発生する問
題点を有していた。以下にそのドライエッチング異常を
起こす過程を図１５から図１９を用いて説明する。
【００１５】なお、従来の技術には、ドライエッチング
異常を起こさない場合の製造工程を示している。
異常を起こさない場合の製造工程を示している。
【００１６】図１５から図１９は、図９から図１４と異
なりＥＰＲＯＭ領域１２のみを示しており、サイドウォ
ール膜７（ａ）形成後からＥＰＲＯＭ領域１２のゲート
電極形成までの工程を示している。
なりＥＰＲＯＭ領域１２のみを示しており、サイドウォ
ール膜７（ａ）形成後からＥＰＲＯＭ領域１２のゲート
電極形成までの工程を示している。
【００１７】図１５に示すように第２多結晶シリコン膜
６の上にサイドウォール膜７（ａ）を形成する。その後
周辺トランジスタ領域にサイドウォールを形成するため
に、サイドウォール膜７（ａ）をエッチングすると図１
６に示すように第２多結晶シリコン膜６の表面の段差の
凹部にサイドウォール膜７（ａ）が残ってしまうことが
ある。その場合、その後第２多結晶シリコン膜６のエッ
チングを行うと図１７に示すようにサイドウォール膜７
（ａ）とともに、サイドウォール膜７（ａ）が残ってい
る領域の下の第２多結晶シリコン膜６も残ることにな
る。
６の上にサイドウォール膜７（ａ）を形成する。その後
周辺トランジスタ領域にサイドウォールを形成するため
に、サイドウォール膜７（ａ）をエッチングすると図１
６に示すように第２多結晶シリコン膜６の表面の段差の
凹部にサイドウォール膜７（ａ）が残ってしまうことが
ある。その場合、その後第２多結晶シリコン膜６のエッ
チングを行うと図１７に示すようにサイドウォール膜７
（ａ）とともに、サイドウォール膜７（ａ）が残ってい
る領域の下の第２多結晶シリコン膜６も残ることにな
る。
【００１８】次に、第２ゲート酸化膜５のエッチングを
行うと図１８に示すように残っていたサイドウォール７
（ａ）及び第２ゲート酸化膜５の大部分が除去される
が、残っていた第２多結晶シリコン膜６（ｃ）及びその
直下の第２ゲート酸化膜５（ａ）はそのまま残る。その
後第１多結晶シリコン膜４のエッチングを行うと、図１
９に示すように第１多結晶シリコン膜４の大部分と残っ
ていた第２多結晶シリコン膜６（ｃ）が除去される。し
かし、多結晶シリコン６（ｃ）が残っていた領域の直下
の酸化膜５（ａ）は残る。酸化膜５（ａ）の一部が残っ
ているとその下の多結晶シリコン４（ｂ）の一部が残り
電気的にはリークの原因になる。
行うと図１８に示すように残っていたサイドウォール７
（ａ）及び第２ゲート酸化膜５の大部分が除去される
が、残っていた第２多結晶シリコン膜６（ｃ）及びその
直下の第２ゲート酸化膜５（ａ）はそのまま残る。その
後第１多結晶シリコン膜４のエッチングを行うと、図１
９に示すように第１多結晶シリコン膜４の大部分と残っ
ていた第２多結晶シリコン膜６（ｃ）が除去される。し
かし、多結晶シリコン６（ｃ）が残っていた領域の直下
の酸化膜５（ａ）は残る。酸化膜５（ａ）の一部が残っ
ているとその下の多結晶シリコン４（ｂ）の一部が残り
電気的にはリークの原因になる。
【００１９】第二にＰ型半導体基板１のＥＰＲＯＭ領域
１２上に注入されるＰ型半導体基板１と同一導電型の低
濃度Ｐ型不純物がフローティングゲート４（ａ）形成前
にチャネル全体にわたって注入されるためチャネル直下
全体に分布することとなり、チャネルの表面のＰ型不純
物濃度がこの注入に影響されて増加する。すなわち、し
きい値電圧の変動要因が増え、製造時の工程管理を複雑
にするという問題点が生じた。
１２上に注入されるＰ型半導体基板１と同一導電型の低
濃度Ｐ型不純物がフローティングゲート４（ａ）形成前
にチャネル全体にわたって注入されるためチャネル直下
全体に分布することとなり、チャネルの表面のＰ型不純
物濃度がこの注入に影響されて増加する。すなわち、し
きい値電圧の変動要因が増え、製造時の工程管理を複雑
にするという問題点が生じた。
【００２０】本発明は上記課題を解決するもので、ＥＰ
ＲＯＭ領域１２のパターニング（多結晶シリコンのドラ
イエッチ）時に発生していたサイドウォール膜７（ａ）
の残膜による多結晶シリコンのドライエッチング異常を
防止することができ、かつＥＰＲＯＭ領域１２のＰ型半
導体基板１深くに注入するＰ型半導体基板１と同一導電
型の低濃度Ｐ型不純物がしきい値電圧に影響しないよう
にすることができる不揮発性半導体記憶装置及びその製
造方法を提供することを目的とする。
ＲＯＭ領域１２のパターニング（多結晶シリコンのドラ
イエッチ）時に発生していたサイドウォール膜７（ａ）
の残膜による多結晶シリコンのドライエッチング異常を
防止することができ、かつＥＰＲＯＭ領域１２のＰ型半
導体基板１深くに注入するＰ型半導体基板１と同一導電
型の低濃度Ｐ型不純物がしきい値電圧に影響しないよう
にすることができる不揮発性半導体記憶装置及びその製
造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明は上記目的を達成
するために、不揮発性半導体記憶装置において、第一導
電型半導体基板上に形成されたゲート電極と、前記第一
導電型半導体基板に第二導電型不純物をイオン注入する
ことにより形成されるソース領域及びドレイン領域と、
少なくともゲート電極のドレイン側のエッジ直下に存在
しかつドレイン領域のみに接する第一導電型不純物領域
とから成るものである。
するために、不揮発性半導体記憶装置において、第一導
電型半導体基板上に形成されたゲート電極と、前記第一
導電型半導体基板に第二導電型不純物をイオン注入する
ことにより形成されるソース領域及びドレイン領域と、
少なくともゲート電極のドレイン側のエッジ直下に存在
しかつドレイン領域のみに接する第一導電型不純物領域
とから成るものである。
【００２２】また、不揮発性半導体記憶装置の製造方法
において、第一導電型半導体基板上にゲート電極を形成
する工程と、前記第一導電型半導体基板に前記第一導電
型半導体基板と反対の導電型の第二導電型不純物をほぼ
垂直にイオン注入することによって低濃度第二導電型不
純物領域を形成する工程と、前記ゲート電極側壁にサイ
ドウォールを形成する工程と、前記低濃度第二導電型不
純物領域に第二導電型不純物をほぼ垂直にイオン注入す
ることによって前記低濃度第二導電型不純物領域より浅
い領域に高濃度第二導電型不純物領域を形成する工程
と、前記半導体基板に対してドレイン側からチャンネル
方向に向かって斜めに第二導電型不純物をイオン注入す
ることによって高濃度第二導電型不純物領域と低濃度第
二導電型不純物領域から成るソース領域及びドレイン領
域を形成する工程とを有し、前記ドレイン領域において
高濃度第二導電型不純物領域が横方向に広がり低濃度第
二導電型不純物領域と高濃度第二導電型不純物領域のチ
ャンネル側の端がゲートエッジでほぼ等しくなることを
特徴とするものである。
において、第一導電型半導体基板上にゲート電極を形成
する工程と、前記第一導電型半導体基板に前記第一導電
型半導体基板と反対の導電型の第二導電型不純物をほぼ
垂直にイオン注入することによって低濃度第二導電型不
純物領域を形成する工程と、前記ゲート電極側壁にサイ
ドウォールを形成する工程と、前記低濃度第二導電型不
純物領域に第二導電型不純物をほぼ垂直にイオン注入す
ることによって前記低濃度第二導電型不純物領域より浅
い領域に高濃度第二導電型不純物領域を形成する工程
と、前記半導体基板に対してドレイン側からチャンネル
方向に向かって斜めに第二導電型不純物をイオン注入す
ることによって高濃度第二導電型不純物領域と低濃度第
二導電型不純物領域から成るソース領域及びドレイン領
域を形成する工程とを有し、前記ドレイン領域において
高濃度第二導電型不純物領域が横方向に広がり低濃度第
二導電型不純物領域と高濃度第二導電型不純物領域のチ
ャンネル側の端がゲートエッジでほぼ等しくなることを
特徴とするものである。
【００２３】また、半導体基板上にゲート電極を形成す
る工程と、前記第一導電型半導体基板に第二導電型不純
物をイオン注入することによってソース領域及びドレイ
ン領域を形成する工程と、前記第一導電型半導体基板に
対してドレイン側からチャンネル方向に向かって斜めに
第一導電型不純物をイオン注入することによって第一導
電型不純物領域を形成する工程とを有するものである。
る工程と、前記第一導電型半導体基板に第二導電型不純
物をイオン注入することによってソース領域及びドレイ
ン領域を形成する工程と、前記第一導電型半導体基板に
対してドレイン側からチャンネル方向に向かって斜めに
第一導電型不純物をイオン注入することによって第一導
電型不純物領域を形成する工程とを有するものである。
【００２４】
【作用】本発明は上記した構成により、第一に高濃度第
二導電型不純物領域及び低濃度第二導電型不純物領域か
ら成るソース領域及びドレイン領域を形成した後に、斜
めに第二導電型不純物をイオン注入することによって低
濃度第二導電型不純物領域と高濃度第二導電型不純物領
域のチャンネル側の端がゲートエッジでほぼ等しくなる
ようにしているのでＬＤＤ型ソース、ドレイン領域を形
成した後ドレイン領域を、シングルドレインと同様の特
性を持つ構造にすることができる。
二導電型不純物領域及び低濃度第二導電型不純物領域か
ら成るソース領域及びドレイン領域を形成した後に、斜
めに第二導電型不純物をイオン注入することによって低
濃度第二導電型不純物領域と高濃度第二導電型不純物領
域のチャンネル側の端がゲートエッジでほぼ等しくなる
ようにしているのでＬＤＤ型ソース、ドレイン領域を形
成した後ドレイン領域を、シングルドレインと同様の特
性を持つ構造にすることができる。
【００２５】第二に第一導電型半導体基板上にゲート電
極、ソース領域及びドレイン領域を形成した後に斜めに
第一導電型不純物をイオン注入しているのでチャンネル
表面には低濃度第一導電型不純物領域がほとんど形成さ
れず、ドレイン領域付近だけに第一導電型不純物領域を
形成することができるものである。
極、ソース領域及びドレイン領域を形成した後に斜めに
第一導電型不純物をイオン注入しているのでチャンネル
表面には低濃度第一導電型不純物領域がほとんど形成さ
れず、ドレイン領域付近だけに第一導電型不純物領域を
形成することができるものである。
【００２６】
【実施例】以下、本発明の一実施例について図２から図
８を参照にしながら説明する。
８を参照にしながら説明する。
【００２７】図２に示すように、従来の技術と同様の方
法でＰ型半導体基板１上に選択酸化膜２を形成した後、
選択酸化膜２で分離されたＥＰＲＯＭ領域１２と周辺ト
ランジスタ領域１３上に、第１ゲート酸化膜３を成長さ
せ、続いてフローティングゲート電極となる第１多結晶
シリコン膜４を成長させる。その後、リンドープを経て
通常のフォトリソグラフィー技術とエッチング技術でフ
ォトレジスト１４を用いて、ＥＰＲＯＭ領域１２上にの
み第１ゲート酸化膜３及び第１多結晶シリコン膜４を残
す。
法でＰ型半導体基板１上に選択酸化膜２を形成した後、
選択酸化膜２で分離されたＥＰＲＯＭ領域１２と周辺ト
ランジスタ領域１３上に、第１ゲート酸化膜３を成長さ
せ、続いてフローティングゲート電極となる第１多結晶
シリコン膜４を成長させる。その後、リンドープを経て
通常のフォトリソグラフィー技術とエッチング技術でフ
ォトレジスト１４を用いて、ＥＰＲＯＭ領域１２上にの
み第１ゲート酸化膜３及び第１多結晶シリコン膜４を残
す。
【００２８】次に図３に示すようにフォトレジスト１４
を取り除いた後、第２ゲート酸化膜５を成長させ、続い
てコントロールゲート６（ａ）及び周辺トランジスタ領
域のゲートとなる第２多結晶シリコン膜６を成長させ
る。その後、リンドープを経てフォトレジスト１４を用
いて通常のフォトリソグラフィー技術とエッチング技術
でＥＰＲＯＭ領域１２上にコントロールゲート６（ａ）
及びフローティングゲート４（ａ）から成るＥＰＲＯＭ
のゲート電極を形成する。この時周辺トランジスタ領域
１３はフォトレジスト１４によって覆われている。
を取り除いた後、第２ゲート酸化膜５を成長させ、続い
てコントロールゲート６（ａ）及び周辺トランジスタ領
域のゲートとなる第２多結晶シリコン膜６を成長させ
る。その後、リンドープを経てフォトレジスト１４を用
いて通常のフォトリソグラフィー技術とエッチング技術
でＥＰＲＯＭ領域１２上にコントロールゲート６（ａ）
及びフローティングゲート４（ａ）から成るＥＰＲＯＭ
のゲート電極を形成する。この時周辺トランジスタ領域
１３はフォトレジスト１４によって覆われている。
【００２９】次に図４に示すように図３に示したフォト
レジスト１４を取り除いた後、ＥＰＲＯＭ領域１２をフ
ォトレジスト１４で覆い、通常のフォトリソグラフィー
技術とエッチング技術を用い周辺トランジスタ領域のゲ
ート６（ｂ）を形成する。
レジスト１４を取り除いた後、ＥＰＲＯＭ領域１２をフ
ォトレジスト１４で覆い、通常のフォトリソグラフィー
技術とエッチング技術を用い周辺トランジスタ領域のゲ
ート６（ｂ）を形成する。
【００３０】次に図５に示すようにフォトレジスト１４
を取り除いた後、ＥＰＲＯＭ領域１２と周辺トランジス
タ領域１３の両方にＮ型不純物である燐イオンを、通常
のイオン注入法によりほぼ垂直に例えば加速電圧４０ｋ
ｅＶ、注入量約５×１０13／cm2で注入し低濃度Ｎ型不
純物領域８を形成する。
を取り除いた後、ＥＰＲＯＭ領域１２と周辺トランジス
タ領域１３の両方にＮ型不純物である燐イオンを、通常
のイオン注入法によりほぼ垂直に例えば加速電圧４０ｋ
ｅＶ、注入量約５×１０13／cm2で注入し低濃度Ｎ型不
純物領域８を形成する。
【００３１】次に図６に示すように、たとえばＨＴＯ膜
もしくはＴＥＯＳ膜を厚さ約２５０nmまで成長させ、通
常のドライエッチング技術を用いてゲート電極側壁にサ
イドウォール７を形成する。そして、改めてＮ型不純物
である砒素イオンを、通常のイオン注入法によりほぼ垂
直に、たとえば加速電圧４０ｋｅＶ、注入量約４×１０
15／cm2で注入し低濃度Ｎ型不純物領域８より浅い領域
に高濃度Ｎ型不純物領域９を形成する。低濃度Ｎ型不純
物領域８のうち砒素イオンが注入されなかった領域を低
濃度Ｎ型不純物領域８（ａ）とし、高濃度Ｎ型不純物領
域９及び低濃度Ｎ型不純物領域８（ａ）によりＬＤＤ型
のドレイン領域及びソース領域が構成されている。
もしくはＴＥＯＳ膜を厚さ約２５０nmまで成長させ、通
常のドライエッチング技術を用いてゲート電極側壁にサ
イドウォール７を形成する。そして、改めてＮ型不純物
である砒素イオンを、通常のイオン注入法によりほぼ垂
直に、たとえば加速電圧４０ｋｅＶ、注入量約４×１０
15／cm2で注入し低濃度Ｎ型不純物領域８より浅い領域
に高濃度Ｎ型不純物領域９を形成する。低濃度Ｎ型不純
物領域８のうち砒素イオンが注入されなかった領域を低
濃度Ｎ型不純物領域８（ａ）とし、高濃度Ｎ型不純物領
域９及び低濃度Ｎ型不純物領域８（ａ）によりＬＤＤ型
のドレイン領域及びソース領域が構成されている。
【００３２】次に図７に示すように、フォトレジスト１
４を用いて周辺トランジスタ領域13を覆い、Ｐ型半導体
基板１のうちＥＰＲＯＭ領域１２のみに対してＮ型不純
物の砒素イオン及びＰ型不純物のボロンイオンを、ドレ
イン側からチャンネル方向に向かって斜めイオン注入法
によりそれぞれ例えば、加速電圧４０ｋｅＶ及び加速電
圧１５０ｋｅＶ、注入量約１×１０15／cm2及び注入量
約３×１０12／cm2、で注入する。その後、９００℃、
６０分程度のアニールを実施し拡散層の活性化を行な
う。
４を用いて周辺トランジスタ領域13を覆い、Ｐ型半導体
基板１のうちＥＰＲＯＭ領域１２のみに対してＮ型不純
物の砒素イオン及びＰ型不純物のボロンイオンを、ドレ
イン側からチャンネル方向に向かって斜めイオン注入法
によりそれぞれ例えば、加速電圧４０ｋｅＶ及び加速電
圧１５０ｋｅＶ、注入量約１×１０15／cm2及び注入量
約３×１０12／cm2、で注入する。その後、９００℃、
６０分程度のアニールを実施し拡散層の活性化を行な
う。
【００３３】このとき砒素イオンの注入によりＥＰＲＯ
Ｍ領域１２の高濃度Ｎ型不純物領域９はサイドウォール
７下に拡がりゲートエッジにとどき低濃度Ｎ型不純物領
域８（ａ）のチャンネル側の端と一致する。よってチャ
ンネル付近においては従来構造と同様のシングルドレイ
ン構造をとることができる。
Ｍ領域１２の高濃度Ｎ型不純物領域９はサイドウォール
７下に拡がりゲートエッジにとどき低濃度Ｎ型不純物領
域８（ａ）のチャンネル側の端と一致する。よってチャ
ンネル付近においては従来構造と同様のシングルドレイ
ン構造をとることができる。
【００３４】また、ボロンのイオン注入により低濃度Ｐ
型不純物領域１０はゲート電極のドレイン側のエッジ直
下に存在し、かつドレイン領域のみに接する。なお、図
５から図７は熱処理による拡散の状態で表示しており、
ＥＰＲＯＭ領域１２の拡大図を図１に示す。上記実施例
で用いた低濃度Ｐ型不純物領域は、高濃度Ｎ型不純物領
域９の濃度と比較して低濃度であるのであってＰ型半導
体基板１の濃度に対して低濃度であるわけではない。
型不純物領域１０はゲート電極のドレイン側のエッジ直
下に存在し、かつドレイン領域のみに接する。なお、図
５から図７は熱処理による拡散の状態で表示しており、
ＥＰＲＯＭ領域１２の拡大図を図１に示す。上記実施例
で用いた低濃度Ｐ型不純物領域は、高濃度Ｎ型不純物領
域９の濃度と比較して低濃度であるのであってＰ型半導
体基板１の濃度に対して低濃度であるわけではない。
【００３５】その後図８に示すように、既知の方法で層
間膜１５、コンタクト孔１６、アルミニウム配線１７、
表面保護膜１８を形成する。
間膜１５、コンタクト孔１６、アルミニウム配線１７、
表面保護膜１８を形成する。
【００３６】なお、本実施例においてはＥＰＲＯＭ領域
１２のコントロールゲート６（ａ）と周辺トランジスタ
領域のゲート６（ｂ）の材料として多結晶シリコン膜を
用いて説明したが、他にアルミニウム、高融点金属をゲ
ート電極材料として用いても差し支えない。また、Ｎ型
半導体基板を用いてＰチャネル型トランジスタとして形
成してもよい。各イオン注入についても所定の特性が得
られるのであればその順序は問わない。アニールについ
ても目的を果たすことができれば順序は問わない。
１２のコントロールゲート６（ａ）と周辺トランジスタ
領域のゲート６（ｂ）の材料として多結晶シリコン膜を
用いて説明したが、他にアルミニウム、高融点金属をゲ
ート電極材料として用いても差し支えない。また、Ｎ型
半導体基板を用いてＰチャネル型トランジスタとして形
成してもよい。各イオン注入についても所定の特性が得
られるのであればその順序は問わない。アニールについ
ても目的を果たすことができれば順序は問わない。
【００３７】また、本実施例はＬＤＤ型ドレイン構造を
形成した後チャンネル付近においてシングルドレイン構
造と同じ特性をもつドレイン領域を形成するという第一
の特徴と、ゲート電極のドレイン側のエッジ直下に存在
し、かつドレイン領域のみに接する低濃度Ｐ型不純物領
域を形成するという第二の特徴とを有する工程をとって
いたが、どちらか一方の特徴だけを有する工程をとって
もそれぞれに関しては同様の効果が得られ、何ら問題は
ない。
形成した後チャンネル付近においてシングルドレイン構
造と同じ特性をもつドレイン領域を形成するという第一
の特徴と、ゲート電極のドレイン側のエッジ直下に存在
し、かつドレイン領域のみに接する低濃度Ｐ型不純物領
域を形成するという第二の特徴とを有する工程をとって
いたが、どちらか一方の特徴だけを有する工程をとって
もそれぞれに関しては同様の効果が得られ、何ら問題は
ない。
【００３８】また、本実施例では、低濃度Ｐ型不純物領
域１０はドレイン領域全体に接する領域に形成していた
が、ドレイン領域の側面のみに接しかつチャンネル直下
のＰ型半導体基板１の表面にほとんど存在しないような
領域に形成してもよい。つまり、低濃度Ｐ型不純物領域
１０は少なくともゲート電極のドレイン側のエッジ直下
さえ存在すればよい。
域１０はドレイン領域全体に接する領域に形成していた
が、ドレイン領域の側面のみに接しかつチャンネル直下
のＰ型半導体基板１の表面にほとんど存在しないような
領域に形成してもよい。つまり、低濃度Ｐ型不純物領域
１０は少なくともゲート電極のドレイン側のエッジ直下
さえ存在すればよい。
【００３９】
【発明の効果】以上の実施例から明らかなように、本発
明によれば第一に高濃度第二導電型不純物領域及び低濃
度第二導電型不純物領域から成るソース領域及びドレイ
ン領域を形成した後に、低濃度第二導電型不純物領域と
高濃度第二導電型不純物領域のチャンネル側の端がゲー
トエッジでほぼ等しくすることができるので，ＬＤＤ型
ドレイン領域を形成するために必要なサイドウォール膜
の残膜がシングルドレイン構造を形成する領域に残るこ
とがなくなる。従ってそれらが原因で生じる多結晶シリ
コン膜のドライエッチング異常を防止することができ、
ＬＤＤ型ソース、ドレイン構造をもつトランジスタとシ
ングルドレイン構造をもつトランジスタを同一基盤上に
形成する半導体装置の製造方法を提供できる。
明によれば第一に高濃度第二導電型不純物領域及び低濃
度第二導電型不純物領域から成るソース領域及びドレイ
ン領域を形成した後に、低濃度第二導電型不純物領域と
高濃度第二導電型不純物領域のチャンネル側の端がゲー
トエッジでほぼ等しくすることができるので，ＬＤＤ型
ドレイン領域を形成するために必要なサイドウォール膜
の残膜がシングルドレイン構造を形成する領域に残るこ
とがなくなる。従ってそれらが原因で生じる多結晶シリ
コン膜のドライエッチング異常を防止することができ、
ＬＤＤ型ソース、ドレイン構造をもつトランジスタとシ
ングルドレイン構造をもつトランジスタを同一基盤上に
形成する半導体装置の製造方法を提供できる。
【００４０】第二に第一導電型半導体基板上にゲート電
極、ソース領域及びドレイン領域を形成した後に斜めに
第一導電型不純物をイオン注入しているので、少なくと
もゲート電極のドレイン側のエッジ直下に存在しかつド
レイン領域のみに接する領域に第一導電型不純物を形成
することができるので、チャンネル表面の第一導電型不
純物濃度に影響を与えずに書き込みを速くするのに必要
な低濃度第一導電型不純物領域を形成することができ
る。つまりチャンネル表面の第一導電型不純物濃度の増
加に伴って生じるしきい値電圧の変動要因を発生させず
にすみ、製造時の工程管理を簡単にすることができるも
のである。
極、ソース領域及びドレイン領域を形成した後に斜めに
第一導電型不純物をイオン注入しているので、少なくと
もゲート電極のドレイン側のエッジ直下に存在しかつド
レイン領域のみに接する領域に第一導電型不純物を形成
することができるので、チャンネル表面の第一導電型不
純物濃度に影響を与えずに書き込みを速くするのに必要
な低濃度第一導電型不純物領域を形成することができ
る。つまりチャンネル表面の第一導電型不純物濃度の増
加に伴って生じるしきい値電圧の変動要因を発生させず
にすみ、製造時の工程管理を簡単にすることができるも
のである。
【図１】本発明の一実施例における半導体装置のＥＰＲ
ＯＭ領域の拡大断面図
ＯＭ領域の拡大断面図
【図２】本発明の一実施例における製造方法の工程断面
図
図
【図３】本発明の一実施例における製造方法の工程断面
図
図
【図４】本発明の一実施例における製造方法の工程断面
図
図
【図５】本発明の一実施例における製造方法の工程断面
図
図
【図６】本発明の一実施例における製造方法の工程断面
図
図
【図７】本発明の一実施例における製造方法の工程断面
図
図
【図８】本発明の一実施例における製造方法の工程断面
図
図
【図９】従来の製造方法の工程断面図
【図１０】従来の製造方法の工程断面図
【図１１】従来の製造方法の工程断面図
【図１２】従来の製造方法の工程断面図
【図１３】従来の製造方法の工程断面図
【図１４】従来の製造方法の工程断面図
【図１５】従来の製造方法においてドライエッチング異
常を起こす場合の工程断面図
常を起こす場合の工程断面図
【図１６】従来の製造方法においてドライエッチング異
常を起こす場合の工程断面図
常を起こす場合の工程断面図
【図１７】従来の製造方法においてドライエッチング異
常を起こす場合の工程断面図
常を起こす場合の工程断面図
【図１８】従来の製造方法においてドライエッチング異
常を起こす場合の工程断面図
常を起こす場合の工程断面図
【図１９】従来の製造方法においてドライエッチング異
常を起こす場合の工程断面図
常を起こす場合の工程断面図
１ Ｐ型半導体基板 ２ 選択酸化膜 ３ 第１ゲート酸化膜 ４ 第１多結晶シリコン膜 ４（ａ） フローティングゲート ４（ｂ） 第１多結晶シリコン膜 ５ 第２ゲート酸化膜 ５（ａ） 第２ゲート酸化膜 ５（ｂ） 第２ゲート酸化膜 ６ 第２多結晶シリコン膜 ６（ａ） コントロールゲート ６（ｂ） 周辺トランジスタ領域のゲート ６（ｃ） 第２多結晶シリコン膜 ７ サイドウォール ７（ａ） サイドウォール膜 ８ 低濃度Ｎ型不純物領域 ８（ａ） 低濃度Ｎ型不純物領域 ９ 高濃度Ｎ型不純物領域 １０ 低濃度Ｐ型不純物領域 １１ Ｎ型不純物領域 １２ ＥＰＲＯＭ領域 １３ 周辺トランジスタ領域 １４ フォトレジスト １５ 層間膜 １６ コンタクト孔 １７ アルミニウム配線 １８ 表面保護膜 １９ 低濃度Ｐ型不純物領域
Claims (3)
- 【請求項１】第一導電型半導体基板上に形成されたゲー
ト電極と、前記第一導電型半導体基板に第二導電型不純
物をイオン注入することにより形成されるソース領域及
びドレイン領域と、少なくともゲート電極のドレイン側
のエッジ直下に存在しかつドレイン領域のみに接する第
一導電型不純物領域とからなる不揮発性半導体装置。 - 【請求項２】第一導電型半導体基板上にゲート電極を形
成する工程と、前記第一導電型半導体基板に前記第一導
電型半導体基板と反対の導電型の第二導電型不純物をほ
ぼ垂直にイオン注入することによって低濃度第二導電型
不純物領域を形成する工程と、前記ゲート電極側壁にサ
イドウォールを形成する工程と、前記低濃度第二導電型
不純物領域に第二導電型不純物をほぼ垂直にイオン注入
することによって前記低濃度第二導電型不純物領域より
浅い領域に高濃度第二導電型不純物領域を形成する工程
と、前記半導体基板に対してドレイン側からチャンネル
方向に向かって斜めに第二導電型不純物をイオン注入す
ることによって高濃度第二導電型不純物領域と低濃度第
二導電型不純物領域から成るソース領域及びドレイン領
域を形成する工程とを有し、前記ドレイン領域において
高濃度第二導電型不純物領域が横方向に広がり低濃度第
二導電型不純物領域と高濃度第二導電型不純物領域のチ
ャンネル側の端がゲートエッジでほぼ等しくなることを
特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項３】請求項２に記載の不揮発性半導体装置の製
造方法であって、半導体基板上にゲート電極を形成する
工程と、前記第一導電型半導体基板に第二導電型不純物
をイオン注入することによってソース領域及びドレイン
領域を形成する工程と、前記第一導電型半導体基板に対
してドレイン側からチャンネル方向に向かって斜めに第
一導電型不純物をイオン注入することによって第一導電
型不純物領域を形成する工程とを有する不揮発性半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13321492A JPH05326968A (ja) | 1992-05-26 | 1992-05-26 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13321492A JPH05326968A (ja) | 1992-05-26 | 1992-05-26 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326968A true JPH05326968A (ja) | 1993-12-10 |
Family
ID=15099397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13321492A Pending JPH05326968A (ja) | 1992-05-26 | 1992-05-26 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326968A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202045A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| US5675167A (en) * | 1994-11-24 | 1997-10-07 | Nippondenso Co., Ltd. | Enhancement-type semiconductor having reduced leakage current |
| US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
| KR100389278B1 (ko) * | 1999-12-10 | 2003-06-27 | 샤프 가부시키가이샤 | 반도체 기억장치의 제조방법 및 반도체 기억장치 |
| JP2004193577A (ja) * | 2002-12-12 | 2004-07-08 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2006505948A (ja) * | 2002-11-08 | 2006-02-16 | フリースケール セミコンダクター インコーポレイテッド | ワン・トランジスタｄｒａｍセル構造および製造方法 |
-
1992
- 1992-05-26 JP JP13321492A patent/JPH05326968A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202045A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| US5675167A (en) * | 1994-11-24 | 1997-10-07 | Nippondenso Co., Ltd. | Enhancement-type semiconductor having reduced leakage current |
| US6337249B1 (en) | 1994-11-24 | 2002-01-08 | Nippondenso Co., Ltd. | Semiconductor device and fabrication process thereof |
| US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
| KR100389278B1 (ko) * | 1999-12-10 | 2003-06-27 | 샤프 가부시키가이샤 | 반도체 기억장치의 제조방법 및 반도체 기억장치 |
| JP2006505948A (ja) * | 2002-11-08 | 2006-02-16 | フリースケール セミコンダクター インコーポレイテッド | ワン・トランジスタｄｒａｍセル構造および製造方法 |
| JP2004193577A (ja) * | 2002-12-12 | 2004-07-08 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP4609980B2 (ja) * | 2002-12-12 | 2011-01-12 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
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