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KR940010543B1 - 모스 트랜지스터의 제조방법 - Google Patents

모스 트랜지스터의 제조방법 Download PDF

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Abstract

내용 없음.

Description

모스 트랜지스터의 제조방법
제 1 도는 이 발명의 실시예에 따른 삼중 불순물 분포층을 갖는 ITLDD 모스 트랜지스터의 제조 공정도.
제 2 도는 종래의 삼중 불순물 분포층을 갖는 LDD 모스 트랜지스터의 제조 공정도.
제 3 도는 종래의 이중 불순물 분포층을 갖는 ITLDD 모스 트랜지스터의 단면도.
이 발명은 모스 트랜지스터의 제조방법에 관한 것으로, 더욱 상세하게는 이중 스페이서를 사용하여 다중의 불순물 확산층을 형성하는 모스 트랜지스터의 제조방법에 관한 것이다.
모스 트랜지스터는 반도체 기판 위에 게이트 전극을 형성한 후에 기판과 반대 도전형을 갖는 불순물을 주입하여 소오스, 드레인 영역을 형성하게 되는데 불순물 분포층을 형성하는 공정에서는 게이트 전극을 마스크로 사용한 이온 주입에 의한 형성방법이 광범위하게 사용되고 있다.
이와 같은 모스 트랜지스터는 반도체 집적회로의 기술이 발전함에 따라 채널 길이가 서브 마이크론(sub micron)으로 줄어들면서 드레인 영역의 끝부분에 강한 전기장이 유기되어 채널 핫 캐리어(channel hot carrier)에 의한 임펙트 이온화(impact ionization) 현상이 심하게 유발되고 이로 인하여 발생된 정공이 큰 기판 전류를 형성하고, 전자가 트랜지스터의 게이트 절연막에 트랩핑(trapping)되거나, 게이트 절연막과 실리콘 기판의 경계면에 트랩이 형성됨으로써 트랜지스터의 신뢰도에 심각한 영향을 미치게 되었다.
이러한 문제점을 보완하기 위하여 DDD(Double diffused drain) 및 LDD(Lightly doped drain) 구조의 모스 트랜지스터가 제안되었는데, 최근에는 불순물 분포층의 형성에 유리한 인버스 티형 LDD 구조(이하, ITLDD라 함)를 갖는 ITLDD(Inverse-T LDD) 트랜지스터가 제안되었다.
상기한 ITLDD 트랜지스터에 관한 제조공정 및 그의 특성에 관해서는 IEDM/1986 P742∼P745에 상세히 기술되어 있다.
상기 문헌에 보고된 ITLDD 트랜지스터를 제 3 도를 참조하여 설명한다.
제 3 도는 종래의 ITLDD 모스 트랜지스터의 단면도를 나타내었다. 이 단면도에 나타낸 ITLDD 모스 트랜지스터의 제조 방법은 다음과 같다.
반도체 기판(10) 위에 게이트 산화막(20), 게이트 형성을 위한 폴리 실리콘 및 산화막(40)을 차례로 형성한다. 그런 다음, 게이트 전극을 정의하기 위한 포토 작업을 실시하여 산화막(40) 및 폴리 실리콘을 식각하되 완전히 하지 않고 얇은 폴리 패턴(32)이 형성되게 하여 마치 티자(T)를 뒤집어 놓은 모양의 게이트 폴리(34)를 형성한다. 이 결과적 구조 위에 불순물을 산화막(40)이 적층된 두꺼운 게이트 폴리(34)를 마스크로 하여 이온주입하고, 확산시켜 제1소오스, 드레인 영역(n-)을 형성한다. 여기서, 불순물 분포층인 제1소오스, 드레인 영역(n-)을 형성하기 위한 이온 주입되는 불순물은 반도체 기판(1)이 P형 기판인 경우에 비소(As) 또는 인(P) 이온이 된다.
다음은 절연막으로 질화막을 저압화학증착법(LPCVD)으로 침적한 후에 침적된 질화막을 비등방성식각(anisotropical etch)을 실시하여 스페이서(50)를 형성한다.
이렇게 스페이서(50)를 형성한 다음, 스페이스(50)에 의해 셀프 얼라인(self align)된 상태에서 적정한 에너지 조건으로 불순물을 이온 주입한 후, 확산시켜 제2소오스, 드레인 영역(n+)을 형성한 후 상기 얇은 게이트 폴리(32)를 식각하면, 이중 불순물 분포층(n-, n+)을 갖는 ITLDD 구조의 모스 트랜지스터가 제작된다.
상기한 종래의 방법에 의하면, 얇은 게이트 폴리(32)를 형성한 상태에서 이온 주입하여 저농도의 소오스, 드레인 영역(n-)을 형성한 다음, 두꺼운 게이트 폴리(34)의 측벽에 스페이서(6)를 형성한 후에 이 스페이서(50)를 마스크로 하여 상기 얇은 게이트 폴리(32)를 식각하고 고농도의 소오스, 드레인 영역(n+)을 형성하여 트랜지스터를 제조하기 때문에 드레인 영역의 끝부분에서의 전기장을 감소시켜 임팩트 이온화 현상을 감소시킬 수가 있다.
그러나, 상기한 방법으로 제조된 종래의 ITLDD 모스 트랜지스터는 펀치 스루(punch-through) 현상이 발생하기 쉽고, 또한 채널의 길이가 하프 마이크론(half micron) 이하로 줄어들면서 단채널 효과가 심하게 발생되는 문제점이 여전히 남게된다.
또한, 고집적화 추세에 편성하여 게이트 산화막의 두께가 점점 얇아지고, 게이트의 폭이 또한 짧아짐에 따라 게이트-프린징 필드(Gate-fringing field)가 증가하는 문제점이 있다.
현재, 상술한 제반 문제점을 극복하기 위하여 기본적인 LDD 모스 트랜지스터의 제조공정에서 저농도 불순물 분포층(n-)과 고농도 불순물 분포층(n+) 사이에 중간농도 불순물 확산층(n°)를 형성하여 삼중 구조의 불순물 확산층을 갖게 하는 방법이 제안되었다. 이를 제 2 도를 참조하여 설명한다.
제 2 도는 종래의 삼중 구조의 불순물 확산층을 가지는 LDD 모스 트랜지스터의 제조 방법을 보인 공정도이다.
제 2a 도에 나타낸 바와 같이 반도체 기판(10) 위에 게이트 절연막(20), 폴리 실리콘(30) 및 산화막(40)을 순차적으로 형성한 다음, 제 2b 도와 같이 포토 작업을 거쳐 게이트 폴리 패턴(45)을 형성한다. 그리고 게이트 폴리 패턴(45)을 마스크로 하여 적정의 에너지 조건으로 이온 주입하여 저농도 불순물 확산층(n-)을 형성한다.
다음 공정은 제 2c 도에 나타낸 바와 같이 제 2b 도에 결과적 구조 전면에 거쳐 질화막을 저압화학증착법(LPCVD)으로 침적한 후 비등방성식각을 하여 다소 긴 스페이서(50)를 형성한다. 이렇게 형성된 스페이서(50)를 마스크로 하여 반도체 기판(10)의 θ1경사에서 이온주입하여 중간농도 불순물 확산층(n0)을 형성한다. 상기와 동일한 방법으로 반도체 기판(10)의 θ2경사에서 이온주입하여 고농도 불순물 확산층(n+)을 형성하여 삼중구조의 불순물 확산층을 가지는 LDD 모스 트랜지스터를 제조하였다.
이와 같이 반도체 기판과의 일정 경사각을 이온주입하는 방법으로 제조되는 삼중 불순물 확산층을 가지는 종래의 LDD 구조 모스 트랜지스터는 BTBT(Band to band tunneling) 방지 및 트랜지스터의 전류 구동 특성을 개선하고 있다.
그러나 이러한 종래의 LDD 구조에서는 이온주입에서 중간농도 불순물 확산층(n°)의 이온 주입각, 도우즈량, 이온주입 에너지 등의 최적값 설정에 어려움이 있다.
이 발명의 목적은 상기한 종래 기술의 제반 문제점을 해결하기 위한 것으로서, 셀프 얼라인(Self align) 및 이중 스페이서 공정을 실시하여 쉽게 삼중 구조의 불순물 확산층을 형성하여 단채널 효과를 개선할 수 있는 ITLDD 모스 트랜지스터의 제조방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 이 발명은 반도체 기판 위에 게이트 절연막과 폴리 실리콘층, 산화막을 순차적으로 형성하는 제1공정과, 상기 산화막 및 폴리 실리콘층을 식각하되 게이트 폴리 이외에 얇은 폴리층이 남게 형성하는 제2공정과, 상기 게이트 폴리를 마스크로 하여 불순물을 이온주입하여 제1소오스, 드레인 영역(n-)을 형성하는 제3공정과, 상기 게이트 폴리의 측벽에 제1스페이서를 형성하는 제4공정과, 상기 제1스페이서를 마스크로 하여 불순물을 이온 주입하여 제2소오스, 드레인 영역(n°)을 형성하는 제5공정과, 상기 제1스페이서를 마스크로 하여 상기 얇은 폴리층을 식각하고 그 결과적 구조의 측벽에 제2스페이서를 형성하는 제6공정과, 상기 제2스페이서를 마스크로 하여 불순물을 이온 주입하여 제3소오스, 드레인영역(n+)을 형성하는 제7공정으로 이루어지는 것을 특징으로 하는 ITLDD 모스 트랜지스터의 제조 방법을 제공한다.
이하, 이 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제 1a 도 내지 f도는 이 발명의 실시예에 따른 삼중 불순물 분포층을 가지는 ITLDD 모스 트랜지스터의 제조 공정도이다.
먼저, 제 1a 도에 나타낸 바와 같이 반도체 기판(10) 위에 100Å 정도의 산화막인 게이트 절연막(20), 게이트 형성을 위한 폴리 실리콘층(30) 및 산화막(40)을 차례로 형성한다. 그런 다음, 게이트 전극을 정의하기 위한 포토 작업을 거쳐 산화막(40) 및 폴리 실리콘층(30)을 식각하여 두꺼운 폴리 게이트 패턴(34)을 형성하되, 폴리 실리콘층(30)을 완전히 식각하지 않고 얇은 폴리층(32)이 남게 식각한다. 이 결과적 구조위에 30keV 정도의 에너지로 1×1013ions/cm2정도의 불순물 이온을 산화막이 적층된 두꺼운 폴리 게이트(34)를 마스크로 하여 이온 주입하고, 확산시켜 제1소오스, 드레인 영역(n-)을 형성하면 제 1b 도와 같다. 여기서, 반도체 기판(10)이 P형 기판인 경우에 제1소오스, 드레인 영역(n-)을 형성하기 위하여 이온 주입되는 불순물은 비소(As) 또는 인(P) 이온이 된다.
다음 공정은 제 2c 도에 나타낸 바와 같이 제 2b 도와 결과적 구조 전면에 걸쳐 스페이서 형성을 위한 절연막으로 질화막을 저압화학증착법(LPCVD)으로 500Å 내지 1500Å 정도의 두께로 침적한 후에 비등방성식각을 하여 제1스페이서(50)를 형성한다. 이때 상기 제1스페이서(50)를 식각할 때 상기 얇은 폴리층(32)은 기판에 데미지를 주지 않게 하는 버퍼 역할을 하며, 제1스페이서(50)형성용 절연막으로는 상기한 질화막 이온에 산화막 및 고유전율을 갖는 절연막을 사용할 수도 있다.
제1스페이서(50)를 형성한 다음, 상기 제1스페이서(50)에 의해 셀프 얼라인(self align)된 상태에서 40keV 정도의 에너지로 3 내지 5×1013ions/cm2정도 불순물을 이온 주입한 후 확산시켜 제2소오스, 드레인 영역(n°)을 형성한다. 이때, 2차 이온 주입되는 불순물은 1차로 이온 주입된 불순물과는 동일 도전형을 가지며 기판과는 반대 도전형을 갖는다.
이와 같이 제2소오스, 드레인 영역(n°)을 형성한 다음, 제 2a 도에 나타낸 바와 같이 얇은 폴리 실리콘층(32)을 식각한다. 얇은 폴리 실리콘층(32)를 식각한 후에는 게이트 절연막(20)이 드러난다. 다음 공정은 제 2e 도에서와 같이 상기 공정에서 얇은 폴리 실리콘층(32)을 에치하고 드러난 기판 전면에 걸쳐 제2스페이서(60) 형성을 위한 절연막으로 산화막을 저압화학증착법으로 500Å 내지 1500Å 정도의 두께로 침적시킨다. 이때, 제2스페이서(60) 형성용 절연막으로 상기 산화막 이외에 질화막 도는 고유전율을 갖는 절연막을 사용할 수도 있다.
상기 공정에서 형성된 절연막을 식각하여 제2스페이서(60)를 형성하고, 제2스페이서(60)를 마스크로 하여 30 내지 50keV의 에너지로 1×1515ions/cm2정도의 불순물을 3차로 이온 주입한 후에 확산시켜 제3소오스, 드레인 영역(n+)을 형성한다. 이때, 3차로 이온 주입되는 불순물은 상기한 1차 및 2차 이온 주입시의 불순물과 동일 도전형을 갖는다.
이와 같이 이중 스페이서 형성공정과 이 스페이서로 셀프 얼라인된 상태에서 3단계의 공정에 걸쳐 형성되는 소오스, 드레인 영역(n-, n°, n+)에 있어서, P형 모스 트랜지수터의 경우에 제2소오스, 드레인 영역(n°)은 제1소오스, 드레인 영역(n-) 보다는 높고, 제3소오스, 드레인 영역(n+)보다는 낮은 중간 농도의 불순물 분포층이다.
이때, 이온 주입 공정에서 주입되는 불순물로 비소 또는 인이온 대신에 붕소(B) 또는 이불화 붕소(BP2) 이온을 주입한다.
이와 같이 이온 주입 공정이 끝난 후에 주입된 불순물 이온들의 활성화를 위한 열처리 공정을 통상의 방법으로 진행시킨다. 열처리 공정으로 불순물 이온들이 활성화되어 삼중 구조의 불순물 분포층이 형성된다.
이와 같이 이 발명의 제조방법으로 제작된 삼중 불순물 분포층을 갖는 ITLDD 모스 트랜지스터는 기존 LDD 구조의 트랜지스터에서의 BTBT 방지 및 전류 구동력 향상을 위해 긴 스페이서와 반도체 기판과의 경사각 이온 주입공정을 실시하는 어려운 제조방법을 탈피하여 ITLDD 구조에서 이중 스페이서 공정으로 스페이서에 의하여 셀프 얼라인된 구조로 이온 주입을 실시할 수 있어서 보다 드레인 전류를 증가시키고 기판 전류를 감소시킬 수 있으며 단채널 효과를 개선시킴으로써 ITLDD 구조에서 갖는 우수한 전류 구동력 및 신뢰성을 확보할 수 있다.

Claims (5)

  1. 반도체 기판(10) 위에 게이트 산화막(20)과 폴리 실리콘층(30), 산화막(40)을 순차적으로 형성하는 제1공정과, 상기 산화막(40) 및 폴리 실리콘층(30)을 식각하되 게이트 폴리(34) 이외에 얇은 폴리층(32)이 남게 형성하는 제2공정과, 상기 게이트 폴리(34)를 마스크로 하여 불순물을 이온 주입하여 제1소오스, 드레인 영역(n-)을 형성하는 제3공정과, 상기 게이트 폴리(34)의 측벽에서 제1스페이서(50)를 형성하는 제4공정과, 상기 제1스페이서(50)를 마스크로 하여 불순물을 이온 주입하여 제2소오스, 드레인 영역(n°)을 형성하는 제5공정과, 상기 제1스페이서(50)를 마스크로 하여 상기 얇은 폴리층(32)을 식각하고 상기 제1스페이서의 측벽에 제2스페이서(60)를 형성하는 제6공정과, 상기 제2스페이서(60)를 마스크로 하여 불순물을 이온 주입하여 제3소오스, 드레인 영역(n+)을 형성하는 제7공정으로 이루어지는 것을 특징으로 하는 ITLDD 모스 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 제1스페이서(50)는 질화막 또는 상기 질화막 이외의 고유전율을 갖는 절연막 중 하나를 사용하는 것을 특징으로 하는 ITLDD 모스 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 제2스페이서(60)는 산화막, 질화막 또는 상기 절연막 이외의 고유전율을 갖는 절연막중 하나를 사용하는 것을 특징으로 하는 ITLDD 모스 트랜지스터의 제조방법,
  4. 제 1 항에 있어서, 제1스페이서(50) 및 제2스페이서(60)의 형성은 질화막을 저압증착법으로 침적시키는 것을 특징으로 하는 ITLDD 모스 트랜지스터의 제조방법.
  5. 제 4 항에 있어서, 상기 질화막을 비등방성 이온식각법으로 식각하는 것을 특징으로 하는 ITLDD 모스 트랜지스터의 제조방법.
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