[go: up one dir, main page]

KR100269280B1 - 엘디디(ldd)형모스트랜지스터제조방법 - Google Patents

엘디디(ldd)형모스트랜지스터제조방법 Download PDF

Info

Publication number
KR100269280B1
KR100269280B1 KR1019920023556A KR920023556A KR100269280B1 KR 100269280 B1 KR100269280 B1 KR 100269280B1 KR 1019920023556 A KR1019920023556 A KR 1019920023556A KR 920023556 A KR920023556 A KR 920023556A KR 100269280 B1 KR100269280 B1 KR 100269280B1
Authority
KR
South Korea
Prior art keywords
gate electrode
forming
ion implantation
spacer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019920023556A
Other languages
English (en)
Other versions
KR940016884A (ko
Inventor
김원주
김세표
장윤기
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019920023556A priority Critical patent/KR100269280B1/ko
Publication of KR940016884A publication Critical patent/KR940016884A/ko
Application granted granted Critical
Publication of KR100269280B1 publication Critical patent/KR100269280B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

이 발명은 쇼트 채널 디바이스에서의 펀치-스루우 특성 및 드레인-전류 특성 개선을 위한 LDD형 MOS 트랜지스터 제조 방법에 관한 것이다. LDD 구조의 트랜지스터에서 문제점인 드레인 전류(Id) 저하 문제와 채널이 짧아짐에 따라 소위 쇼트 채널 효과인 바람직하지 않은 효과에 의해 발생되는 소오스-드레인 간의 관통 현상인 펀치 스루우 현상을 방지하기 위하여 각 이온 주입 공정을 이용하여 저농도(n-) 소오스, 드레인 영역을 형성하는 제1이온 주입 공정을 이온빔 입사 방향에 대해 이온주입각 θ를 15°~60°범위내로 설정하여 수행한다. 이후, 고농도(n+) 소오스 드레인 영역을 형성하는 제2이온 주입 공정을 수행한다. 그리고, 고농도(p+)의 포켓 영역을 형성하는 제3이온주입 공정을 이온빔 입사 방향에 대해 이온주입각 θ를 15°~60°범위내로 설정하여 수행한다. 이에 따라. 드레인 전류 감소를 개선할 수 있으며, 쇼트 채널 효과로 야기되는 펀치 스루우 특성을 개선시킬 수 있다. 또한, 소오스, 드레인 사이의 가로 방향 퍼짐 전계 강도는 작게 되어, 소오스, 드레인 사이의 전계를 완화할 수 있으며, 브레이크 다운 전압을 억제하고, 또 핫 캐리어의 발생을 억제함과 동시에, 핫 캐리어의 게이트 전극 이외로의 주입을 방지할 수 있다. 따라서, 브레이크 다운 전압에 의한 드레인 내압의 저하, 임계값 전압의 변동 등의 특성 열화를 방지하여 소자의 신뢰성을 향상시킬 수 있다.

Description

엘디디(LDD)형 모스 트랜지스터 제조 방법
제1도는 종래의 LDD구조에 의한 트랜지스터의 소자구조를 나타낸 단면도.
제2(a)도 내지 제2(f)도는 본 발명의 제1실시예에 의한 LDD형 트랜지스터의 제조 공정도를 나타낸 단면도이다.
제3도는 본 발명의 제2실시예에 의한 LDD 트랜지스터의 단면도이다.
본 발명은 MOS 트랜지스터의 제조 방법에 관한 것으로, 특히 쇼트 채널 디바이스에서의 펀치-스루우 특성 및 드레인-전류 특성 개선을 위한 LDD형 MOS 트랜지스터 제조 방법에 관한 것이다.
현재 MOS 트랜지스터를 이용해 구성되는 MOS-IC(MOS형 반도체 집적회로)에서는 TTL-IC(트랜지스터-트랜지스터 논리 집적 회로)와의 호환성을 도모하기 위해 TTL-IC와 동일하게 5(V)의 전원 전압이 사용되고 있는데, 이와 같이 MOS-IC에 5(V)의 전원 전압을 사용하게 되면 TTL-IC와의 호환성 뿐만 아니라, 동작 속도의 고화라든지 잡음 여유의 향상이 도모되도록 되어 있다.
그런데, MOS-IC의 내부에서 사용되고 있는 MOS 트랜지스터의 게이트 길이가 2μm 보다 짧게 되면 핫 캐리어(hot carrier)에 의해 MOS 트랜지스터의 신뢰성이 악화된다는 사실이 있고, 이 때문에 종래에는 LDD(Lightly Doped Drain) 구조로 불리우는 MOS 트랜지스터가 개발되어 실용화되고 있는 바, 이러한 LDD 구조에 의한 MOS 트랜지스터의 소자 구조가 제1도에 단면도로 나타내어져 있다. 이 제1도에 도시된 MOS 트랜지스터는 기판(1)으로서 예컨대 P형 기판을 사용하게 되면 각 소오스와 드레인 영역(2),(3)은 표면 농도가 비교적 높은 고농도(n+) 영역(4)과 비교적 표면 농도가 낮은 저농도(n-) 영역(5)으로 구성되게 되고, 각 소오스 영역(2)과 드레인 영역(3)에 대한 n-영역(5) 사이의 채널 영역(6) 상에는 게이트 절연막(7)을 통해 게이트 전극(8)이 설치되어 잇다.
이러한 LDD 구조의 MOS 트랜지스터에서 채널 영역(6)과 드레인 영역(3) 사이의 전계는 표면 농도가 비교적 낮은 n-영역(5)이 존재하고 있기 때문에 완화되게 되어 충격 이온화(impactionization)에 의한 핫 캐리어의 발생이 제어되고, 이 때문에 게이트 길이가 약 1μm까지에서는 전원 전압 5(V)에서도 충분한 신뢰성이 확보되게 된다.
그런데, 상기한 바와 같이 LDD 구조의 MOS 트랜지스터의 제조 방법에 있어서, 게이트 전극(8)을 형성한 후 소오스 및 드레인 영역(2),(3)과 같은 불순물 분포층 형성의 공성에서는 마스크로서 게이트 전극(8)을 사용한 이온 주입에 의한 형성 방법이 광범위하게 사용되고 있다. 이때에 반도체 기판(10)에서 불순물 이온의 채널링 효과를 방지하기 위해서 반도체 기판(1)의 θ°경사에서 주입하는 것이 일반적이고, 제1도에 도시된 바와 같이 이온빔 입사 방향(9)에 관하여 보통 7°이다.
그러나, 이 방법에 있어서, 장치가 점점 작아지므로서, 불순물 분포층의 접촉 깊이는 더 얕아지고, 열처리는 낮은 온도에서 되므로, 제1도에서 보는 바와 같이 게이트 전극(8)에 의해 음영부가 생겨서, 불순물 분포층(2),(3)은 게이트 전극(8)에 관하여 비대칭이 된다. 더욱이, 그러한 비대칭형을 가지는 장치는 전기적 특성에 영향을 받는다. 또한 이온 주입시 게이트 전극(8)의 음영이 되는 부분은 LDD 영역의 단부가 게이트 전극(8)에 관해 오프셋되는 면적이다.
상기한 바와 같이 게이트 오프셋 구조를 갖는 LDD 구조의 트랜지스터의 경우 높은 전계값을 갖는 영역이 게이트 바깥쪽 부분에서 생겨 그곳의 인터페이스 트랩들이 n-영역을 디플리션(depletion)시켜 높은 시트(sheet) 저항을 야기시키게 됨으로써 드레인 전류(Id)는 감소된다.
또한, 쇼트 채널화됨에 따라 채널의 브레이크다운 전압(breakdown woltage)이 감소되는 펀치-스루우 현상이 나타난다.
본 발명은 종래 문제점을 해결하기 위한 것으로 이온 주입 방법에 의해 불순물 분포층을 형성할 때 쇼트 채널 효과로 야기되는 펀치-스루우 현상을 방지하기 위하여 각 이온 주입 방법에 의해 고농도(P+) 포켓 영역을 형성할 수 있는 MOS 트랜지스터 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 드레인 전류의 감소를 방지할 수 있는 MOS 트랜지스터 제조 방법을 제공하는 것이다.
본 발명에 따른 MOS 트랜지스터의 제조 방법은 반도체 기판 상에 열산화 공정에 의해 게이트 산화막을 형성한 후 게이트 전극을 형성한 후, 상기 게이트 전극을 마스크로 상기 반도체 기판에 저농도의 소오스 드레인 영역을 형성하는 제1이온 주입 공정을 이온빔 입사 방향에 대해 이온주입각 θ를 15°~60°범위내로 설정하여 수행한다. 상기 게이트 전극을 마스크로 상기 반도체 기판에 고농도의 소오스 드레인 영역을 형성하는 제2이온 주입 공정을 이온빔 입사 방향에 대해 이온주입각 θ를 7°로 설정하여 수행한다. 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 스페이서의 상부 이외의 결과적 구조의 표면에 실리사이드층을 선택적으로 형성한다. 상기 스페이서를 습식 식각 공정에 의해 제거한다. 상기 실리사이드층을 마스크로 하여 고농도의 포켓 영역을 형성하는 제3이온주입 공정을 이온빔 입사 방향에 대해 이온주입각 θ를 15°~60°범위내로 설정하여 수행하는 단계를 구비한다.
이와 같이 구성된 이 발명의 MOS 트랜지스터의 제조 방법을 첨부한 도면과 관련하여 상세히 설명하면 다음과 같다.
제2도는 이 발명에 따른 MOS 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도를 나타낸 것이다.
제2(a)도에 도시한 바와 같이, P형 또는 N형의 불순물을 도프한 실리콘 기판(20)상에 열산화 공정에 따른 박막의 산화막을 형성하고 통상의 마스크 공정에 따라 P형 영역을 정의하고, 붕소(B)와 같은 P형 이온을 이온 주입하여 열처리함으로써 P웰(P-well)(20)을 형성한다. 이어 기판(20) 전표면상에 게이트 산화막(22)을 형성한 후, 이 위에 게이트 전극을 형성하기 위해서, 도전성 불순물을 고농도로 도프한 폴리 실리콘막, 또는 실리사이드막, 텅스텐(Q), 알루미늄(Al) 등의 금속막 또는 이들 막의 복합막을 증착시킨다. 이어서 이들의 막을 포토레지스막을 마스크로하여 드라이에칭하여 상기 도전성막을 패터닝하여 게이트 전극(24)을 형성한다.
다음에, 게이트 전극(24)을 마스크로 하여 실리콘 기판(20)의 표면 영역에 이 기판(20)과의 상이한 도전형, 즉, N형 불순물을 이온주입해서 저농도(n-) 소오스, 드레인 영역(26)을 형성한다. 여기에서, 이온 주입의 에너지는 실리콘 기판(20)에 주입되는 만큼의 값에 적정화 한다.
이 실시예에서 사용된 P형 또는 N형 기판(20)은 비저항이 3~20Ωcm이고, 결정 방향이 <100＞인 기판을 사용한다. 또한, 게이트 산화막(22)의 두께는 100~300Å으로 형성하고, 게이트 전극(25)을 이루는 폴리실리콘층은 3000~4000Å으로 형성하며, 상기 폴리실리콘층의 저항 감소를 위해 포클(POCl3)을 확산원으로 불순물을 도핑하여 저항(Rs)이 10~30Ω/□이 되도록 한다. 그리고, 게이트 전극(24) 형성 후의 게이트 전극 형성 부분 이외의 게이트 절연막의 두께는 150Å 정도가 된다.
또한, 이온 주입 공정 시에 있어서, 이온 주입각은 불순물의 채널링 효과를 방지하기 위해서, 실리콘 기판(20)에 대해 이온빔 입사 방향이 각도 θ(예를 들면, θ:15°~60°) 경사져 있으며, 채널 안쪽까지 저농도(n-) 소오스 드레인 영역(26)을 형성한다.
제2(b)도에 도시한 바와 같이 저농도(n-) 소오스, 드레인 영역(26)을 형성한 후, 일반적으로 LDD 구조에서는 스페이서(spacer)를 형성하지만, 이 발명에 따른 실시예에서는 스페이서가 없는 상태에서 이온빔 입사 방향에 대해 각도 θ(예를들면 7°) 경사져서 N형 불순물을 이온 주입해서 고농도(n+) 소오스, 드레인 영역(28)을 형성한다.
이와 같이 스페이서가 형성되어 있지 않은 상태에서 고농도(n+)의 불순물을 이온 주입하여 고농도(n+) 소오스, 드레인 영역(28)과 게이트 전극(24)을 중첩(overlap)시킴으로써 스페이서 형성에 따른 고농도(n+) 소오스, 드레인 영역(28)과 게이트 전극(24)의 오프셋에서 기인되는 전류구동능력 감소와 높은 게이트 바이어스 인가시 기판 전류의 험프(hump) 현상을 제거시킨다.
제2(c)도에 도시한 바와 같이, 상기 고농도(n+) 소오스, 드레인 영역(28)을 형성한 후에 게이트 측벽에 스페이서를 형성하기 위해서 다음과 같은 공정을 진행시킨다.
즉, 상기 게이트 전극(24)이 형성된 기판(20)의 전면에 이를테면 CVD 방법으로 실리콘 산화막(SiO2)을 형성하고 반응성 이온 에칭(RIE)과 같은 건식 식각 방법으로 CVD-SiO2막을 식각하면 상기 CVD-Sio2막은 제거된다. 이러한 단계후 게이트 전극(25) 주위의 SiO2막만이 남고, 절연막 측벽 스페이서(30)는 CVD-SiO2막의 부분에 의해 형성된다. 이를테면 게이트 전극(25)의 측벽에는 소정폭의 절연성 스페이서(30)가 형성된다.
여기에서, 상기 절연성 스페이서(30)를 구성하는 물질은 상기 게이트 산화막(22)에 손상을 주지 않게 하기 위해서 질화막(Si3N4)을 이용할 수도 있다.
그런데, 상기 CVD-SiO2막의 침적시 그 두께는 스페이서(30) 폭에 영향을 주는데, 이 스페이서(30) 폭은 이후 설명되는 바와 같이 게이트 전극(24)과 드레인(26)간 겹침에 따른 캐패시턴스(Cgd) 값에 영향을 준다. 이 발명의 실시예에서는 스페이서(30) 폭을 0.2~0.4μm 정도로 하여 형성하였다.
이 발명에서는 스페이서(30)가 형성되어 있지 않은 상태에서 게이트 전극(24)을 마스크로 하여 1차 이온주입하여 저농도(n-) 소오스, 드레인 영역(26)을 형성하고, 다음에 2차 이온 주입을 실시하여 고농도(n+) 소오스, 드레인 영역(28)을 형성하는 것이 특징이다.
결과적 구조에서 기판 전면으로 1×1015~8×1015ions/cm2의 도우즈량 120KeV의 주입 에너지로 비소(As) 이온을 주입한다. 따라서 기판(20) 내에 As가 도핑된다는 것은 주지의 사실이다.
제2(d)도에 도시한 바와 같이, 고농도(p+) 포켓 이온 주입시 셀프 마스크(self-mask) 작용 및 소오스/드레인 저항을 낮추는 데 필요한 티타늄 실리사이드층(32)를 형성시키는 공정이다.
이와 같은 실리사이드층(32)을 형성하기 위해서 비교적 저온에서 실리사이드화하고 저저항의 실리사이드를 형성할 수 있는 티타늄(Ti) 등의 고융점 금속층을 증착시킨다. 이를 테면 실리사이드와 고융점 금속의 내약품성 차이를 이용하여 폴리실리콘 게이트와 확산층 Si상에만 고융점 금속을 형성한다. 이 공정에 있어서 열처리는 RTA 및 전기로(furnace)를 사용한다. 그후 상기 스페이서(30) 위의 티타늄 실리사이드층(32)을 습식 식각 처리하여 선택적으로 제거시킨다.
제2(e)도에 도시한 바와 같이, 상기 게이트 전극(24)의 측벽에 형성된 스페이서(30)를 습식 식각하는 공정으로서, 이는 후속 공정인 고농도(p+) 포켓 영역을 형성하기 위한 이온 주입 공정시 상기 게이트 전극(24)의 측벽에 형성된 스페이서(30)에 의해 이온 주입이 저지되는 것을 방지하기 위함이다.
제2(f)도에 도시된 바와 같이, 소오스, 드레인 간의 펀치 스루우를 방지하기 위하여 상기 실리사이드층(32)을 마스크로 하여 P형 불순물(예를들면, BF2, B)을 고농도(p+)로 이온 주입해서 고농도(p+)의 포켓 영역(34)를 형성한다.
여기에서, 상기 고농도(p+)의 포켓 영역(34)을 형성할 경우에 있어서, 이온 주입 공정시에 이온 주입각은 반도체 기판(20)의 표면에 대해 15°~60°범위내에서 실시한다.
또한, 상기 실리사이드층(32)은 이러한 각도 이온 주입 공정시에 있어서, 게이트 전극(24)과 저농도(n-) 및 고농도(n+) 소오스, 드레인 영역(26),(28)에의 중화 이온 도핑을 막아주는 마스크 역할과, 소오스, 드레인의 저항을 낮추어 주는 역할을 한다.
이때에, 주입 에너지는 40KeV이고, 총주입 도우즈는 4.0×1015ions/cm2정도이다.
제3도는 이 발명의 다른 실시예를 나타낸 LDD형 MOS 트랜지스터의 단면도이다.
이 실시예에서는 고농도(p+)의 P포켓 영역(34)을 형성하는 공정에 있어서, 게이트 전극(24)의 측벽에 스페이서(30)가 형성된 상태에서 티타늄 실리사이드층(32)을 마스크로 하여 고농도 P형 불순물을 이온 증입해서 고농도(p+)의 포켓 영역(34)을 형성한다.
여기에서 이온 주입의 에너지는 높은 에너지인 180KeV 정도 된다.
이와 같이 구성된 이 발명은 LDD 구조의 트랜지스터에서 문제점인 드레인 전류(Id) 저하 문제와 채널이 짧아짐에 따라 소위 쇼트 채널 효과인 바람직하지 않은 효과에 의해 발생되는 소오스-드레인 간의 관통 현상인 펀치 스루우 현상을 방지하기 위하여 각 이온 주입 공정을 이용하여 저농도(n-) 소오스, 드레인 영역과 고농도(p+) 포켓 영역을 형성함으로써 드레인 전류 감소를 개선할 수 있으며, 쇼트 채널 효과로 야기되는 펀치 스루우 특성을 개선시킬 수 있다.
또한, 스페이서가 형성되어 있지 않은 상태에서 고농도(n+)의 불순물을 이온 주입하여 고농도(n+) 소오스, 드레인 영역과 게이트 전극을 중첩(overlap)시킴으로써 스페이서 형성에 따른 고농도(n+) 소오스, 드레인 영역과 게이트 전극의 오프셋에서 기인되는 전류구동능력 감소와 높은 게이트 바이어스 인가시 기판 전류의 험프(hump) 현상을 제거시킬 수 있다.
또한, 소오스, 드레인 사이의 가로 방향 퍼짐 전계 강도는 작게되어, 소오스, 드레인 사이의 전계를 완화할 수 있으며, 브레이크다운 전압을 억제하고, 또 핫 캐리어의 발생을 억제함과 동시에, 핫 케이어의 게이트 전극 이외로의 주입을 방지할 수 있다. 따라서, 브레이크 다운 전압에 의한 드레인 내압의 저하, 임계값 전압의 변동 등의 특성의열화를 방지하여 소자의 신뢰성을 향상할 수 있다.

Claims (5)

  1. 반도체 기판 상에 열산화 공정에 의해 게이트 산화막을 형성한 후 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 상기 반도체 기판에 저농도의 소오스 드레인 영역을 형성하는 제1이온 주입 공정을 이온빔 입사 방향에 대해 이온주입각 θ를 15°~60°범위내로 설정하여 수행하는 단계;
    상기 게이트 전극을 마스크로 상기 반도체 기판에 고농도의 소오스 드레인 영역을 형성하는 제2이온 주입 공정을 이온빔 입사 방향에 대해 이온주입각 θ를 7°로 설정하여 수행하는 단계;
    상기 게이트 전극의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서의 상부 이외의 결과적 구조의 표면에 실리사이드층을 선택적으로 형성하는 단계;
    상기 스페이서를 습식 식삭 공정에 의해 제거하는 단계; 및
    상기 실리사이드층을 마스크로 하여 고농도의 포켓 영역을 형성하는 제3이온주입 공정을 이온빔 입사 방향에 대해 이온주입각 θ를 15°~60°범위내로 설정하여 수행하는 단계를 구비하는 것을 특징으로 하는 LDD형 MOS 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 게이트 전극은 도전성 불순물을 고농도로 도프한 폴리실리콘막 또는 실리사이드막, 텅스텐(W)막, 알루미늄(Al)막 등의 금속막 또는 이들 막의 복합막을 증착시켜서 형성하는 것을 특징으로 하는 LDD형 MOS 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 스페이서는 실리콘 산화막(SiO2) 또는 질화막(Si3N4) 등으로 형성하는 것을 특징으로 하는 LDD형 MOS 트랜지스터 제조 방법.
  4. 제1항에 있어서, 상기 실리사이드층은 티타늄 등의 고융점 금속층을 증착시켜 형성하는 것을 특징으로 하는 LDD형 MOS 트랜지스터 제조 방법.
  5. 제1항에 있어서, 상기 게이트 전극을 마스크로 하여 저농도 및 고농도 소오스 드레인 영역을 형성한 후, 상기 게이트 전극의 측벽에 스페이서를 형성하는 공정과, 상기 스페이서의 상부 이외의 겨로가적 구조의 표면에 실리사이드층을 형성하는 공정과, 상기 실리사이드층을 마스크로 하여 이온주입의 에너지를 180KeV 정도로 하여 고농도의 포켓 영역을 형성하는 제3이온주입 공정을 실시하는 것을 특징으로 하는 LDD형 MOS 트랜지스터 제조 방법.
KR1019920023556A 1992-12-07 1992-12-07 엘디디(ldd)형모스트랜지스터제조방법 Expired - Fee Related KR100269280B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920023556A KR100269280B1 (ko) 1992-12-07 1992-12-07 엘디디(ldd)형모스트랜지스터제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920023556A KR100269280B1 (ko) 1992-12-07 1992-12-07 엘디디(ldd)형모스트랜지스터제조방법

Publications (2)

Publication Number Publication Date
KR940016884A KR940016884A (ko) 1994-07-25
KR100269280B1 true KR100269280B1 (ko) 2000-10-16

Family

ID=19344927

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920023556A Expired - Fee Related KR100269280B1 (ko) 1992-12-07 1992-12-07 엘디디(ldd)형모스트랜지스터제조방법

Country Status (1)

Country Link
KR (1) KR100269280B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003980A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 트랜지스터 및 그 형성 방법
KR100418571B1 (ko) * 2001-06-28 2004-02-11 주식회사 하이닉스반도체 저농도 도핑 드레인 구조의 모스 트랜지스터 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62155565A (ja) * 1985-12-27 1987-07-10 Toshiba Corp 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62155565A (ja) * 1985-12-27 1987-07-10 Toshiba Corp 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法

Also Published As

Publication number Publication date
KR940016884A (ko) 1994-07-25

Similar Documents

Publication Publication Date Title
KR100221120B1 (ko) 반도체 장치의 제조 방법
US5510279A (en) Method of fabricating an asymmetric lightly doped drain transistor device
US6255152B1 (en) Method of fabricating CMOS using Si-B layer to form source/drain extension junction
US5834352A (en) Methods of forming integrated circuits containing high and low voltage field effect transistors therein
US5925914A (en) Asymmetric S/D structure to improve transistor performance by reducing Miller capacitance
JPH10200110A (ja) 半導体装置及びその製造方法
US5627087A (en) Process for fabricating metal-oxide semiconductor (MOS) transistors based on lightly doped drain (LDD) structure
US6008100A (en) Metal-oxide semiconductor field effect transistor device fabrication process
US10418461B2 (en) Semiconductor structure with barrier layers
JPH1187704A (ja) 半導体装置およびその製造方法
JPH1074945A (ja) 半導体装置及びその製造方法
US6541821B1 (en) SOI device with source/drain extensions and adjacent shallow pockets
US20020068410A1 (en) Method of manufacturing low-leakage, high-performance device
KR20010016838A (ko) 모스 트랜지스터의 불순물 주입영역 형성 방법
KR100269280B1 (ko) 엘디디(ldd)형모스트랜지스터제조방법
US6727149B1 (en) Method of making a hybrid SOI device that suppresses floating body effects
KR100463044B1 (ko) 반도체장치의 제조방법
JP3061157B2 (ja) 半導体素子の形成方法
JP2757491B2 (ja) 半導体装置の製造方法
KR940010543B1 (ko) 모스 트랜지스터의 제조방법
KR0167606B1 (ko) 모스 트랜지스터 제조방법
US20020089021A1 (en) Semiconductor device with an anti-doped region
KR100189751B1 (ko) 반도체장치 및 그의 제조방법
KR100271801B1 (ko) 반도체장치의 제조방법
US6936517B2 (en) Method for fabricating transistor of semiconductor device

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

FPAY Annual fee payment

Payment date: 20100630

Year of fee payment: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20110721

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20110721

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000