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KR950011030B1 - 반도체 장치의 이이피롬 제조방법 - Google Patents

반도체 장치의 이이피롬 제조방법 Download PDF

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KR950011030B1
KR950011030B1 KR1019920014983A KR920014983A KR950011030B1 KR 950011030 B1 KR950011030 B1 KR 950011030B1 KR 1019920014983 A KR1019920014983 A KR 1019920014983A KR 920014983 A KR920014983 A KR 920014983A KR 950011030 B1 KR950011030 B1 KR 950011030B1
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엘지반도체주식회사
문정환
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Abstract

내용 없음.

Description

반도체 장치의 이이피롬 제조방법
제1도는 종래 이이피롬의 제조를 설명하기 위한 공정단면도.
제2도는 본 발명 이이피롬의 제조를 설명하기 위한 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : 필드산화막
3 : 게이트산화막 4 : 선택트랜지스트의 다결정규소
9 : 산화막 5 : 감광막
6 : 첫번째 다결정규소 7 : 두번째 다결정규소
8 : 터널산화막 10 : N+영역
11 : N-영역 12 : 다결정규소층간 산화막
본 발명은 반도체 장치의 이이피롬(Electrically Erasable Programmable Read Only Memory)에 관한 것으로, 특히 DDD(Double Doped Drain)를 형성하여 고집적화에 적당하도록 한 반도체 장치의 이이피롬 제조방법에 관한 것이다.
종래의 이이피롬은 제1(a)도와 같이 P형기판(1) 상부 양측에 필드산화막(2)을 성장하여 활성영역과 격리 영역을 정의(Define)하고, 전면에 감광막(5)을 증착하고 불순물 형성영역을 정의하여 불순물 이온주입으로 기판(1)에 N-영역(11)을 형성한 다음, 제1(b)도와 같이 게이트산화막(3) 및 터널산화막(8)을 형성한 후 첫번째 다결정규소로 플로팅게이트(Floating Gate)(6)를 형성하고, 제1(c)도와 같이 다결정규소층간 산화막(12) 및 두번째 다결정규소층을 이용해서 콘트롤게이트(Contral Gate)(7)와 선택 트랜지스터(Select Transistor)의 게이트(7a)를 형성한 후 N+영역을 형성하는 과정을 거쳐서 얻어진 제1(d)도와 같은 구조의 소자(DEVICE)이다.
그러나, 이와같은 종래의 기술에 있어서는 플로톡스 타입(FLOTOX Type)의 이이피롬은 저장 트랜지스터와 선택 트랜지스터로 구성되어 있는데, 프로그램[쓰기(Write)지우기(Erase)]시 선택 트랜지스터의 소오스와 드레인에 약 20V 정도의 고압이 걸리므로 셀(Cell) 크기를 작게하려면, 절연파괴(Breakdown)를 방지할 수 있는 DDD 구조가 필요하게 됨에도 불구하고 측벽(Side Wall)을 이용한 Ldd(Lightly Doped Drain)나 DDD와 같은 자기정렬(Self-aligned) 소오스/드레인을 형성할 수 없기 때문에 셀 크기를 작게할 수 없으므로서 고집적화가 어렵다.
본 발명은 이와 같은 종래의 결점을 감안하여 안출한 것으로 이이피롬에 자기정렬 DDD구조로 실현시켜 고집적화 할 수 있는 반도체 장치의 이이피롬 제조방법을 제공하는데 그 목적이 있다.
이하에서 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 공정 단면도로, 제2(a)도와 같이 P형기판(1) 상부 양측에 필드산화막(2)을 성장하여 활성영역과 격리영역을 정의하고, 전표면에 게이트산화막(3)을 성장한 후 선택 트랜지스터 영역의 표면에 다결정규소(4)을 패터닝하여 선택 트랜지스터의 게이트를 형성한다.
다음, 전표면에 산화막(9)을 증착하고, 그 위에 저장 트랜지스터의 소오스/드레인 형성을 위한 감광막(5)을 패터닝한 후 표면에 이온(Phosphorus)을 높은 에너지로 고농도 주입하여 P형 기판(1)에 상부에 N+영역(10)을 형성하고, 제2(b)도와 같이 감광막(5) 및 다결정 규소(4)를 마이크로하여 산화막(9) 및 게이트산화막(3)의 불필요한 부분을 이방성식각에 의해 선택적으로 제거하므로써 다결정규소(4)에 측벽산화막을 형성한다.
이어서 표면에 이온(Phosphorus)을 높은 에너지로 저농도 주입하여 N-영역(11)을 형성하므로써 선택 트랜지스터에 자기정렬 DDD를 형성한다.
여기서, 고농도 이온주입시 보다 저농도 이온주입의 에너지를 더 크게하여 N-영역(10)을 N-영역(11)이 감싸도록 형성한다.
제2(c)도와 같이 상기 감광막(5) 및 감광막(5) 하측의 산화막(9)을 제거한 후 노출된 간판 및 다결정규소층에 열산화막(3a)을 성장하되 중앙에 있는 N+영역(10)의 열산화막(3a)에 터널산화막(8)을 형성하고, 플로팅게이트(6)을 형성한다.
여기서, 터널산화막(8) 형성방법은 그 부위의 산화막(3a)을 소정깊이로 식각한 것이며, 플로팅게이트(6)를 전면에 다결정규소막을 증착하고 선택적으로 식각하여 형성한다.
이때 선택 트랜지스트의 다결정규소 위에 성장된 산화막이 식각정지(Etch Stop) 역할을 한다.
그리고, 첫번째와 두번째, 다결정규소 층간의 산화막(12)을 성장시킨 다음 플로팅게이트(6) 상층의 산화막(12) 위에 콘트롤게이트를 형성한다.
이때에도 선택 트랜지스트의 다결정규소 위에 더욱 두껍게 성장된 산화막이 식각정지 역할을 하므로써 제2(d)도와 같은 구조를 갖는 이이피롬이 제조된다.
이상에서 설명한 바와같이 본 발명은 다음과 같은 효과가 있다.
첫째, 자기정렬 DDD가 비디칭으로 형성되므로써 고압이 걸리는 선택 트랜지스터 근처에 N-영역(11)의 넓게 분포되므로 고압을 사용해도 절연파괴가 일어나지 않는다.
둘째, 고농도의 N+영역(10)을 형성하므로써 터널 산화막의 에너지장벽(Barrier Height)을 낮추어주기 때문에 프로그램의 속도를 높이고, 프로그램 전압을 낮출 수 있으므로 고속저전압 동작 뿐만 아니라 소자의 소형화를 가장 큰 장해요소중의 하나인 대단히 얇은 터널산화막의 두께를 비교적 두껍게 할 수 있다.

Claims (1)

  1. 기판의 활성영역과 결리영역을 정의하고, 상기 기판위에 게이트산화막을 형성하는 단계와, 상기 활성영역의 선택 트랜지스터영역의 게이트를 형성하는 단계와, 상기 게이트를 포함한 기판위에 산화막을 형성하고 저장트랜지스터의 소오스 및 드레인 영역을 형성하기 위해 상기 산화막위에 감광막을 형성하고 이온을 주입하여 상기 기판표면에 N+영역을 형성하는 단계와, 상기 감광막 및 상기 게이트를 마스크로하여 상기 산화가 및 상기 게이트산화막을 제거함으로써 게이트측면에 측벽을 형성하는 단계와, 이온을 주입하여 N+영역을 둘러싸도록 N-영역을 형성하는 단계와, 상기 감광막과 상기 측벽을 제거하고 상기 게이트전극을 포함한 상기 기판위에 N+영역과 중첩된 영역에 터널산화막을 가진 플로팅게이트 산화막을 형성하는 단계와, 상기 플로팅게이트 산화막 위에 플로팅게이트와 상기 플로팅게이트 위에 층간산화막, 상기 층간산화막위에 콘트롤게이트를 형성하는 단계를 포함하여 이루어지는 반도체 장치의 이이피롬 제조방법.
KR1019920014983A 1992-08-20 1992-08-20 반도체 장치의 이이피롬 제조방법 Expired - Lifetime KR950011030B1 (ko)

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