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KR100287186B1 - 반도체 메모리 장치의 상보형 차동 입력 버퍼 - Google Patents

반도체 메모리 장치의 상보형 차동 입력 버퍼 Download PDF

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KR100287186B1
KR100287186B1 KR1019990010795A KR19990010795A KR100287186B1 KR 100287186 B1 KR100287186 B1 KR 100287186B1 KR 1019990010795 A KR1019990010795 A KR 1019990010795A KR 19990010795 A KR19990010795 A KR 19990010795A KR 100287186 B1 KR100287186 B1 KR 100287186B1
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Abstract

본 발명은 반도체 메모리 장치의 입력 버퍼에 관한 것으로서, 제1 외부 신호를 입력하는 제1 MOS 트랜지스터와 제2 외부 신호를 입력하는 제2 MOS 트랜지스터를 구비하고 상기 제1 및 제2 외부 신호들의 전압차를 증폭하여 출력하는 제1 차동 증폭부, 및 상기 제1 외부 신호를 입력하는 제3 MOS 트랜지스터와 상기 제2 외부 신호를 입력하는 제4 MOS 트랜지스터를 구비하고 상기 제1 및 제2 외부 신호들의 전압차를 증폭하여 출력하는 제2 차동 증폭부를 구비하고, 상기 제1 증폭부의 출력과 상기 제2 증폭부의 출력이 합쳐져서 하나의 출력 신호로써 출력됨으로써 상기 출력 신호의 셋업 타임 및 홀드 타임 마진이 향상된다.

Description

반도체 메모리 장치의 상보형 차동 입력 버퍼{Complementary differential input buffer for semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 입력 버퍼에 관한 것이다.
반도체 메모리 장치는 외부에서 입력되는 신호를 내부 회로에 적합한 전압 레벨로 변환하기 위한 입력 버퍼를 구비한다. 상기 입력 버퍼는 상기 외부 신호의 전압 레벨을 정확하게 검출할 수 있어야 한다. 그래야만 상기 반도체 메모리 장치는 오동작을 하지 않고 정상 동작을 수행할 수가 있다.
도 1은 종래의 반도체 메모리 장치의 N타입 입력 버퍼의 회로도이다. 도 1을 참조하면, 종래의 N타입 입력 버퍼(101)는 외부 데이터(IN)를 입력하는 NMOS 트랜지스터(111), 기준 전압(Vref)을 입력하는 NMOS 트랜지스터(112), PMOS 트랜지스터들(121,122)로 구성된 전류 미러(131), 외부 제어 신호(PBPUB)에 응답하여 전원 전압(Vdd)을 전류 미러(131)에 공급하는 PMOS 트랜지스터(123) 및 노드(N1)에 발생하는 데이터를 반전시켜서 N타입 입력 버퍼(101)의 출력 데이터(OUT)를 출력하는 인버터(141)를 구비한다.
상기 N타입 입력 버퍼(101)에서 외부 데이터(IN)가 논리 하이(logic high)일 때, 접지 전압(Vss)에 노이즈(noise)가 있으면 상기 노이즈로 인하여 노드(N1)로부터 출력되는 데이터가 논리 하이에서 논리 로우로 천이되는 시간이 길어진다. 따라서, 노드(N1)로부터 출력되는 데이터가 논리 하이에서 논리 로우로 천이될 때의 스큐(skew) 즉, 고 전압(high voltage) 스큐가 커지게 되며, 그로 말미암아 N타입 입력 버퍼(101)로부터 출력되는 데이터(OUT)의 셋업 타임(set-up time) 및 홀드 타임(hold time) 마진(margin)이 감소된다.
도 2는 종래의 반도체 메모리 장치의 P타입 입력 버퍼의 회로도이다. 도 2를 참조하면, 종래의 P타입 입력 버퍼(201)는 외부 데이터를 입력하는 PMOS 트랜지스터(211), 기준 전압을 입력하는 PMOS 트랜지스터(212), NMOS 트랜지스터들(221,222)로 구성된 전류 미러(231), 외부 제어 신호(PBPUB)에 응답하여 전원 전압(Vdd)을 PMOS 트랜지스터들(211,212)에게 공급하는 PMOS 트랜지스터(213) 및 노드(N2)에 발생하는 데이터를 반전시켜서 P타입 입력 버퍼(201)의 출력 데이터(OUT)를 출력하는 인버터(241)를 구비한다.
상기 P타입 입력 버퍼(201)에서 외부 데이터(IN)가 논리 로우일 때, 전원 전압(Vdd)에 노이즈가 있으면 상기 노이즈로 인하여 노드(N2)로부터 출력되는 데이터가 논리 로우에서 논리 하이로 천이되는 시간이 길어진다. 따라서, 노드(N2)로부터 출력되는 데이터가 논리 로우에서 논리 하이로 천이될 때의 스큐 즉, 저 전압(low voltage) 스큐가 커지게 되며, 그로 말미암아 P타입 입력 버퍼(201)로부터 출력되는 데이터(OUT)의 셋업 타임 및 홀드 타임 마진이 감소된다.
상술한 바와 같이 종래 기술에 따르면 입력 버퍼들(101,201)로부터 출력되는 데이터(OUT)의 고 전압 스큐 또는 저 전압 스큐가 크므로 상기 데이터(OUT)의 셋업 타임 및 홀드 타임 마진이 감소된다. 더욱이 전원 전압(Vdd)이 낮아질수록 상기 데이터(OUT)의 스큐를 감소시키는 것은 매우 어렵다.
본 발명이 이루고자하는 기술적 과제는 출력되는 데이터의 스큐가 감소되는 반도체 메모리 장치의 입력 버퍼를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 전원 전압이 낮을 경우에도 출력되는 데이터의 스큐가 감소되는 반도체 메모리 장치의 입력 버퍼를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 N타입 입력 버퍼의 회로도.
도 2는 종래의 반도체 메모리 장치의 P타입 입력 버퍼의 회로도.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 입력 버퍼의 회로도.
상기 기술적 과제들을 이루기 위하여 본 발명은,
제1 외부 신호를 입력하는 제1 MOS 트랜지스터와 제2 외부 신호를 입력하는 제2 MOS 트랜지스터를 구비하고 상기 제1 및 제2 외부 신호들의 전압차를 증폭하여 출력하는 제1 차동 증폭부, 및 상기 제1 외부 신호를 입력하는 제3 MOS 트랜지스터와 상기 제2 외부 신호를 입력하는 제4 MOS 트랜지스터를 구비하고 상기 제1 및 제2 외부 신호들의 전압차를 증폭하여 출력하는 제2 차동 증폭부를 구비하고,
상기 제1 증폭부의 출력과 상기 제2 증폭부의 출력이 합쳐져서 하나의 출력 신호로써 출력되는 반도체 메모리 장치의 입력 버퍼를 제공한다.
바람직하기는, 상기 제1 및 제2 MOS 트랜지스터들은 각각 NMOS 트랜지스터로 구성되고, 상기 제3 및 제4 MOS 트랜지스터들은 각각 PMOS 트랜지스터로 구성된다.
바람직하기는 또한, 상기 제1 차동 증폭부는 상기 제2 MOS 트랜지스터의 출력에 의해 게이팅되어 상기 제1 및 제2 MOS 트랜지스터들에게 전원 전압을 공급하는 제1 전류 미러를 구비하고, 상기 제1 전류 미러는 복수개의 PMOS들로 구성된다.
바람직하기는 또한, 상기 제2 차동 증폭부는 상기 제4 MOS 트랜지스터의 출력에 의해 게이팅되어 상기 제3 및 제4 MOS 트랜지스터들에게 접지 전압을 공급하는 제2 전류 미러를 구비하고, 상기 제2 전류 미러는 복수개의 NMOS들로 구성된다.
상기 본 발명에 따른 입력 버퍼로부터 출력되는 출력 신호의 셋업 타임 및 홀드 타임 마진이 향상된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 입력 버퍼를 설명하기로 한다. 입력 버퍼(301)는 제1 차동 증폭부(311)와 제2 차동 증폭부(312)를 구비한다. 제1 및 제2 차동 증폭부들(311, 312)은 각각 제1 및 제2 외부 신호들(Vin1, Vin2)을 입력하고 출력 신호들(Vout1, Vout2)을 발생한다. 입력 버퍼(301)의 출력 신호(Vout)는 상기 출력 신호들(Vout1, Vout2)을 합친 값이다.
제1 차동 증폭부(311)는 제1 전류 미러(341)와 제1 및 제2 NMOS 트랜지스터들(321, 322)을 구비한다. 제1 NMOS 트랜지스터(321)는 제1 외부 신호(Vin1)에 의해 게이팅(gating)된다. 즉, 제1 외부 신호(Vin1)가 논리 하이이면 제1 NMOS 트랜지스터(321)는 온(on)되어 노드(N3)를 접지 전압(Vss) 레벨로 낮추고, 제1 외부 신호(Vin1)가 논리 로우이면 제1 NMOS 트랜지스터(321)는 오프(off)된다. 제2 NMOS 트랜지스터(322)는 제2 외부 신호(Vin2)에 의해 게이팅된다. 제1 외부 신호(Vin1)의 전압 레벨보다 상대적으로 더 높은 제2 외부 신호(Vin2)가 제2 NMOS트랜지스터(322)에 입력되면, 제1 NMOS 트랜지스터(321)보다 상대적으로 더 많이 도통되어 노드(N4)는 접지 전압 레벨로 낮아지고, 제2 외부 신호가 제1 외부 신호보다 전압 레벨이 낮으면 제2 NMOS 트랜지스터(322)가 턴오프되어 노드(N4)는 부유(floating)된다.
제1 전류 미러(341)는 PMOS 트랜지스터들(333, 334)을 구비하고 제1 및 제2 NMOS 트랜지스터들(321, 322)에 연결된다. 제1 전류 미러(341)는 노드(N4)에 발생하는 전압에 의해 게이팅된다. 즉, 제2 NMOS 트랜지스터(322)가 온되어 노드(N4)에 발생하는 전압이 접지 전압(Vss) 레벨로 낮아지면 PMOS 트랜지스터들(333, 334)은 온되어 전원 전압(Vdd)을 노드(N3)로 공급하고, 제2 NMOS 트랜지스터(322)가 오프되면 노드(N4)가 부유되어 고 임피던스(high impedance) 상태로 되므로 PMOS 트랜지스터들(333, 334)은 오프되어 전원 전압(Vdd)을 노드(N3)로 공급하지 못한다.
제1 차동 증폭부(311)의 동작을 설명하기로 한다. 제1 외부 신호(Vin1)의 전압이 제2 외부 신호(Vin2)의 전압보다 높으면 제1 NMOS 트랜지스터(321)가 제2 NMOS 트랜지스터(322)보다 많이 도통된다. 그러면, 노드(N3)의 전압은 접지 전압(Vss) 레벨로 낮아지지만, 노드(N4)의 전압은 접지 전압(Vss)보다 훨씬 높아지므로 PMOS 트랜지스터들(333, 334)은 오프된다. 따라서, 출력 신호(Vout1)는 논리 로우로 된다. 반대로, 제2 외부 신호(Vin2)의 전압이 제1 외부 신호(Vin1)의 전압보다 높으면 제2 NMOS 트랜지스터(322)가 제1 NMOS 트랜지스터(321)보다 많이 도통된다. 그러면, 노드(N4)의 전압은 접지 전압(Vss) 레벨로 낮아지고, 노드(N3)의 전압은 접지 전압(Vss)보다 훨씬 높아진다. 따라서, PMOS 트랜지스터들(333, 334)은 모두 온되며, 그로 인하여 노드(N3)는 전원 전압(Vdd) 레벨로 높아지게 되므로 출력 신호(Vout1)는 논리 하이로 된다.
제1 차동 증폭부(311)는 접지 전압(Vss)에 노이즈가 발생하게 되면 그 영향을 많이 받으나, 전원 전압(Vdd)에 노이즈가 발생할 경우에는 그 영향을 거의 받지 않는다.
제2 차동 증폭부(312)는 제2 전류 미러(342)와 제1 및 제2 PMOS 트랜지스터들(331, 332)을 구비한다. 제1 PMOS 트랜지스터(331)는 제1 외부 신호(Vin1)에 의해 게이팅된다. 즉, 제1 외부 신호(Vin1)가 논리 로우이면 제1 PMOS 트랜지스터(331)는 온되어 노드(N5)를 전원 전압(Vdd) 레벨로 높이고, 제1 외부 신호(Vin1)가 논리 하이이면 제1 PMOS 트랜지스터(331)는 오프된다. 제2 PMOS 트랜지스터(332)는 제2 외부 신호(Vin2)에 의해 게이팅된다. 즉, 제2 PMOS 트랜지스터(332)는 제2 외부 신호(Vin2)가 논리 로우이면 온되어 노드(N6)를 전원 전압(Vdd) 레벨로 높이고, 제2 외부 신호(Vin2)가 논리 하이이면 오프된다.
제2 전류 미러(342)는 NMOS 트랜지스터들(323, 324)을 구비하고 제1 및 제2 PMOS 트랜지스터들(331, 332)에 연결된다. 제2 전류 미러(342)는 노드(N6)에 발생하는 전압에 의해 게이팅된다. 즉, 제2 PMOS 트랜지스터(332)가 온되어 노드(N6)에 발생하는 전압이 전원 전압(Vdd) 레벨로 높아지면 NMOS 트랜지스터들(323, 324)은 온되어 노드(N5)를 접지 전압(Vss) 레벨로 낮추고, 제2 PMOS 트랜지스터(332)가 오프되면 노드(N6)가 부유되어 고 임피던스 상태로 되므로 NMOS 트랜지스터들(323, 324)은 오프되어 노드(N5)를 접지 전압(Vss) 레벨로 낮추지 못한다.
제2 차동 증폭부(312)의 동작을 설명하기로 한다. 제1 외부 신호(Vin1)의 전압이 제2 외부 신호(Vin2)의 전압보다 높으면 제2 PMOS 트랜지스터(332)가 제1 PMOS 트랜지스터(331)보다 많이 도통된다. 그러면, 노드(N6)의 전압은 접지 전압(Vss) 레벨로 낮아진다. 따라서, 출력 신호(Vout2)는 논리 로우로 된다. 반대로, 제2 외부 신호(Vin2)의 전압이 제1 외부 신호(Vin1)의 전압보다 높으면 제1 PMOS 트랜지스터(331)가 제2 PMOS 트랜지스터(332)보다 많이 도통된다. 그러면, 노드(N6)가 부유되어 고 임피던스 상태로 되므로 NMOS 트랜지스터들(323, 324)은 모두 오프된다. 이 상태에서 노드(N5)에 전원 전압(Vdd)이 공급되므로 노드(N5)의 전압은 전원 전압(Vdd) 레벨로 높아지게 되어 출력 신호(Vout2)는 논리 하이로 된다.
제2 차동 증폭부(312)는 전원 전압(Vdd)에 노이즈가 발생하게 되면 그 영향을 많이 받으나, 접지 전압(Vss)에 노이즈가 발생할 경우에는 그 영향을 거의 받지 않는다.
도3을 참조하여 입력 버퍼(301) 전체의 동작을 설명하기로 한다. 제1 외부 신호(Vin1)의 전압이 제2 외부 신호(Vin2)의 전압보다 높으면 제1 NMOS 트랜지스터(321)와 제2 PMOS 트랜지스터(332)가 온된다. 그러면, 노드(N3)의 전압이 접지 전압(Vss) 레벨로 낮아지므로 출력 신호(Vout1)는 논리 로우로 되며, 노드(N6)의 전압은 전원 전압(Vdd) 레벨로 높아지게 된다. 노드(N6)의 전압은 전원 전압(Vdd) 레벨로 높아지면 NMOS 트랜지스터들(323, 324)이 온되므로 노드(N5)의 전압이 접지 전압(Vss) 레벨로 낮아지고 그로 인하여 출력 신호(Vout2)는 논리 로우로 된다. 따라서, 출력 신호(Vout)는 출력 신호들(Vout1, Vout2)이 모두 논리 로우이므로 논리 로우로써 발생된다.
반대로, 제2 외부 신호(Vin2)의 전압이 제1 외부 신호(Vin1)의 전압보다 높으면 제2 NMOS 트랜지스터(322)와 제1 PMOS 트랜지스터(331)가 온된다. 그러면, 노드(N5)는 전원 전압(Vdd) 레벨로 높아지므로 출력 신호(Vout2)는 논리 하이로 되고, 노드(N4)는 접지 전압(Vss) 레벨로 낮아진다. 노드(N4)는 접지 전압(Vss) 레벨로 낮아지면 PMOS 트랜지스터들(333, 334)이 턴온되므로 노드(N3)도 전원 전압(Vdd) 레벨로 높아지게 되어 출력 신호(Vout1)는 논리 하이로 높아진다. 따라서, 출력 신호(Vout)는 출력 신호들(Vout1, Vout2)이 모두 논리 하이이므로 논리 하이로써 발생된다.
제1 외부 신호와 제2 외부 신호 중 하나는 기준 전압으로 대체할 수 있다.
전원 전압(Vdd)에 노이즈가 발생하면 제2 차동 증폭부(312)에서는 제1 및 제2 PMOS 트랜지스터들(331, 332)의 게이트-소오스간 전압(Vgs)들이 변하게 되므로 제1 및 제2 PMOS 트랜지스터들(331, 332)의 드레인 전류들이 변하는 반면, 제1 차동 증폭부(311)에서는 제2 NMOS 트랜지스터(322)와 PMOS 트랜지스터(333)의 드레인-소오스간 전압(Vds)들만 변하고 제1 NMOS 트랜지스터(321)의 게이트-소오스간 전압(Vgs)은 변하지 않음으로 드레인 전류는 변하지 않게 된다. 따라서, 출력 신호(Vout)의 변화는 제2 차동 증폭부(312)만 사용하는 경우에 비해 절반으로 감소된다. 즉, 전원 전압(Vdd)에 노이즈가 발생하더라도 출력 신호(Vout)의 변화는 매우 작아진다.
접지 전압(Vss)에 노이즈가 발생하면 제1 차동 증폭부(311)에서는 제1 및 제2 NMOS 트랜지스터들321, 322)의 게이트-소오스간 전압(Vgs)들이 변하게 되므로 제1 및 제2 NMOS 트랜지스터들(321, 322)의 드레인 전류들이 변하는 반면, 제2 차동 증폭부(312)에서는 제2 PMOS 트랜지스터(332)와 NMOS 트랜지스터(323)의 드레인-소오스간 전압(Vds)들만 변하고 제1 PMOS 트랜지스터(331)의 게이트-소오스간 전압(Vgs)은 변하지 않음으로 드레인 전류는 변하지 않게 된다. 따라서, 출력 신호(Vout)의 변화는 제1 차동 증폭부(311)만 사용하는 경우에 비해 절반으로 감소된다. 즉, 접지 전압(Vss)에 노이즈가 발생하더라도 출력 신호(Vout)의 변화는 매우 작아진다.
이와 같이, 도 3에 도시된 입력 버퍼(301)에 의하면, 접지 전압(Vss)에 노이즈가 발생하면 제1 차동 증폭부(311)의 고 전압 스큐가 나빠지게 되는데 이것을 제2 차동 증폭부(312)가 보완해주고, 전원 전압(Vdd)에 노이즈가 발생하면 제2 차동 증폭부(312)의 저 전압 스큐가 나빠지게 되는데 이것을 제1 차동 증폭부(311)가 보완해준다. 때문에 입력 버퍼(301)로부터 출력되는 출력 신호(Vout)의 고 전압 스큐와 저 전압 스큐가 모두 좋아지게 되므로 출력 신호(Vout)의 셋업 타임 및 홀드 타임 마진이 향상된다. 특히, 입력 버퍼(301)에 인가되는 전원 전압(Vdd)이 낮더라도 입력 버퍼(301)로부터 출력되는 출력 신호(Vout)의 셋업 타임 및 홀드 타임 마진은 크게 영향을 받지 않고 좋아진다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 전원 전압(Vdd)과 접지 전압(Vss)에 노이즈가 발생하더라도 출력 신호(Vout)의 고 전압 스큐와 저 전압 스큐가 크게 감소되므로 출력 신호(Vout)의 셋업 타임 및 홀드 타임 마진이 향상된다. 특히 저 전원 전압에서도 출력 신호(Vout)의 고 전압 스큐와 저 전압 스큐는 크게 감소된다.

Claims (7)

  1. 제1 외부 신호를 입력하는 제1 MOS 트랜지스터와 제2 외부 신호를 입력하는 제2 MOS 트랜지스터를 구비하고 상기 제1 및 제2 외부 신호들의 전압차를 증폭하여 출력하는 제1 차동 증폭부; 및
    상기 제1 외부 신호를 입력하는 제3 MOS 트랜지스터와 상기 제2 외부 신호를 입력하는 제4 MOS 트랜지스터를 구비하고 상기 제1 및 제2 외부 신호들의 전압차를 증폭하여 출력하는 제2 차동 증폭부를 구비하고,
    상기 제1 증폭부의 출력과 상기 제2 증폭부의 출력이 합쳐져서 하나의 출력 신호로써 출력되는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
  2. 제1항에 있어서, 상기 제1 및 제2 MOS 트랜지스터들은 각각 NMOS 트랜지스터로 구성되어있으며, 상기 제3 및 제4 MOS 트랜지스터들은 각각 PMOS 트랜지스터로 구성되어있음을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
  3. 제1항에 있어서, 상기 제1 차동 증폭부는 상기 제2 MOS 트랜지스터의 출력에 의해 게이팅되어 상기 제1 및 제2 MOS 트랜지스터들에게 전원 전압을 공급하는 제1 전류 미러를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
  4. 제3항에 있어서, 상기 제1 전류 미러는 복수개의 PMOS들로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
  5. 제1항에 있어서, 상기 제2 차동 증폭부는 상기 제4 MOS 트랜지스터의 출력에 의해 게이팅되어 상기 제3 및 제4 MOS 트랜지스터들에게 접지 전압을 공급하는 제2 전류 미러를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
  6. 제5항에 있어서, 상기 제2 전류 미러는 복수개의 NMOS들로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
  7. 제1항에 있어서, 상기 제1 및 제2 외부 신호들 중 하나는 기준 전압인 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.
KR1019990010795A 1999-03-29 1999-03-29 반도체 메모리 장치의 상보형 차동 입력 버퍼 Expired - Fee Related KR100287186B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190002285A (ko) * 2017-06-29 2019-01-08 에스케이하이닉스 주식회사 버퍼 회로 및 그를 포함하는 디바이스

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002171164A (ja) * 2000-11-30 2002-06-14 Mitsubishi Electric Corp 半導体装置の入力バッファ
KR100400311B1 (ko) * 2001-06-29 2003-10-01 주식회사 하이닉스반도체 반도체 메모리 소자의 신호 지연 제어 장치
JP2004104681A (ja) 2002-09-12 2004-04-02 Renesas Technology Corp 入力バッファ回路
DE102004015318B3 (de) * 2004-03-30 2005-09-01 Infineon Technologies Ag Eingangsschaltung für eine elektronische Schaltung
KR100598017B1 (ko) * 2004-09-20 2006-07-06 삼성전자주식회사 기준 전압 변화에 따른 출력 특성 보정이 가능한 입력버퍼 및 출력 특성 보정이 가능한 입력 버퍼링 방법
KR100661310B1 (ko) * 2004-09-22 2006-12-27 한양대학교 산학협력단 고속 인터페이스 회로
US7355450B1 (en) 2005-05-27 2008-04-08 Altera Corporation Differential input buffers for low power supply
KR101062744B1 (ko) * 2009-05-15 2011-09-06 주식회사 하이닉스반도체 차동 증폭 장치
KR101033467B1 (ko) * 2009-06-09 2011-05-09 주식회사 하이닉스반도체 반도체 집적 회로의 클럭 리시버 및 그 제어 방법
US8816723B1 (en) 2013-02-28 2014-08-26 Kabushiki Kaisha Toshiba Buffer circuit
CN109872736B (zh) * 2017-12-04 2021-03-05 长鑫存储技术有限公司 缓冲电路、时钟树、存储器以及专用集成电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2885120B2 (ja) * 1995-01-27 1999-04-19 日本電気株式会社 演算増幅器
JPH08330939A (ja) * 1995-06-05 1996-12-13 Toshiba Microelectron Corp レベルシフタ回路
JP3612634B2 (ja) * 1996-07-09 2005-01-19 富士通株式会社 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム
KR100232896B1 (ko) * 1996-12-31 1999-12-01 김영환 저전력형 반도체 메모리 소자
US5963053A (en) * 1997-10-09 1999-10-05 Pericom Semiconductor Corp. Self-biasing CMOS PECL receiver with wide common-mode range and multi-level-transmit to binary decoder

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190002285A (ko) * 2017-06-29 2019-01-08 에스케이하이닉스 주식회사 버퍼 회로 및 그를 포함하는 디바이스
KR102571114B1 (ko) * 2017-06-29 2023-08-25 에스케이하이닉스 주식회사 버퍼 회로 및 그를 포함하는 디바이스

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