KR100278900B1

KR100278900B1 - 선택 컬럼 블럭에 대하여 로우 액세스하는 반도체 기억 장치

Info

Publication number: KR100278900B1
Application number: KR1019980008202A
Authority: KR
Inventors: 다카아키 스즈키; 신야 후지오카
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1997-06-30
Filing date: 1998-03-12
Publication date: 2001-02-01
Anticipated expiration: 2018-03-12
Also published as: US5970019A; JPH1125669A; KR19990006364A; JP3908338B2

Abstract

계층화 워드 디코드 방식에 의해 워드 선택을 행하는 반도체 기억 장치는 각 컬럼 블럭마다 설치되는 서브 워드선과, 현재 액세스되는 로우 어드레스와 다음에 액세스되는 로우 어드레스가 상이한 제1 경우에는 현재 액세스되는 컬럼 어드레스에 대응하는 하나의 컬럼 블럭을 선택하고, 현재 액세스되는 로우 어드레스와 다음에 액세스되는 로우 어드레스가 동일한 제2 경우에는 모든 컬럼 블럭을 선택하는 제어 회로와, 상기 제어 회로에 의해 선택되는 하나 이상의 모든 컬럼 블럭에 있어서 서브 워드선을 선택적으로 활성화하는 서브 워드 디코더를 포함한다.

Description

선택 컬럼 블럭에 대하여 로우 액세스하는 반도체 기억 장치

본 발명은 반도체 기억 장치에 관한 것으로, 특히 계층화 워드 디코드 방식을 사용한 반도체 기억 장치에 관한 것이다.

계층화 워드 디코드 방식은 워드 선택용으로 사용되는 2가지 타입의 워드선, 즉 메인 워드선 및 서브 워드선으로 계층화한 구조를 사용한다. 통상의 워드선 재료는 폴리실리콘을 사용한다. 이 폴리실리콘은 배선 재료로서는 저항이 비교적 높기 때문에 신호 지연이 크게되는 단점이 있다. 종래에는 평행하게 배치된 알루미늄 배선과 폴리실리콘 배선과의 사이를 소정의 간격으로 접촉시킴으로써 워드선의 저항을 저하시키는 방법이 실행되었다. 그러나, 집적도가 증가하면, 배선 간격을 좁게 할 필요가 있고 알루미늄 배선을 폴리실리콘 배선과 동일한 피치로 패터닝하는 것이 곤란하게 되었다. 계층화 워드 디코드 방식은 이와같은 문제점을 극복하기 위하여 채용한 것으로, 폴리실리콘 워드선을 허용가능한 지연을 갖는 서브 워드선으로 분할하고 메인 워드선용 알루미늄 배선을 사용함으로써 지연을 작게하는 것이다.

도1은 종래의 계층화 워드 디코드 방식에 따른 워드선 구조를 도시하는 도면이다. 메인 워드 디코더(201)는 로우 어드레스를 디코드하여 메인 워드선(213)중 하나를 선택하여 이 선택된 메인 워드선을 하이로 한다. 메인 워드선(213)은 배선층상에 설치되어 있다. 상이한 배선층으로 4개의 서브 워드선(214)이 메인 워드선(213)의 하부에 배치된다. 서브 워드선(214)는 4개의 유형의 서브 워드 디코더(209∼212)에 각각 접속된다. 동일한 유형의 서브 워드 디코더는 메인 워드선(213)에 직교하는 방향으로 일렬로 배치된다.

서브 워드 디코더 선택 회로(203)는 서브 워드 디코더 선택선(215)을 통해 4종류의 서브 워드 디코더(209∼212)중 1종류의 서브 워드 디코더를 선택한다. 선택된 서브 워드 디코더는 메인 워드선(213)을 서브 워드선(214)에 접속한다. 따라서, 선택된 1개의 메인 워드선(213)에 접속된 4개의 서브 워드선(214)중 한 개만이, 이 서브 워드선(214)이 서브 워드 디코더 선택 회로(203)에 의해 선택된 경우에 HIGH가 된다. 이것에 의해서 계층적인 워드 선택이 가능하게 된다. 예컨대, 데이타 판독 동작의 경우, 선택된 워드에 대해서만 복수의 메모리 셀 어레이(207)에 저장된 데이타가 센스 증폭기 블럭(204)의 센스 증폭기에 의해 판독된다.

메모리 셀 어레이(207)는 컬럼 방향(도면에서 수평 방향)에 따른 복수의 컬럼 블럭과 동시에 로우 방향(도면에서 수직 방향)을 따라 복수의 로우 블럭으로 배치된다. 도1은 하나의 로우 블럭의 구성을 나타내고 있다. 로우 블럭 선택 회로(202)가 이 로우 블럭의 센스 증폭기 블럭(204)을 선택적으로 구동함으로써 이 로우 블럭이 선택된다. 일반적으로, 선택된 로우 블럭에 대해서는 모든 센스 증폭기 블럭(204)이 구동된다.

상기 동작은 RAS(row address strobe) 동작이라고 칭한다. 이 RAS 동작에 이어서 CAS(column address strobe) 동작이 실행되어 반도체 기억 장치로부터 데이타가 판독된다. 즉, 컬럼 디코더(217)는 센스 증폭기 블럭(204)중 하나로부터 센스 증폭기를 선택하기 위해서 지정된 컬럼 어드레스에 대응하는 컬럼 선택선(218)을 선택적으로 활성화함으로써 선택된 센스 증폭기로부터 데이타가 판독된다.

반도체 기억 장치에 있어서는 전력 소비를 가능한 한 저감하는 것이 바람직하다. 이러한 요구에 부응하기 위해서 로우 액세스를 실행하는 시점까지 컬럼 어드레스를 제공해 두고, 선택된 컬럼 어드레스의 컬럼 블럭에 대해서만 센스 증폭기를 구동하는 것을 생각할 수 있다.

도2는 계층화 워드 디코더 방식에 있어서 선택된 컬럼 블럭만을 활성화하는 구성을 도시하는 도면이다.

도2의 구성에서는 센스 증폭기 블럭(204)의 전부를 구동하는 것이 아니라, 선택된 컬럼 어드레스에 대응하는 하나의 센스 증폭기 블럭(204)만을 동작시킨다. 컬럼 블럭 선택 회로(208)는 이 목적을 위해 설치되는 것이다.

로우 액세스를 실행하기 전에 이 반도체 기억 장치에는 컬럼 어드레스를 제공해 두고, 컬럼 블럭 선택 회로(208)는 선택된 컬럼 어드레스에 대응하는 특정한 컬럼 블럭을 선택한다. 컬럼 블럭 선택선(216)은 컬럼 블럭 선택 회로(208)로부터 연장되고, 센스 증폭기 제어 회로(205) 및 서브 워드 디코더 제어 회로(206)에 접속되어 있다. 센스 증폭기 제어 회로(205)는 로우 블럭 선택 회로(202)가 이 로우 블럭을 선택하면 이 선택된 로우 블럭내에서 컬럼 블럭 선택 회로(208)에 의해 선택된 센스 증폭기 블럭(204)만을 구동한다. 또한 서브 워드 디코더 제어 회로(206)는 컬럼 블럭 선택 회로(208)에 의해 선택된 컬럼 블럭에 있어서만, 서브 워드 디코더 선택 회로(203)로부터의 선택 신호를 서브 워드 디코더(209∼212)에 공급한다.

이와같은 방법으로 선택된 로우 블럭에 대하여 선택된 컬럼의 메모리 셀 어레이(207)로 데이타 액세스를 행하고, 선택된 컬럼 블럭에 대해서만 센스 증폭기 블럭(204)을 구동할 수 있다. 이것에 의해서 RAS 동작에 관계되는 회로의 구동 부담을 저감함과 동시에 소비 전력을 저감할 수 있다.

그러나, 도2에 도시한 바와 같이, 컬럼 블럭의 단위로 RAS 동작을 실행하면, CAS 동작의 속도에 제한이 가해지게 된다. 도1의 구성에 있어서 모든 컬럼 블럭에 대하여 서브 워드선(214)을 선택적으로 활성화하는 동시에 모든 컬럼 블럭에 대하여 센스 증폭기 블럭(204)을 구동한다. 이 경우, 연속하여 액세스하는 어드레스가 동일한 로우 어드레스로 구성되는 한 컬럼 선택선(218)을 순차적으로 선택함으로써, 센스 증폭기 블럭(204)의 상이한 컬럼 어드레스로부터 데이타를 연속적으로 판독할 수 있다. 한편, 도2의 구성에 있어서는 각 컬럼 블럭으로부터 데이타를 판독할 때에, 메인 워드선(213) 및 서브 워드선(214)에 대하여 선택 활성화를 행하는 것이 필요하게 된다. 즉, 동일한 로우 어드레스를 액세스하는 경우라도 매회 RAS 동작을 실행할 필요가 있다.

도2의 구성에서 RAS 동작이 컬럼 블럭마다 액세스함으로써 도1의 RAS 동작 보다 속도를 높여도 컬럼 블럭을 액세스할 때에 RAS 동작을 실행할 필요가 있게 된다. 따라서, 도2의 구성은 도1의 구성과 비교하여 RAS 동작 및 CAS 동작을 포함한 전체의 동작 속도가 저하하게 된다.

따라서, 동작의 고속화를 실현함과 동시에 컬럼 블럭마다 액세스를 실행하여 전력 소비를 저감할 수 있는 반도체 기억 장치가 요구되고 있다.

본 발명은 상기한 필요성을 실현할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명의 또다른 목적은 동작의 고속화를 실현함과 동시에 컬럼 블럭마다 액세스를 실행함으로써 전력 소비를 저감할 수 있는 반도체 기억 장치를 제공하는 데에 있다.

도1은 종래의 계층화 워드 디코드 방식에 따른 워드선 구조를 도시하는 도면.

도2는 계층화 워드 디코드 방식에서 선택된 컬럼 블럭만을 활성화하는 구성을 도시하는 도면.

도3은 본 발명에 따른 DRAM 또는 SDRAM 등의 반도체 기억 장치의 개략 블럭도.

도4는 본 발명의 제1 실시예에 따른 RAS 동작과 관련된 도3의 반도체 기억 장치의 관련 부분의 블럭도.

도5의 (a)∼(d)는 도4에 도시된 제1 실시예의 RAS 동작을 나타내는 타이밍도.

도6은 본 발명의 제2 실시예에 따른 RAS 동작과 관련된 반도체 기억 장치의 관련 부분의 블럭도.

도7의 (a)∼(c)는 도6에 도시된 제2 실시예의 RAS 동작을 나타내는 타이밍도.

도8은 본 발명의 제3 실시예에 따른 RAS 동작과 관련된 반도체 기억 장치의 관련 부분의 블럭도.

도9의 (a)∼(c)는 도8에 도시된 제3 실시예의 RAS 동작을 나타내는 타이밍도.

도10은 본 발명의 제4 실시예에 따른 RAS 동작과 관련된 반도체 기억 장치의 관련 부분의 블럭도.

도11의 (a)∼(c)는 도10에 도시된 제4 실시예의 RAS 동작을 나타내는 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기억 장치

2 : 어드레스 버퍼

3: 명령 버퍼/디코더

4 : 데이타 버퍼

5 : 컬럼 제어 유닛

6 : 로우 제어 유닛

7 : 메모리 셀 회로

12 : 메인 워드 선택 회로

13 :메인 워드 디코더

15 :명령 디코더 회로

16 : 제어 신호 발생 회로

18 : 셀 블럭 선택 회로

19 : 모든 선택 회로

20-1,20-2,20-3,20-4 : 셀 블럭 활성화 회로

21-1,21-2,21-3,21-4 : 센스 증폭기 블럭

22-1,22-2,22-3,22-4 : 서브 워드 디코더 블럭

본 발명에 따른 상기한 목적을 실현하기 위해서, 워드 선택을 위해 계층화 워드 디코드 방식을 사용하는 반도체 기억 장치는 각 컬럼 블럭마다 설치되는 서브 워드선과; 현재 액세스되는 로우 어드레스가 다음에 액세스되는 로우 어드레스와 상이한 제1 경우에는 현재 액세스되는 컬럼 어드레스에 대응하는 하나의 컬럼 블럭을 선택하고, 현재 액세스되는 로우 어드레스가 다음에 액세스되는 로우 어드레스와 동일한 제2 경우에는 모든 컬럼 블럭을 선택하는 제어 회로와; 상기 제어 회로에 의해 선택된 하나 이상의 모든 컬럼 블럭에 대해 상기 서브 워드선을 선택적으로 활성화하는 서브 워드 디코더를 포함하는 것을 특징으로 한다.

상기한 반도체 기억 장치에 있어서는 연속하여 액세스하는 로우 어드레스가 동일한 경우에는 모든 컬럼 블럭을 선택하여 대응하는 서브 워드선을 활성화시킨다. 따라서, RAS 동작을 한번 행하는 것 만으로 동일한 로우 어드레스상에서 상이한 컬럼 어드레스를 연속하여 액세스할 수 있게 되어, 동작 속도를 향상시킬 수 있다.

본 발명의 제1 특징에 따르면, 2종류의 로우 액세스 명령이 제공됨으로써 연속적인 액세스가 동일한 로우 어드레스인지의 여부를 용이하게 판단할 수 있다.

본 발명의 다른 특징에 따르면, 연속적인 액세스가 동일한 로우 어드레스인 경우에는 모든 컬럼 블럭을 선택하여 이 모든 컬럼 블럭에 대하여 서브 워드선을 활성화시키지만, 최초에 액세스하는 컬럼 블럭에 대해서만은 서브 워드선을 다른 컬럼 블럭내에서 다른 서브 워드선에 앞서 활성화시켜 둔다. RAS 동작의 활성화를 한번 행하는 것 만으로, 동일한 로우 어드레스상에서 상이한 컬럼 어드레스를 연속하여 액세스하는 것이 가능하게 되어, 동작 속도를 향상시킬 수 있다. 또한, 회로 부하가 비교적 작기 때문에 최초의 서브 워드선을 고속으로 상승시킬 수 있게 되어, 동작 속도를 향상시킬 수 있다.

본 발명의 또다른 특징에 따르면, 외부로부터 프리차지 명령을 입력할 필요가 없이 장치 내부에서 리셋 동작을 자동적으로 실행하고, 연속하여 동일한 로우 어드레스를 액세스하는 경우에는 메인 워드선에 대한 자동 리셋 동작을 정지시킨다. 따라서, 메인 워드선의 동작을 순차적으로 행할 필요가 없어진다.

본 발명의 또다른 특징에 따르면, 전회의 로우 어드레스와 현재의 로우 어드레스를 비교함으로써, 연속적인 액세스가 동일한 로우 어드레스인지의 여부를 판단할 수 있다.

본 발명의 또다른 특징에 따르면, 메인 워드선중 선택되는 하나의 메인 워드선이 비활성화되는 것과 동시에 메인 워드선중 선택되는 다음 메인 워드선이 활성화된다.

본 발명의 기타의 목적 및 추가의 특징은 첨부한 도면을 참조하여 이하의 상세한 설명으로부터 명백해 질 것이다.

도3은 본 발명에 따른 DRAM이나 SDRAM 등의 반도체 기억 장치의 개략 블럭이다.

도3의 반도체 기억 장치(1)는 어드레스 버퍼(2), 명령 버퍼/디코더(3), 데이타 버퍼(4), 컬럼 제어 유닛(5), 로우 제어 유닛(6) 및 메모리 셀 회로(7)를 포함한다.

어드레스 버퍼(2)는 어드레스 입력을 수신함과 동시에 로우 어드레스를 로우 제어 유닛(6)에 공급하고, 컬럼 어드레스를 컬럼 제어 유닛(5)에 공급한다. 명령 버퍼/디코더(3)는 명령 입력을 수신함과 동시에 명령 입력의 내용을 디코드한다. 명령 버퍼/디코더(3)의 디코드 결과에 따라서, 컬럼 제어 유닛(5) 및 로우 제어 유닛(6)이 제어된다. 메모리 셀 회로(7)는 메모리 셀 어레이, 메인 워드선, 서브 워드선, 비트선, 센스 증폭기 등을 포함한다.

로우 제어 유닛(6)은 RAS 동작을 제어한다. 또한 로우 제어 유닛(6)은 지정된 로우 어드레스에 대응하는 메인 워드선 및 서브 워드선을 활성화하여, 대응하는 메모리 셀과 센스 증폭기와의 사이에서 데이타의 변경을 행한다. 반도체 기억 장치(1)에 있어서, 로우 제어 유닛(6)에 의한 로우 어드레스 액세스가 실행되는 시점에서는 이미 컬럼 어드레스가 사용되고 있다. 이 컬럼 어드레스를 참조함으로써, 컬럼 제어 유닛(5)은 지정된 컬럼 어드레스에 대응하는 컬럼 블럭을 선택한다. 이 선택 컬럼 블럭에 있어서, 로우 제어 유닛(6)은 RAS 동작을 실행한다. 즉, 선택된 컬럼 블럭내에서만 로우 제어 유닛(6)에 의해 센스 증폭기가 구동되고, 서브 워드선이 활성화 된다.

본 발명에 있어서 컬럼 블럭(혹은 셀 블럭)은 계층화 워드 디코드 방식에 있어서 서브 워드선의 단일 세그먼트에 의해 액세스되는 컬럼 어드레스의 범위를 나타내는 것이다. 따라서 예컨대, 각 서브 워드선의 단일 세그먼트가 물리적인 셀 어레이의 복수의 블럭에 걸쳐 배치되고, 그들 복수의 블럭에 공유되는 경우에는 이 복수의 블럭을 하나의 컬럼 블럭을 구성하는 것으로 고려될 수 있다.

컬럼 제어 유닛(5)은 CAS 동작, 즉 선택 컬럼 블럭의 지정된 컬럼 어드레스에 대한 액세스를 행한다. 이것에 의해, 데이타 버퍼(4)와 지정된 컬럼 어드레스의 센스 증폭기와의 사이에서 데이타의 변경이 행해진다. 데이타 버퍼(4)는 반도체 기억 장치(1)의 외부로부터 데이타를 수신함과 동시에 이 수신된 데이타를 메모리 셀 회로(7)에 공급하거나 또는 메모리 셀 회로(7)로부터 데이타를 수신하여 이 수신된 데이타를 반도체 기억 장치(1)의 외부로 출력한다.

본 발명에 있어서, 선택되는 컬럼 블럭은 지정된 컬럼 어드레스에 대응하는 하나의 컬럼 블럭만으로는 한정되지 않는다. 후술되는 바와 같이, 다음에 액세스하는 로우 어드레스가 동일한 로우 어드레스인 경우에는 모든 컬럼 블럭을 선택하여 RAS 동작을 실행한다. 이것에 의해, 동일한 로우 어드레스가 연속해서 액세스하는 경우에는 종래의 반도체 기억 장치와 마찬가지로 연속적인 판독 동작이 가능해진다.

도4는 본 발명의 제2 실시예에 따른 RAS 동작과 관련된 반도체 기억 장치(1)의 관련 부분을 도시하는 블럭도이다. 도3의 반도체 기억 장치(1)에 있어서, 컬럼 디코더 회로 등의 CAS 동작과 관련된 회로는 종래 기술과 동일하므로 상세한 설명은 생략한다.

도4의 RAS 동작 관련부(10)는 로우 어드레스 래치(11), 메인 워드 선택 회로(12), 메인 워드 디코더(13), 제어 신호 래치(14), 명령 디코더 회로(15), 제어 신호 발생 회로(16), 컬럼 어드레스 래치(17), 셀 블럭 선택 회로(18), 모든 선택 회로(19), 셀 블럭 활성화 회로(20-1∼20-4), 센스 증폭기 블럭(21-1∼21-4), 서브 워드 디코더 블럭(22-1∼22-4)을 포함한다.

도4의 RAS 동작 관련부(10)의 구성은 모든 선택 회로(19)가 설치되는 것을 제외하면, 기본적으로 RAS 동작과 관련된 종래의 회로와 동일하다. 메인 워드 디코더(13)는 도2의 메인 워드 디코더(201)에 대응하고, 셀 블럭 선택 회로(18)는 도2의 컬럼 블럭 선택 회로(208)에 대응한다. 또한, 셀 블럭 활성화 회로(20-1∼20-4)의 각각은 도2의 센스 증폭기 제어 회로(205) 및 서브 워드 디코더 제어 회로(206)에 대응한다. 또한 센스 증폭기 블럭(21-1∼21-4)의 각각은 도2의 센스 증폭기 블럭(204)의 각각에 대응한다. 또, 서브 워드 디코더 블럭(22-1∼22-4)의 각각은 도2의 서브 워드 디코더(209∼212)의 각 세트에 대응한다. 즉, 도4의 구성예에 있어서는, 4개의 컬럼 블럭이 설치되어 있다. 그러나, 이 컬럼 블럭의 수는 4일 필요는 없으며, 임의의 갯수이어도 좋다.

제어 신호 래치(14)는 RAS 동작이나 CAS 동작과 관련된 제어 신호(명령)를 명령 디코더 회로(15)에 공급한다. 명령 디코더 회로(15)는 공급된 제어 신호를 디코드하여, 제어 신호 발생 회로(16)에 디코드 결과를 공급한다. 제어 신호 발생 회로(16)는 이 디코드 결과에 따라서, 메인 워드 선택 회로(12), 셀 블럭 선택 회로(18), 모든 선택 회로(19), 셀 블럭 활성화 회로(20-1∼20-4)를 제어한다.

로우 어드레스 래치(11)는 로우 어드레스를 메인 워드 선택 회로(12)에 공급한다. 메인 워드 선택 회로(12)는 제어 신호 발생 회로(16)의 제어 하에서, 로우 어드레스에 기초하여 메인 워드 디코더(13)를 선택한다. 실제로 복수의 메인 워드 디코더(13)가 설치되어 있지만, 도4에는 선택된 메인 워드 디코더(13)만을 도시한다. 또, 메인 워드 디코더(13)는 로우 어드레스에 기초하여 1개의 메인 워드선(MWL)을 선택하여 활성화한다.

컬럼 어드레스 래치(17)는 컬럼 어드레스를 셀 블럭 선택 회로(18)에 공급한다. 이 컬럼 어드레스는 RAS 동작시에 사용가능하다. 셀 블럭 선택 회로(18)는 공급된 컬럼 어드레스에 대응하는 셀 블럭(컬럼 블럭)을 선택하여, 대응하는 셀 블럭 활성화 회로(20-1∼20-4)를 선택적으로 구동한다. 선택된 셀 블럭 활성화 회로(20-1∼20-4)는 제어 신호 발생 회로(16)의 제어 하에서 센스 증폭기 블럭(21-1∼21-4) 및 서브 워드 디코더 블럭(22-1∼22-4)을 선택적으로 구동한다.

도4의 제1 실시예에 있어서는, 현재 액세스하는 로우 어드레스와 다음에 액세스하는 로우 어드레스가 동일한지의 여부를 명령 디코더 회로(15)가 판단한다. 이들 연속하여 액세스하는 로우 어드레스가 동일한 경우만, 명령 디코더 회로(15)는 모든 선택 회로(19)에 모든 선택 신호를 공급하여 모든 컬럼 블럭을 선택시킨다.

연속해서 액세스되는 로우 어드레스가 서로 상이한 경우에는 명령 디코더 회로(15)는 모든 선택 신호를 공급하지 않는다. 이 경우에 모든 선택 회로(19)는 셀 블럭 선택 회로(18)로부터의 셀 블럭 선택 신호를 그대로 셀 블럭 활성화 회로(20-1∼20-4)에 공급한다. 즉, 셀 블럭 선택 회로(18)에 의해 선택된 컬럼 블럭에 있어서만 서브 워드선(SWL)이 선택 활성화되고, RAS 동작이 실행된다.

연속해서 액세스되는 로우 어드레스가 동일한 경우, 즉 다음에 액세스하는 로우 어드레스가 현재의 로우 어드레스와 동일한 경우, 명령 디코더 회로(15)로부터의 모든 선택 신호에 따라서 모든 선택 회로(19)는 모든 셀 블럭 활성화 회로(20-1∼20-4)를 선택한다. 이것에 의해, 모든 컬럼 블럭에 있어서 RAS 동작이 실행되게 된다. 즉, 모든 컬럼 블럭에 있어서 센스 증폭기 블럭(21-1∼21-4)이 구동되는 동시에 모든 컬럼 블럭에 있어서 서브 워드 디코더 블럭(22-1∼22-4)이 구동되어 서브 워드선(SWL)이 선택적으로 활성화된다. 또 모든 선택 회로(19)는 종래 기술의 범위내의 단순한 논리 회로이므로, 그 회로 구성에 대해서는 생략한다.

도5의 (a)∼(d)는 도4에 도시된 제1 실시예의 RAS 동작을 도시하는 타이밍도이다. 도5의 (a)∼(d)는 반도체 기억 장치(1)의 동기 신호인 클록 신호, 반도체 기억 장치(1)에 입력되는 명령 신호, 연속하는 액세스가 동일 로우 어드레스인 경우의 메인 워드선 및 서브 워드선의 신호 및 연속하는 액세스가 다른 로우 어드레스인 경우의 메인 워드선 및 서브 워드선의 신호를 각각 도시한다. 도5의 (b)에서 R은 RAS 동작을 지시하는 명령, C는 CAS 동작을 지시하는 명령, P는 리셋 동작을 지시하는 프리차지 명령을 나타낸다. 또한, 도5의 (b)에 도시한 바와 같이, 명령 R과 명령 C는 예컨대 연속 클록 타이밍과 같이 시간적으로 접근한 타이밍으로 제공된다.

도5의 (d)에 도시된 바와 같이, 연속하는 액세스가 상이한 로우 어드레스인 경우에는 선택된 메인 워드선(MWL)이 하이로 상승되고, 선택된 컬럼 블럭의 서브 워드선(SWL)도 하이로 상승된다. 워드선을 선택적으로로 구동하는 부하가 비교적 작기 때문에, 선택되는 메인 워드선(MWL) 및 선택되는 서브 워드선(SWL)을 고속으로 상승시킬 수 있다.

도5의 (c)에 도시한 바와같이, 연속하는 액세스가 동일 로우 어드레스인 경우에는, 메인 워드선(MWL)을 하이로 상승시키는 동시에, 모든 컬럼 블럭의 서브 워드선(SWL)도 하이로 상승된다. 워드선을 선택적으로 구동하기 위한 부하가 크기 때문에, 선택되는 메인 워드선(MWL) 및 선택되는 서브 워드선(SWL)의 상승은 비교적 완만하게 하이로 상승된다. 그러나, 모든 컬럼 블럭의 서브 워드선(SWL)을 활성화하므로, 일회의 RAS 동작으로 연속한 컬럼 어드레스의 액세스가 가능해진다.

이와 같이 제1 실시예에 있어서는 명령 디코더 회로(15)가 현재의 로우 어드레스와 다음의 로우 어드레스가 동일한지의 여부를 판정하여 모든 선택 회로(19)를 제어함으로써, 지정된 컬럼 어드레스에 대응하는 컬럼 블럭에 대해서만 RAS 동작을 실행할지, 모든 컬럼 블럭에 대하여 RAS 동작을 실행할지가 전환된다. 선택된 컬럼 블럭이 구동되는 경우에는 회로 부하를 적게 하여 RAS 동작의 속도 향상을 도모할 수 있다. 한편, 연속하여 동일한 로우 어드레스를 액세스하는 경우에는 한번만 RAS 동작을 행하면 되기 때문에, 전체의 동작 속도를 향상시킬 수 있다.

현재의 로우 어드레스와 다음 로우 어드레스가 동일한지의 여부를 판정하기 위해서는 2종류의 RAS 명령이 제공될 수 있다. 즉, 예컨대 명령 RAS1은 다음 액세스의 로우 어드레스가 상이한 경우에 사용되고, 명령 RAS2는 다음 액세스의 로우 어드레스가 동일한 경우에 사용된다. 이렇게 해서, 명령 디코더 회로(15)에 의해 용이한 판정을 실행할 수 있게 된다.

도6은 본 발명의 제2 실시예에 따른 RAS 동작과 관련된 반도체 기억 장치(1)의 관련 부분을 도시하는 블럭도이다. 도6에 있어서, 도4와 동일한 구성 요소는 동일한 번호로 참조하며, 그 설명은 생략한다.

도6의 RAS 동작 관련부(10A)는 도4의 RAS 동작 관련부(10)와는 지연 회로(30)가 새롭게 설치되어 있는 것 만이 상이하다. 지연 회로(30)는 명령 디코더 회로(15)로부터의 모든 선택 신호를 소정의 지연 길이 만큼 지연되고, 지연된 모든 선택 신호를 모든 선택 회로(19)에 공급한다.

우선 연속하여 액세스하는 로우 어드레스가 서로 상이한 경우에는 명령 디코더 회로(15)는 모든 선택 신호를 공급하지 않는다. 따라서 이 경우의 동작은 도4의 제1 실시예의 경우와 동일하다. 즉, 셀 블럭 선택 회로(18)에 의해 선택된 컬럼 블럭에서 서브 워드선(SWL)이 선택적으로 활성화되어, RAS 동작이 이 선택된 컬럼 블럭에서만 실행된다.

연속하여 액세스하는 로우 어드레스가 동일한 경우, 즉 다음에 액세스하는 로우 어드레스가 현재의 로우 어드레스와 동일한 경우, 명령 디코더 회로(15)로부터의 모든 선택 신호가 지연 회로(30)에 의해 지연되어, 모든 선택 회로(19)에 공급된다. 이러한 지연 때문에, 모든 선택 회로(19)가 모든 셀 블럭 활성화 회로(20-1∼20-4)를 선택하는 것은 셀 블럭 선택 회로(18)가 하나의 셀 블럭을 선택한 후이다. 즉. 우선 최초에 셀 블럭 선택 회로(18)에 의해 선택된 하나의 셀 블럭에서 서브 워드선(SWL)이 선택적으로 활성화되고, 다음에 모든 셀 블럭에서 선택적으로 활성화되게 된다.

도7의 (a)∼(c)는 도6에 도시된 제2 실시예의 경우의 RAS 동작을 도시하는 타이밍도이다. 도7의 (a)∼(c)는 반도체 기억 장치(1)의 동기 신호로 사용되는 클록 신호, 반도체 기억 장치(1)에 입력되는 명령 신호, 연속하는 액세스가 동일 로우 어드레스인 경우의 메인 워드선 및 서브 워드선의 신호를 각각 나타낸다.

도7의 (c)에 도시된 바와 같이, 우선 최초에 메인 워드선(MWL)을 하이로 상승시키는 동시에, 선택된 컬럼 블럭내에서 서브 워드선(SWL)이 하이로 상승된다. 워드선을 선택적으로 구동하기 위한 부하가 비교적 작기 때문에, 메인 워드선(MWL) 및 서브 워드선(SWL)을 고속으로 상승시킬 수 있다. 소정의 지연 시간후에, 나머지 모든 컬럼 블럭에서 선택된 서브 워드선(SWL)이 하이로 상승된다. 이 경우에 선택 활성화의 구동 부하가 크기 때문에, 서브 워드선(SWL)의 상승이 비교적 완만하게 상승된다. 그러나, 최초의 액세스 대상인 컬럼 블럭에 대하여 선택되는 서브 워드선(SWL)이 이미 하이로 상승되고 있으므로, 나머지 컬럼 블럭에 대한 상승이 완만하여도 문제는 없다. 또한, 모든 컬럼 블럭내에서 모든 서브 워드선(SWL)이 선택적으로 활성화되어 있기 때문에, 1회의 RAS 동작으로 연속적인 컬럼 어드레스의 액세스가 가능해진다.

상기한 제2 실시예에 있어서, 모든 컬럼 블럭에 대하여 RAS 동작을 실행하는 경우라도 나머지의 모든 컬럼 블럭에서 선택되는 서브 워드선(SWL)이 실행되기 전에 지정된 컬럼 어드레스에 따라서 선택된 컬럼 블럭에서 서브 워드선(SWL)이 먼저 선택적으로 활성화된다. 이것은 고속의 RAS 동작을 실현할 수 있다. 또한, 한번만 RAS 동작을 행하면 충분하기 때문에, 전체의 동작 속도를 향상시킬 수 있다.

도8은 본 발명의 제3 실시예에 따른 RAS 동작과 관련된 반도체 기억 장치(1)의 관련 부분을 도시하는 블럭도이다. 도8에 있어서, 도4와 동일한 구성 요소는 동일한 번호로 부여하고, 그 설명은 생략한다.

도8의 RAS 동작 관련부(10B)는 도4의 RAS 동작 관련부(10)에 대하여 리셋 회로(40,41)가 추가로 설치되어 있고, 제어 신호 발생 회로(16B)가 리셋 회로(40,41)를 제어하는 점 만이 상이한다. 또한 도8의 RAS 동작 관련부(10B)는 도4의 모든 선택 회로(19)가 제거된다.

통상, 반도체 기억 장치는 프리차지 명령을 외부로부터 수신하여, 비트선이나 내부의 데이타 버스의 프리차지를 실행하는 동시에 선택된 메인 워드선(MWL) 및 서브 워드선(SWL)의 리셋을 행한다. 이러한 리셋 동작은 프리차지 명령에 대응하는 신호를 내부적으로 생성함으로써, 외부로부터 프리차지 명령을 제공하는 일 없이 자동적으로 실행할 수 있다. 리셋 동작을 내부적으로 실행하면, 장치의 고속 동작을 실현할 수 있다. 이러한 기술의 일례로는 본 발명의 발명자에 의한 일본 특허 출원 평성 9-145406에 개시되어 있다.

리셋 회로(40,41)는 이러한 내부 리셋 동작을 위해 설치되는 것이다. 리셋 회로(40)는 메인 워드 선택 회로(12)가 메인 워드선을 선택하면, 소정 시간후에 메인 워드 선택 회로(12)를 리셋한다. 이것에 의해 선택된 메인 워드선(MWL)을 비활성화한다. 동일하게, 리셋 회로(41)는 셀 블럭 선택 회로(18)가 컬럼 블럭을 선택하면, 소정 시간후에 셀 블럭 선택 회로(18)를 리셋한다. 이것에 의해 서브 워드선(SWL)을 비활성화한다.

이러한 자동 리셋 동작을 행하는 리셋 회로(40,41)를 구비한 구성에 있어서, 제어 신호 발생 회로(16B)는 연속하여 액세스하는 어드레스가 동일한 로우 어드레스인 경우에는 메인 워드 선택 회로(12)를 리셋하는 리셋 회로(40)의 리셋 동작을 정지시킨다. 즉, 다음에 액세스하는 로우 어드레스가 동일한 로우 어드레스인 경우에는 메인 워드 선택 회로(12)는 리셋되는 일이 없이, 선택된 메인 워드선(MWL)을 하이 레벨로 유지한다. 다음 명령이 공급되어 로우 어드레스가 변화하는 것을 알 수 있는 시점에서 제어 신호 발생 회로(16B)는 리셋 회로(40)에 메인 워드 선택 회로(12)를 리셋시키고, 이것에 의해서 메인 워드선(MWL)을 비활성화한다.

연속하여 액세스하는 어드레스가 상이한 로우 어드레스인 경우에는 리셋 동작은 통상대로 행해지고, 선택된 메인 워드선(MWL)은 선택 활성화된 후에 소정 시간이 경과됨에 따라 비활성화된다.

도9의 (a)∼(c)는 도8에 도시된 제3 실시예의 RAS 동작을 도시하는 타이밍도이다. 도9의 (a)∼(c)는 반도체 기억 장치(1)의 동기 신호로서 사용되는 클록 신호, 반도체 기억 장치(1)에 입력되는 명령 신호, 연속하는 액세스가 동일 로우 어드레스인 경우의 메인 워드선 및 서브 워드선의 신호를 각각 나타낸다.

도9의 (c)에 도시된 바와 같이, 우선 최초에 선택된 메인 워드선(MWL)을 하이로 상승시키는 동시에 최초에 선택된 컬럼 블럭의 서브 워드선(SWL)이 하이로 상승된다. 워드선을 선택적으로 구동하기 위한 부하가 비교적 작기 때문에, 선택된 메인 워드선(MWL) 및 선택된 서브 워드선(SWL)을 고속으로 상승시킬 수 있다. 소정의 지연 시간후에, 선택된 서브 워드선(SWL)은 리셋 회로(41)에 의해 리셋된다. 동일한 방법으로, 순차적으로 선택되는 컬럼 블럭에 대하여 서브 워드선(SWL)이 순차적으로 하이로 상승되고, 소정 시간후에 순차적으로 리셋된다.

이와 같이, 연속하여 동일한 로우 어드레스를 액세스하는 경우에는 메인 워드선(MWL)이 활성화 상태로 유지된 상태이고, 서브 워드선(SWL)을 순차적으로 활성화한다. 이것에 의해 지정된 컬럼 어드레스를 순차적으로 액세스할 수 있다. 최후의 서브 워드선(SWL) 및 선택된 메인 워드선(MWL)이 비활성화될 때에는 구동 용량이 충분히 작아지므로, 고속으로 신호 레벨을 낮출 수 있다.

이상 기술한 바와 같이 제3 실시예에 있어서는, 외부로부터 프리차지 명령을 입력할 필요가 없이 리셋 회로는 자동적으로 메인 워드선 및 서브 워드선의 리셋 동작을 실행한다. 이러한 구성에 있어서, 연속하여 동일한 로우 어드레스를 액세스하는 경우에는 리셋 회로는 리셋 동작을 정지시킨다. 이러한 리셋 동작을 정지시킴으로써 선택적으로 활성화된 메인 워드선이 활성화 레벨로 유지된다. 이 때문에, 동일한 로우 어드레스에 대하여 연속적으로 액세스하는 경우에, 메인 워드선을 하이로 순차적으로 상승시킬 필요가 없으므로, 전체의 동작 속도를 향상시킬 수 있다.

도10은 본 발명의 제4 실시예에 따른 RAS 동작과 관련된 반도체 기억 장치(1)의 관련부를 도시하는 블럭도이다. 도10에 있어서, 도8과 동일한 구성 요소에는 동일한 번호로 부여하고, 그 설명은 생략한다.

도10의 RAS 동작 관련부(10C)는 도8의 RAS 동작 관련부(10B)에 대하여 어드레스 비교 회로(50)와 어드레스 래치(51)가 추가로 설치되어 있는 점만이 상이하다. 상술한 제1 내지 제3 실시예에 있어서는 예컨대 연속하여 동일한 로우 어드레스로 액세스하는 RAS 명령과 상이한 로우 어드레스로 액세스하는 RAS 명령을 각각 별도로 설치하고 있고, 입력된 RAS 명령의 내용을 디코드함으로써, 동작의 전환을 행하고 있었다. 한편, 제4 실시예에 있어서는 어드레스 래치(51)는 전회의 RAS 동작의 로우 어드레스를 기억해 두고, 현재의 로우 어드레스와 전회의 로우 어드레스를 어드레스 비교 회로(50)에 의해 비교한다. 어드레스 비교 회로(50)는 2개의 로우 어드레스가 동일한 경우에는 어드레스 정합의 제어 신호 발생 회로(16C)에 통지한다.

제어 신호 발생 회로(16C)는 연속한 액세스가 동일한 로우 어드레스인 경우에는 리셋 회로(40)의 리셋 동작을 정지시키고, 선택된 메인 워드선(MWL)을 하이 레벨 상태로 유지한다. 다음에 새롭게 입력되는 명령이 로우 어드레스가 변화하는 것을 나타내는 시점에서, 제어 신호 발생 회로(16C)는 리셋 회로(40)에 메인 워드 선택 회로(12)를 리셋시킴으로써, 메인 워드선(MWL)이 비활성화된다. 또한 동시에, 제어 신호 발생 회로(16C)는 메인 워드 선택 회로(12)이 다음의 메인 워드선(MWL)을 선택하도록 제어한다.

도11의 (a)∼(c)는 도10에 도시된 제4 실시예의 RAS 동작을 도시하는 타이밍도이다. 도11의 (a)∼(c)는 반도체 기억 장치(1)의 동기 신호로서 사용되는 클록 신호, 반도체 기억 장치(1)에 입력되는 명령 신호, 연속하는 액세스가 동일한 로우 어드레스인 경우의 메인 워드선 및 서브 워드선의 신호를 각각 나타낸다.

도11의 (c)에 도시된 바와 같이, 우선 최초에 선택된 메인 워드선(MWL)을 하이로 상승시키는 동시에 최초에 선택된 컬럼 블럭의 서브 워드선(SWL)을 하이로상승시킨다. 이 경우에 워드선을 선택적으로 구동하기 위한 부하가 비교적 작기 때문에, 선택된 메인 워드선(MWL) 및 선택된 서브 워드선(SWL)을 고속으로 하이 상태로 상승시킬 수 있다. 소정의 지연 시간후에 최초에 선택된 서브 워드선(SWL)은 리셋 회로(41)에 의해 리셋된다. 동일한 방법으로, 서브 워드선(SWL)은 순차적으로 하이로 상승되고, 순차적으로 선택된 컬럼 블럭의 소정 시간후에 리셋된다.

최종적으로 선택된 서브 워드선(SWL)이 비활성된 후, 선택된 메인 워드선(MWL)도 비활성화된다. 선택된 메인 워드선(MWL)이 비활성화된 경우에 이미 서브 워드선(SWL)이 비선택으로 되어 있기 때문에, 다음에 선택되는 메인 워드선(MWL)의 활성화를 선택된 메인 워드선(MWL)의 비활성화를 동시에 실행할 수 있다.

이상 기술한 바와 같이 제4 실시예에 있어서는, 외부로부터 프리차지 명령을 입력할 필요가 없이 리셋 회로는 메인 워드선 및 서브 워드선의 리셋 동작을 자동으로 실행한다. 이와같은 구성에 있어서, 현재의 로우 어드레스와 전회의 로우 어드레스를 비교함으로써, 연속하여 동일한 로우 어드레스를 액세스하는지의 여부를 판단한다. 연속하여 동일한 로우 어드레스를 액세스하는 경우에는 리셋 회로의 동작을 정지시킴으로써, 선택적으로 활성화된 메인 워드선을 활성화 상태로 유지한다. 이것에 의해, 동일한 로우 어드레스에 대하여 연속하여 액세스하는 경우에, 메인 워드선을 반복해서 활성화할 필요성을 제거함으로써, 전체 동작 속도를 향상시킬 수 있다. 또한, 선택된 메인 워드선의 비활성화는 다음에 선택된 메인 워드선을 활성화와 동시에 실행할 수 있다. 이것은 메인 워드선을 전환하는데 필요한 시간을 저감할 수 있다.

이상, 본 발명은 실시예에 기초하여 설명하였지만, 본 발명의 기술적 사상을 이탈하지 않는 범위 내에서 여러 가지의 변경 및 변형이 가능한 것이다.

본 발명의 반도체 기억 장치에 의하면, RAS 동작의 활성화를 한번 행하는 것 만으로 동일한 로우 어드레스상에서 상이한 컬럼 어드레스를 연속하여 액세스하는 것이 가능하게 됨으로써 동작 속도의 향상을 도모할 수 있고, 컬럼 블럭마다 액세스를 실행함으로써 전력 소비를 저감할 수 있다.

Claims

계층화 워드 디코드에 의해 워드 선택을 행하는 반도체 기억 장치에 있어서,

각 컬럼 블럭마다 설치되는 서브 워드선과;

현재 액세스되는 로우 어드레스가 다음에 액세스되는 로우 어드레스와 상이한 제1 경우에는 현재 액세스되는 컬럼 어드레스에 대응하는 하나의 컬럼 블럭을 선택하고, 현재 액세스되는 로우 어드레스가 다음에 액세스되는 로우 어드레스와 동일한 제2 경우에는 모든 컬럼 블럭을 선택하는 제어 회로와;

상기 제어 회로에 의해 선택되는 하나 이상의 모든 컬럼 블럭에 대하여 상기 서브 워드선을 선택적으로 활성화하는 서브 워드 디코더를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제어 회로는,

입력되는 명령이 상기 제1 경우의 로우 액세스를 지시하는 제1 명령과 상기 제2 경우의 로우 액세스를 지시하는 제2 명령중 어느 것인지의 여부를 판단하는 명령 디코더 회로와,

상기 제1 경우에 상기 하나의 컬럼 블럭을 선택하는 컬럼 블럭 선택 회로와,

상기 제2 경우에 상기 모든 컬럼 블럭을 선택하는 모든 선택 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제어 회로는 상기 제2 경우에 상기 하나의 컬럼 블럭을 우선 선택하고, 소정의 시간이 경과한 후에 상기 모든 컬럼 블럭을 선택하는 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서, 상기 제어 회로는,

입력되는 명령이 상기 제1 경우의 로우 액세스를 지시하는 제1 명령과 상기 제2 경우의 로우 액세스를 지시하는 제2 명령중 어느 것인지의 여부를 판단하는 명령 디코더 회로와,

상기 제1 경우 및 상기 제2 경우에 상기 하나의 컬럼 블럭을 선택하는 컬럼 블럭 선택 회로와,

상기 제2 경우에 상기 하나의 컬럼 블럭이 선택되고 나서 소정 시간후에 상기 모든 컬럼 블럭을 선택하는 모든 선택 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
계층화 워드 디코드에 의해 워드 선택을 행하는 반도체 기억 장치에 있어서,

복수의 메인 워드선과;

선택된 메인 워드선이 활성화되고 소정 시간후에 상기 선택된 메인 워드선을 리셋하는 제1 리셋 회로와;

각 컬럼 블럭마다 설치되는 서브 워드선과;

현재 액세스되는 컬럼 어드레스에 대응하는 하나의 컬럼 블럭을 선택하여 이 선택된 컬럼 블럭에 대하여 서브 워드선을 선택적으로 활성화시키는 컬럼 블럭 선택 회로와;

연속적으로 액세스하는 2개의 로우 어드레스가 서로 다른 제1 경우에는 상기 제1 리셋 회로를 동작시키고, 연속적으로 액세스하는 2개의 로우 어드레스가 동일한 제2 경우에는 상기 제1 리셋 회로의 동작을 정지시키는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 선택된 서브 워드선이 활성화되면 소정 시간후에 상기 선택된 서브 워드선을 리셋하는 제2 리셋 회로를 추가로 포함하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 제어 회로는 입력되는 명령이 상기 제1 경우의 로우 액세스를 지시하는 제1 명령과 상기 제2 경우의 로우 액세스를 지시하는 제2 명령중 어느 것인지의 여부를 판단하는 명령 디코더 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 제어 회로는 로우 어드레스를 유지하는 래치와, 상기 래치에 유지되는 전회에 액세스한 로우 어드레스와 현재 액세스하는 로우 어드레스를 비교하여 양쪽이 동일한지의 여부를 판정하는 비교 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 상기 메인 워드선중 선택되는 하나의 메인 워드선이 다음에 선택되는 메인 워드선의 활성화와 동시에 비활성화되는 것을 특징으로 하는 반도체 기억 장치.