KR100258672B1

KR100258672B1 - 다중 뱅크 메모리 아키텍처와 이를 이용한 시스템 및 방법

Info

Publication number: KR100258672B1
Application number: KR1019960049887A
Authority: KR
Inventors: 지. 알. 모한 라오
Original assignee: 로버트 에프. 도나휴; 씨러스 로직 인코포레이티드
Priority date: 1995-10-26
Filing date: 1996-10-26
Publication date: 2000-06-15
Anticipated expiration: 2016-10-26
Also published as: EP0771008A2; EP0771008B1; US5687132A; JP2828626B2; EP0771008A3; KR970022773A; DE69618319T2; DE69618319D1; JPH09231746A; HK1010017A1

Abstract

도전성 비트 라인(bitline)(202)을 포함하는 제 1 열의 메모리 셀(memory cell)과 도전성 비트 라인(202)을 또한 포함하는 제 2 열의 메모리 셀을 포함하는 메모리(202)가 공표된다. 제 1 열의 비트 라인(202)을 제 2 열의 비트 라인(202)과 선택적으로 연결하도록 게이트(203)가 제공되어 데이터의 비트를 제 1 열의 선택된 셀로부터 제 2 열의 선택된 셀에 전달한다.

Description

다중 뱅크 메모리 아카텍처와 이를 이용한 시스템 및 방법

제1a도 및 제 1b도는 본 발명의 원리를 구체화한 한 개 이상의 메모리가 사용될 수 있는 예의 정보 처리 시스템의 고레벨 기능 블록도.

제2a도는 본 발명의 원리를 구체화한 제 1 메모리 장치의 기능 블록도.

제2b도는 부가적으로 상세하게 제2a도의 실시예중 선택된 회로를 도시하는 제2a도의 확대 부분의 도면.

제3도는 본 발명의 원리를 구체화한 제 2 메모리 장치의 기능 블록도.

* 도면의 주요부분에 대한 부호의 설명

101 : CPU 103 : 코어 논리

104 : 디스플레이 제어기 105 : 시스템 메모리

106 : DAC 107 : 디스플레이

114 : 데이터

[발명이 속하는 기술분야]

본 발명은 일반적으로 전자 메모리에 관한 것으로, 특히 다중 뱅크 메모리(multiple-bank memory)와 이를 이용한 시스템 및 방법에 관한 것이다.

[발명의 배경]

비디오/그래픽 디스플레이 기능을 갖는 전형적인 처리 시스템은 중앙 처리 유닛(CPU), CPU는 구부 버스에 의해(직접적으로 및/또는 코어(core) 논리를 통해) CPU에 연결된 디스플레이 제어기, 코어 논리를 통해 CPU 국부 버스에 연결된 시스템 메모리, 주변기 국부 버스(예를 들면, PCI 버스)를 통해 디스플레이 제어기에 연결된 프레임 버퍼(frame buffer) 메모리, 주변기 회로(예를 들면, 클럭 구동기 및 신호 변환기, 디스플레이 구동기 회로), 및 디스플레이 유닛을 포함한다.

CPU는 시스템 마스터로서 일반적으로 소프트웨어 동작 시스템과 연관되어 전체적인 시스템 제어를 제공한다. 다른 것 중 CPU는 프로그램 실행에 필요한 지시 및 데이터를 일반적으로 코어 논리를 통해 유지하면서 시스템 메모리와 통신한다. 전형적으로 코어 논리는 두 개 내지 일곱 개의 칩으로서, 하나 이상의 칩은 "어드레스에 집중된 것"이고 다른 하나 이상의 칩은 데이터 "경로에 집중된 것"이다. CPU는 또한 사용자의 명령과 프로그램 지시에 응답하여 디스플레이 제어기에 의해 디스플레이 유닛에 디스플레이되는 그래픽 영상의 내용을 제어한다.

예를 들면, 비디오 그래픽 설계(VGA) 제어기가 될 수 있는 디스플레이 제어기는 일반적으로 CPU와 디스플레이 구동기 회로를 상호 연결하고, 디스플레이 데이터 갱신과 화면 재구성 동작 동안에 프레임 버퍼와 CPU간 그래픽 및 /또는 비디오 데이터의 교환을 관리하고, 프레임 버퍼 메모리 동작으로 제어하고, 또한 주된 그래픽 또는 비디오 데이터에 부가적인 기본 처리를 실행한다. 예를 들어, 디스플레이 제어기는 또한 선 그리기 및 다각형 채우기와 같은 기본 동작을 실행하는 기능을 포함할 수 있다. 디스플레이 제어기는 대부분 CPU에 대한 종속 구조이다.

현재의 정보 처리 시스템에서는 이용가능한 시스템 설계와 메모리 장치에 대한 제한 때문에 데이터 블록 전달 및 디스플레이 갱신과 같은 다수의 키 동작이 비효과적으로 실행된다. 그 결과로, 시스템 실행도와 가격이 적합하게 될 수 없다. 이는 특히 높은 클럭 비율 및/또는 높은 선명도 디스플레이로 동작하는 예술 시스템 상태의 경우에서 그러하다.

블록 전달 동안 데이터의 전체 블록은 메모리 내의 소스 영역에서 메모리 내의 목적 위치에 이동되거나 복사된다. 전달은 시스템 메모리내에서 또는 프레임 버퍼내에서 시스템 메모리와 전달 버퍼간에 이루어질 수 있다. 블록 전달 동작은 디스플레이 제어기나 CPU내의 "BLT(bit-block transfer) 엔진"에 의해 또는 CPU 자체에 의해 실행될 수 있다. 전형적으로, 데이터는 메모리의 소스 영역으로부터 동시에 워드나 바이트로 판독되고, 메모리의 목적 메모리로 동시에 워드나 바이트로 기록된다. 이러한 두 동작(판독 및 기록)의 이용은 특히 전달이 칩 경계선을 교차할 때 상당한 비효율성을 초래한다. 즉, 요구되는 클럭 싸이클의 수가 두배가 될 뿐 아니라 장치 인터페이스의 대역폭과 상호 연결 버스가 다른 중요 동작에서 전환된다.

디스플레이 갱신 동작 중에도 유사한 문제점이 발생한다. 일반적으로, 사용자나 운행하는 응용 소프트웨어에 의해 디스플레이 영상 변화가 요구될 때 CPU 자체가 디스플레이 화면을 갱신하는데 요구하는데 필요한 디스플레이(그래픽) 데이터를 발생한다. CPU상의 오버헤드 제한과 (또한 시스템내에서 PCI 국부 버스와 다른 버스상의 대역폭 제한) 디스플레이 제어기 기록 버퍼의 크기에 대한 제한으로 인해, CPU에 의해 발생된 갱신 디스플레이 데이터가 먼저 시스템 메모리에 저장된다. 디스플레이 제어기 기록 버퍼가 용량을 갖고 CPU 시간이 이용가능할 때, CPU는 코어 논리와 CPU 국부 버스를 통해 시스템 메모리로부터 요구되는 갱신 정보 (일반적으로 프레임 버퍼와 픽셀 데이터로의 어드레스)를 다시 판독하고, 코어 논리와 PCI 국부 버스를 통해 디스플레이 제어기의 기록 버퍼에 이를 기록한다. 다른 말로 하면, 디스플레이 갱신중에 각 데이터의 워드를 디스플레이 제어기에 기록하도록 다중 CPU 싸이클(즉, 판독 및 기록 싸이클)이 요구된다. 이는 확대된 실행과 더 높은 처리 속도에 CPU 싸이클의 효율적인 이용이 중요하고 이용가능한 버스 대역폭이 제한될 때 심각한 불편을 낳는다.

데이터를 전달하는 것이 문제가 될 수 있는 또 다른 예는 단일 디스플레이 서브 시스템을 이용하는 다중 비동기 디스플레이의 동작 중에 있다. 이는 예를 들면, 제 1 재구성 비율에서 CRT 디스플레이 요구 데이터를 구동하고 동시에 제 2 재구성 비율에서 LCD 디스플레이 화면을 구동하는데 단일 디스플레이 제어기 및/또는 프레임 버퍼가 사용될 때 발생할 수 있다. 그 문제는 각 디스플레이가 크기(디스플레이되는 픽셀의 수)가 다른 때 더 어려워진다.

최근 이용가능한 디스플레이 서브 시스템, 특히 그래픽 서브 시스템은 CRT 디스플레이와 LCD 디스플레이 모두에 같은 정보를 동시에 디스플레이할 수 있다. 이러한 상황이 발생되는 한 예는 LCD 디스플레이를 갖는 이동형 PC가 CRT 디스플레이를 갖는 "도킹 스테이션(docking station)"에 삽입될 때이다. 이러한 시스템은 (1) 디스플레이의 해상도가 같고(즉, 640 ×480 픽셀) (2) 두 디스플레이에 대한 재구성 비율이 같은 한 실용적이다. 디스플레이 크기가 다를 때는 영상을 확대하거나 단축하도록, 요구되는 경우에는 디스플레이 화면을 고정시키도록 수직 또는 수평 보간이 사용될 수 있다. 그러나, 보간은 통상 특히, 그래픽과 문자가 혼합될 때 영상을 왜곡시킨다.

비동기화 시스템에서는 두 디스플레이에 대한 재구성 비율이 다르다. 예를 들면, 시스템 CRT 디스플레이는 72Hz 재구성 비율을 갖고 LCD 디스플레이는 60 Hz 재구성 비율을 갖을 수 있다. 이러한 경우에서는 디스플레이 제어기가 같은 프레임 버퍼로부터 두 디스플레이 모두를 구동하려고 시도하면 불화 문제가 발생한다. 두 개의 프레임 버퍼는 이러한 불화 문제점을 해결하고 부가하여 디스플레이 제어기가 각 디스플레이상에서 다른 영상을 동시에 발행하도록하는데 사용된다. 그러나, 두 프레임 버퍼의 접근 방법은 부가 메모리 뿐만 아니라 독립적인 디스플레이 데이터 제어(예를 들면, FIFO 및 DAC)가 요구되므로 더 복잡하고 비싸다. 또한, 때때로 데이터 사용이 겹쳐 두 개의 다른 프레임 버퍼의 사용은 비효율적이므로, 현재 두 디스플레이 시스템에서는 데이터가 간략히 각 프레임 버퍼내에 한 번, 두 번씩 저장된다.

이와 같이, 상술된 각 문제점을 처리하는 메모리 장치와 그를 이용한 시스템 및 방법에 대한 필요성이 대두된다. 특히, 이러한 메모리 장치, 시스템, 및 방법은 데이터의 효율적인 블록 전달을 허용하여야 한다. 디스플레이 데이터 갱신과 같은 디스플레이 동작의 증가된 효율성이 또한 처리되어야 한다. 부가하여, 이러한 메모리 장치, 시스템, 및 방법은 다중 디스플레이에서 영상의 효율적인 발생을 허용하여야 한다.

[발명의 요약]

일반적으로, 본 발명의 원리는 다중 뱅크 메모리의 동작 및 구조를 제공한다. 이러한 메모리는 동적 랜덤 억세스 메모리(DRAM) 장치, 정적 랜덤 억세스 메모리(SRAM) 장치, 및 다른 종류의 메로리 장치를 포함한다. 일반적으로 각 메모리는 메모리 셀의 열의 다중 서브 어레이를 포함하고, 이의 비트라인은 게이트 회로에 의해 선택적으로 함께 연결될 수 있다. 이는 다른 것중에서 한 게이트 지연만으로 데이터의 비트가 한 열의 메모리 셀에서 다른 것으로 전달되는 것을 허용한다. 또한, 본 발명의 원리는 두 뱅크의 메모리가 비동기적으로 독립하여 동작되는 것을 허용한다.

본 발명의 원리의 한 실시예에 따라, 적어도 한 도전성 비트 라인을 갖는 제 1 열의 메모리 셀과 적어도 한 도전성 비트 라인을 또한 갖는 제 2 열의 메모리 셀을 포함하는 메모리 장치가 제공된다. 제 1 열의 비트 라인을 제 2 열의 비트 라인과 선택적으로 연결하도록 게이트가 제공되어 제 1 열의 셀 중 선택된 셀에서 제 2 열의 셀 중 선택된 셀로 데이터의 비트를 전달한다.

본 발명의 제 2 실시예에 따라, 메모리 셀의 제 1 및 제 2 서브 어레이를 포함하는 메모리 서브 시스템이 제공된다. 제 1 서브 어레이의 메모리 셀은 행광 열로 배열되어, 각 열은 도전성 비트 라인과 관련되고 각 행은 도전성 워드 라인과 관련된다. 제 2 서브 어레이도 또한 셀의 행과 열로 배열되어, 제 2 서브 어레이의 각 열은 도전성 비트 라인과 관련되고 제 2 서브 어레이의 각 행은 도전성 워드 라인과 관련된다. 메모리 서브 시스템은 또한 제 1 서브 어레이의 비트 라인 중 선택된 하나를 제 2 서브 어레이의 비트 라인중 대응하는 하나에 연결시키는 회로를 포함한다.

본 발명의 원리의 또 다른 실시예에 따라, 동적 랜덤 억세스 메모리 셀의 행 및 열의 제 1 서브 어레이를 포함하여 각 열이 비트 라인을 포함하고 각 행이 워드 선을 포함하는 메모리 장치가 제공된다. 동적 랜덤 억세스 메모리 셀의 행 및 열의 제 2 서브 어레이가 또한 제공되어 각 열은 비트 라인을 포함하고 각 행은 워드 라인을 포함한다. 행 어드레스의 제 1 세트에 응답해 제 1 서브 어레이에서 워드 라인을 선택하도록 제 1 행의 디코더가 제공된다. 제 2 행의 디코더는 행 어드레스의 제 2 세트에 응답해 제 2 서브 어레이에서 워드 라인을 선택하도록 제공된다. 제 1 열의 디코더는 열 어드레스의 제 1 세트에 응답해 제 1 어레이에서 적어도 하나의 비트 라인을 선택하도록 제공되고, 제 2 열의 디코더는 열 어드레스의 제 2 세트에 응답해 제 2 서브 어레이에서 적어도 하나의 비트 라인을 선택하도록 제공된다. 마지막으로, 제 1 서브 어레이내의 적어도 하나의 비트 라인을 제 2 서브 어레이내의 적어도 하나의 비트 라인과 선택적으로 연결하도록 다수의 게이트가 포함된다.

본 발명의 원리는 또한 처리 시스템에서 구체화된다. 일단 이러한 처리 시스템은 행과 열로 배열된 메모리 셀의 제 1 어레이를 포함하여 각 열이 도전성 비트 라인과 관련되고 각 행이 도전성 워드 라인과 관련되는 메모리 장치를 포함한다. 메모리 장치는 또한 행과 열로 배열된 메모리 셀의 제 1 서브 어레이를 포함하여 각 열이 도전성 비트 라인과 관련되고 각 행이 도전성 워드 라인과 관련된다. 메모리 장치는 또한 제 1 서브 어레이에서 적어도 하나의 선택된 셀을 억세스하는 회로와 제 2 서브 어레이에서 적어도 하나의 선택된 셀을 억세스하는 회로를 포함한다. 제 1 서브 어레이의 비트 라인 중 선택된 하나를 제 2 서브 어레이의 비트 라인 중 선택된 하나와 연결시키도록 회로가 제공되어, 제 1 서브 어레이의 억세스된 셀로부터 제 2 서브 어레이의 억세스된 셀로 데이터를 전달한다. 처리 시스템은 또한 제 1 서브 어레이로부터 수신된 데이터를 디스플레이하는 제 1 디스플레이 장치와 제 2 서브 어레이로부터의 데이터를 디스플레이하는 제 2 디스플레이 장치를 포함한다.

본 발명의 원리는 또한 메모리 서브 시스템에서 블록 전달을 실행하는 방법에서 구체화되고, 상기 메모리 서브 시스템은 각각 행과 열로 배열된 메모리 셀의 제 1 및 제 2 서브 어레이를 포함하여, 각 열은 도전성 비트 라인과 관련되고 각 행은 도전성 워드 라인과 관련되며, 상기 메모리는 또한 제 1 서브 어레이의 비트 라인 중 선택된 하나를 제 2 서브 어레이의 비트 라인 중 대응하는 하나와 연결시키는 다수의 게이트를 포함한다. 한 방법에 따라서, 제 1 서브 어레이내에서 선택된 워드 라인이 활성화된다. 선택된 행의 셀로부터 제 1 서브 어레이의 비트 라인에서의 데이터가 감지된다. 게이트 중 선택된 하나는 감지된 데이터를 제 1 서브 어레이의 대응하는 비트 라인에서 제 2 서브 어레이의 비트 라인 중 선택된 하나에 연결시키도록 활성화된다. 제 2 서브 어레이의 선택된 워드 라인은 제 1 서브 어레이로부터 제 2 서브 어레이중 선택된 행의 셀에 데이터를 기록하도록 활성화된다.

상기는 다음에 이어지는 본 발명의 상세한 설명이 더 잘 이해될 수 있도록 본 발명의 기술적인 이점과 특성을 다소 대략적으로 개요를 나타낸다. 본 발명의 부가적인 특성과 이점은 본 발명의 청구항 주체를 형성하여 이후 설명된다. 발표된 특정한 실시예와 개념은 종래 기술에 숙련된 자에 의해 본 발명과 같은 목적을 실행하는 다른 구조를 변경하거나 설계하기 위한 기본으로 쉽게 사용될 수 있음이 명백하다. 또한, 이와 동일한 구조는 첨부된 청구항에서 설명되는 바와 같은 본 발명의 의도 및 범위내에서 벗어나지 않음이 종래 기술에 숙력된 자에 의해 인식될 수 있다.

[발명의 상세한 설명]

본 발명의 원리와 이점은 같은 부분을 같은 번호로 지정하는 제 1 도 내지 제 3 도에 도시된 실시예를 참조하여 잘 이해된다. 본 발명의 원리를 구체화한 메모리 장치는 많은 수의 응용해서 사용되지만, 설명을 위해 이러한 메모리 장치는 컴퓨터에서 전형적으로 사용되는 기본 처리 시스템 설계와 관련되어 설명된다.

제 1 도는 처리 시스템(100) 일부의 고레벨 기능적 블록도이다. 시스템(100) 은 중앙 처리 유닛(101), CPU 국부 버스(102), 코어 논리(103), 디스플레이 제어기(104), 시스템 메모리(105), 디지탈에서 아날로그로의 변환기(DAC)(106), 프레임 버퍼(108), 디스플레이 장치(107a), 및 선택적 디스플레이 장치(107b)를 포함한다.

CPU(101)는 시스템(100)의 전체적인 동작을 제어하는 "마스터"이다. 다른 것 중 CPU(101)는 다양한 데이터 처리 기능을 실행하고 사용자의 명령 및/또는 응용 소프트웨어의 실행에 응답해 디스플레이 유닛(107)상에 디스플레이되는 그래픽 데이터의 내용을 결정한다. CPU(101)는 예를 들면, 상업적인 개인 컴퓨터에서 사용되는 인텔 펜티엄급 마이크로프로세서 등과 같은 일반적인 목적의 마이크로프로세서가 될 수 있다. CPU(101)는 예를 들면 특정한 버스나 일반적인 버스(산업상 공통된)인 CPU 국부 버스(102)를 통해 시스템(100)의 나머지 부분과 통신한다.

CPU(101)의 지시하에서 코어 논리(103)는 CPU(101), 디스플레이 제어기(104), 및 시스템 메모리(105)간에 데이터, 어드레스, 제어 신호, 및 지시의 교환을 제어한다. 코어 논리(103)는 시스템의 나머지 부분, 특히 CPU(101)와의 호환성을 위해 설계된 다수의 상업적으로 이용가능한 코어 논리 칩 세트 증 하나가 될 수 있다. 도시된 시스템에서 칩(112)과 같은 하나 이상의 코어 논리 칩은 전형적으로 "어드레스 및 시스템 제어기에 집중된 것"이고, 제 1 도에서 칩(114)과 같은 하나 이상의 코어 논리 칩은 "데이터에 집중된 것"이다. 어드레스 집중 코어 논리 칩(112)은 일반적으로 CPU 버스(102)의 어드레스 경로와 CPU(101)를 상호 연결시키고, 캐시 태그(cache tag), 서트 결합 캐시 태그 및, 및 캐시 결합력을 보장하는데 필요한 다른 데이터를 포함하는 캐시 메모리를 유지하고, 시스템 메모리나 캐시에서 DRAM에 대해 요구되는 제어 신호를 발생하고, 또한 일반적인 관리 처리를 제어한다. 데이터 집중 칩(114)은 일반적으로 어드레스 칩(112)이나 CPU(101)에 싸이클 완료 응답은 전하고, 싸이클이 완료되지 않으면 동작을 중지하고, 또한 버스(102)의 데이터 경로에 대해 조정된다.

CPU(101)는 외부(L2) 캐시(115)를 통하거나 직접적으로 코어 논리(103)와 통신할 수 있다. L2 캐시(115)는 예를 들면 256 KByte 고속 SRAM 장치가 될 수 있다. CPU(101)는 또한 전형적으로 16 킬로바이트까지의 보드상(L1) 캐시를 포함할 수 있음을 알 수 있다.

디스플레이 제어기(104)는 다수의 상업적으로 이용가능한 VGA 디스플레이 제어기 중 하나가 될 수 있다. 예를 들면, 디스플레이 제어기(104)는 디스플레이 제어기의 Cirrus Logic CL-GD754x 시리즈 중 하나가 될 수 있다. 이러한 제어기의 구조 및 동작은 캘리포니아, 프레몬트의 Cirrus Logic 사로부터 이용가능한 CL-GD 754x Application Book, Rev 1.0, 1994년 11월 29일과 CL-GD7542 LCD VGA Controller Preliminary Data Book, Rev. 1.0.2, 1994년 6월에서 설명되고, 이는 여기서 참고로 포함된다. 디스플레이 제어기(104)는 CPU(101)에서는 코어 논리(103)를 통하거나 CPU(101)에서 CPU 국부 버스(102)를 통해 직접 데이터, 지시, 및/또는 어드레스를 수신한다. 데이터, 지시, 및 어드레스는 코어 논리(103)를 통해 디스플레이 제어기(104)와 시스템 메모리(105)간에 교환된다. 또한, 어드레스와 지시는 예를 들면 PCI 국부 버스가 될 수 있는 국부 버스를 통해 코어 논리(103)와 디스플레이 제어기(104)간에 교환될 수 있다. 일반적으로, 디스플레이 제어기(104)는 화면 재구성을 제어하고, 선 그리기, 다각형 채우기, 색 공간 변환, 디스플레이 데이터 보간, 및 줌(zoom)과 같은 제한된 수의 그래픽 기능과 비디오 스트리밍(video streaming)을 실행하고, 또한 전력 관리와 같은 다른 보조일들을 처리한다. 보다 중요하게, 디스플레이 제어기(104)는 화면 재구성 동안 프레임 버퍼(108)에서 디스플레이 유닛(107)으로 픽셀 데이터의 래스터(raster)를 제어하고 디스플레이 데이터 갱신 동안 CPU(101)와 프레임 버퍼를 상호 연결한다. 비디오 데이터는 직접 디스플레이 제어기(104)로 입력될 수 있다.

디지탈에서 아날로그로의 변환기(106)는 제어기(104)로부터 디지탈 데이터를 수신하고 응답하여 (사용될 때) 디스플레이 (107a) 및 (107b)를 구동하도록 아날로그 데이터를 출력한다. 설명되는 실시예에서는 DAC(106)가 디스플레이 제어기(104)와 함께 단일 칩상에 집적된다. 시스템(100)의 특정한 실행에 의존하여, DAC(106)는 또한 수 개의 선택을 칭하도록 색 팔레트, YUV에 RGB로의 포맷 변환 회로, 및/또는 X- 및 Y- 줌 회로를 포함할 수 있다. 디스플레이(107)는 예를 들면 CRT 유닛, 액정 디스플레이, 전장 발광 디스플레이, 플라스마 디스플레이, 또는 다수의 픽셀로 화면상에 영상을 디스플레이하는 다른 종류의 디스플레이 장치가 될 수 있다. 다른 실시예에서는 "디스플레이"(107)가 레이저 프린터나 유사한 문서 관찰/인쇄 기구와 같은 다른 종류의 출력 장치가 될 수 있음을 또한 알 수 있다.

이후 기술될 바와 같이, 본 발명의 원리로 두 디스플레이 (107a) 및 (107b)는 각각의 크기와 재구성 비율이 다르더라도 동시에 동작될 수 있다. 예를 들면, 디스플레이(107a)는 60Hz 재구성 비율로 동작하는 LCD 휴대용 PC 디스플레이가 될 수 있고, 디스플레이(107b)는 70 또는 72Hz에서 동작하는 도킹 시스템의 CRT 디스플레이가 될 수 있다.

시스템(100)내의 데이터 경로는 각 설계에 따라 변한다. 예를 들면, 시스템(100)은 "64-비트" 또는 "72-비트" 시스템이 될 수 있다. 설명을 위해 64-비트 시스템이 선택된 것으로 가정한다. CPU 버스(102)와 PCI 버스(116)의 데이터 경로, 코어 논리(103)를 통해 시스템 메모리(109)와 디스플레이 제어기(104)로의 데이터 경로, 및 디스플레이 제어기(104)와 프레임 버퍼(108)간의 데이터 상호 연결을 포함하는 데이터 연결의 각각은 모두 64 비트의 폭이다. 어드레스 상호 연결은 데이터 바이트 선택, 에러 검출 정정, 및 실제 메모리 동작을 지지하는데 필요한 요소와 메모리의 크기에 따라 변하는 것을 알 수 있다. 오늘날의 전형적인 CPU 처리기 시스템에서는 CPU 버스(102)와 PCI 버스(116)의 어드레스 부분이 일반적으로 30 비트 폭의 차수에 있다.

제1b도는 본 발명의 원리가 이롭게 적용될 수 있는 다른 방법의 시스템 설계이다. 본 예에서, 메모리(105)는 시스템 메모리(109)와 프레임 버퍼(108)가 집적된 회로의 뱅크나 단일 집적 회로에 배열되므로 "단일화된" 메모리 시스템이다. 이는 프레임 버퍼가 분리되어 시스템 메모리와 떨어져 있고 디스플레이 제어기를 통해 메모리의 나머지 부분과 상호 연결되는 시스템과 대조된다. 시스템 메모리(109)는 다양한 처리 기능과 응용 프로그램을 실행하는데 요구되는 바와 같이 CPU(101)의 명령하에서 데이터, 어드레스, 및 지시를 저장하는 양호한 전통적 시스템 메모리이다. 전통적인 시스템에서와 같이, 프레임 버퍼(108)는 요구되는 영상을 디스플레이 유닛(107)의 화면상에 발생하도록 요구되는 픽셀 데이터를 저장한다.

제2도는 본 발명의 원리를 구체화한 메모리(20)의 기능적 블록도이다. 양호한 실시에에서, 메모리(20)는 단일 집적 회로칩상에 제작되지만, 본 발명은 단일 칩의 실시예에 제한되지 않는다.

메모리(20)는 상단 뱅크 또는 서브 어레이(200a)와 하단 뱅크 또는 서브 어레이(200b)로 나뉜 메모리 셀의 n개 행과 m개 열의 어레이를 포함한다. 양호한 실시예에서, 메모리 셀은 동적 랜덤 억세스 메모리(DRAM) 셀이지만, 다른 실시예에서는 정적 랜덤 억세스 메모리(SRAM) 셀과 같은 다른 메모리 장치가 사용될 수 있다.

DRAM 동작의 기본적인 원리는 "A 64-k Dynamic RAM Needs Only One 5-volt Supply to Outstrip 16k Parts", G. R. Mohan Rao 및 John Hewkin, Electronics, 1978년 9월 28일, pp. 109-116; "A-5-volt Only 64k DRAM", L. S, White, N. H. Hong, D. J. Redwine, 및 G. R. Mohan Rao, International Solid State Circuit Conference 1980, Digest of Technical Papers, pp. 230-231; "A 1Mb DRAM With Design-For-Test Function", J. Neal, B. Holland, S. Inoue, W. K. Loh, H. McAdams 및 K. Poteet, International Solid State Circuit Conference 1986, Digest of Technical Papers, pp. 264-265; "A 4Mb DRAM With Half Internal-Voltage Bitline Precharge", International Solid State Circuit Conference 1986, Digest of Technical Papers, pp. 270-271; "A Full Bit Prefetch Architecture For synchronous DRAMs", T. Sunaga, K. Hosokawa, Y. Nakamura, M. Ichinose, A Moriwaki, S. Kakimi 및 N. Kato, IEEE Journal of Solid State Circuit, Vol 30., No. 9, 1995년 9월, pp. 994-1005; 및 "DRAM Macros FOr ASIC Chips", IEEE Journal of Solid State Circuit, Vol 30., No. 9, 1995년 9월, pp. 1006-1014에서 설명되고, 각각은 여기서 참고로 포함된다.

설명되는 실시예에서, 서브 어레이(200a)는 행 0에서 n/2를 포함하고, 서브 어레이(200b)는 행 n/2+1에서 n을 포함하지만, 다른 행 배열이 사용될 수 있다. 각 행은 도전성 워드 라인(201)과 연관된다. 서브 어레이(200a)의 워드 라인(201)은 행 디코더 회로(204a)에 연결되어 제어되고, 서브 어레이(200b)의 워드 라인(201)은 행 디코더 회로(204b)에 연결되어 제어된다.

양호한 실시예에서, 셀의 열은 접힌 비트 라인(202)의 쌍으로 배열되어, 하나는 선택된 셀로부터의 "참 논리" 데이터를 운반하고 다른 하나는 그 데이터의 보수를 운반한다. 제2a도에서, 비트 라인쌍 BLAO/BlAO 내지 BlAm/BLAm은 서브 어레이(200a)내에 포함되고, 비트 라인쌍 BLBO/BLBO 내지 BLBm/BLBm은 서브 어레이(200b)내에 포함된다. 서브 어레이 (200a) 및 (200b)의 비트 라인(202)은 대응하는 열 디코더/감지 증폭기 회로 (205a) 및 (205b)에 연결되어 제어된다. 본 발명의 원리에 따라, 회로(205)의 각 블록은 또한 열 어드레스에 응답해 열 디코더에 의해 통과된 데이터를 선택적으로 래치(latch)시키도록 비트 라인(202)당 적어도 하나의 래치를 포함한다.

제2b도는 제2a도에 도시된 양호한 실시예의 접힌 비트 라인(202)의 각 쌍을 더 상세하게 도시한 도면이다. 서브 어레이(200a)의 나머지 부분뿐만 아니라 서브 어레이(200b)에도 우사한 비트 라인/셀 배열이 적용될 수 있다. 이러한 경우, 메모리 셀(220)은 DRAM 셀인 것으로 가정된다. 추후 기술될 이러한 구성의 감지 이점 때문에 접힌 비트 라인이 양호한 실시예에서 사용되지만, 다른 실시예에서는 개방 비트 라인과 같은 다른 배열이 사용될 수 있음을 알 수 있다.

접힌 비트 라인 구성에서, 각 비트 라인(BLAx)의 메모리 셀(220)은 대응하는 짝수의 워드 라인(201)에 연결되고, "상보" 비트 라인(BLAx)의 각 셀(220)은 대응하는 홀수의 워드 라인에 연결된다. 제2도에 도시된 바와 같이, 짝수행(0)에 따르는 한 쌍의 예의 셀(220)은 비트 라인(BLAO) 및(BLAO)에 연결되고 홀수행(1)에 따르는 한 쌍의 예의 셀(220)은 비트 라인 (BLAO) 및 (BLA1)에 연결된다. 이러한, 패턴이 서브 어레이 (200a) 및 (200b)를 통해 반복된다.

제2b도에 도시된 비트 라인 (BLAO) 및 (BLAO)과 비트 라인 (BLA1) 및 (BLA1)과 같이 각 비트 라인쌍은 감지 증폭기(221)에 연결된다. 감지 증폭기(221)는 비트 라인 (BLAx)과 그에 대응하는 비트 라인쌍의 (BLAx)간의 전압 차를 감지한다. 제2b도의 구성은 감지를 위해 전압 기준을 사용하지 않는 반면, 다른 실시예에서는 종래 기술에서 공지된(앞서 참조된) 적절한 전압 기준 회로가 또한 포함될 수 있음을 알 수 있다. 감지 증폭기는 감지된 전압 스윙(swing)에 따라 논리 1 또는 전 논리 0으로 래치시킨다. 예를 들어, 비트 라인(BLAO)과 행(0)에서의 셀(220)(셀 A)이 판독되는 것으로(기록 동작은 유사하지만, 대신에 데이터가 비트 라인과 셀 캐패시터상에 새겨진다.) 가정한다. 비트 라인 (BLAO) 및 (BLAO)는 Vcc로 미리 충전된다. (다른 실시예에서는 적절하게 역으로 억세스하는 동안의 전압인 Vss로 비트 라인이 미리 충전될 수 있다.) 행(0)에 대한 워드 라인(201)은 행 디코더(204a)에 의해 활성화(고논리) 상태로 설정된다. 셀(A)이 논리 0(즉, 셀 캐패시터상의 0 전하)을 저장하고 있으면, 비트 라인(BLAO) 캐패시턴스상의 전압에서 전하는 비트 라인(BLAO)의 캐패시턴스상의 전하에 대해 방전되어 Vcc의 예비 충전 상태에 있다. 감지 증폭기(221)에 의해 전압 스윙이 감지되어 비트 라인(BLAO)를 전 논리 0 전압으로, 또한 비트 라인(BLAO)를 보수인 전 논리 1로 래치시킨다. 한편, 셀(A)이 논리 1을 저장하고 있으면, 셀 캐패시터는 비트 라인(BLAO)을 충전시키고 비트 라인(BLAO)에 관련되며, 감지 증폭기(221)는 비트 라인(BLAO)을 논리 1로, 또한 비트 라인(BLAO)을 보수인 논리 0으로 래치시킨다. 셀(B)와 같이 행(1)에 따르는 셀이 억세스되면, 비트 라인 (BLAO)과 (BLAO)은 역할이 반대가 된다. 이러한 경우, 비트 라인(BLAO)은 "참 데이터 값"으로 래치되고 (BLAO)은 보수로 래치된다.

본 발명의 원리에 따라, 어레이 (200a) 및 (200b)에서 대응하는 비트라인은 열 제어 회로(206)의 제어하에서 게이트(203)에 의해 함께 선택적으로 연결될 수 있다. 추후 상세하게 기술될 바와 같이, 이러한 구성은 유리하게 비트당 단 하나의 단일 게이트 지연으로 서브 어레이(200a)에서 서브 어레이(200b)로의 데이터 전달을 허용한다. 양호한 실시예에서, 게이트(203)는 제어 회로(206)에 연결된 게이트와 각 비트 라인(202)을 연결하는 소스-드레인 경로를 갖는 전계 효과 트랜지스터이다. 제 2a도에는 n-채널 장치가 도시되지만, 실행되는 전압 극성과 원하는 논리에 따라 p-채널 장치나 더 복잡한 논리 게이트가 사용될 수 있다.

설명되는 실시예에서, 서브 어레이(200a)의 비트 라인(BLAO)은 서브 어레이(200b)의 비트 라인(BLBO), 비트 라인(BLAO) 내지 비트 라인(BLBO) 등에 연결될 수 있다. 어레이의 반대 끝부분에서, 비트 라인(BLAm)은 비트 라인(BLBm)과 비트 라인(BLam) 내지 비트 라인(BLBm)에 연결될 수 있다. 양호하게, 비트 라인(202)은 쌍으로 제어되어, 비트 라인(BLAO)이 비트 라인(BLBO)에 연결될 때 비트 라인(BLAO)은 동시에 비트 라인(BLBO)에 연결된다. 그러므로, 제2a도에서 설명된 바와 같이, 각 쌍에 대해 대응하는 게이트(203)의 게이트는 같은 제어선(207)을 통해 열 제어 회로(206)에 공통으로 연결된다. 열 제어 회로(206)는 제어 회로(208)와 입력/출력을 통해 수신된 제어 신호(Colsel0-Colselx)에 응답해 서브 어레이(200a)내의 비트 라인을 대응하는 서브 어레이(200b)내의 비트 라인과 연결한다.

회로(208)는 또한 종래 데이터 및 어드레스 버퍼와 래치, 클럭 발생 회로, 및 페이지 모드 열 어드레스 증가 회로를 포함한다. 양호하게, 회로(208)는 열 어드레스 스트로브(row address strobe)(RAS)와 열 어드레스 스트로브(column address strobe)(CAS)에 응답해 다중화된 어드레스 버스로부터의 어드레스 열을 행 어드레스와 열 어드레스에서 래치시킨다. 동기화된 DRAM 설계에서는 마스터 클럭이 기본 DRAM 동작을 나타낸다.

요구되는 열 제어 회로(206)와 게이트(203)간의 제어선(207)의 수 및 열 제어 신호(Colselx)의 수는 요구되는 제어 해상도와 셀 어레이의 크기에 의존한다. 예를 들어, 서브 어레이 (200a) 및 (200b) 각각이 512쌍의 셀의 열(총 1024 비트 라인(202))을 갖고 각각을 근거로 대응하는 비트 라인의 쌍(즉, BLAx/BLAx 내지 BLBx/BLBx)을 연결시킬 수 있는 기능이 요구되면, 각 게이트(203) 쌍과 제어 회로(206)간에 512개의 제어선(207)이 필요하고 제어 신호(Colselx)의 수는 10(2¹⁰= 1,024)가 된다.

양호한 실시예에서, 다수의 비트 라인의 쌍 (BLAx/BLAx)은 블록으로 대응하는 비트 라인 쌍 (BLBx/BLBx)에 동시에 연결될 수 있다. 이는 외부 제어 신호(Colselx)의 수를 줄이고 칩상의 제어선(207)의 수를 줄인다. 예를 들어, 데이터는 64 비트 블록(64 비트 라인쌍 또는 128 비트 라인)에서 서브 어레이간에 교환되고 각 서브 어레이(200)는 512개의 열의 쌍을 포함하는 것으로 가정한다. 이러한 경우에는 8개 제어선(207)만이 요구되어 각각이 대응하는 128개 게이트(203)에 연결된다. 대응하여 열의 8개 64-비트 블록 중 하나를 선택하는데 필요한 외부 제어 신호(Colselx)의 수는 3이 된다.

종래의 억세스(판독, 기록, 판독-수정-기록, 재구성) 동안에는 모든 게이트(203)가 OFF 상태로 된다. 행 및 열 어드레스는 RAS 및 CAs로 외부 소스로부터의 입력 워드(어드레스)열이다.(메모리(20)는 또한 마스터 클럭에 동작하는 동기화 DRAM이 될 수 있다.) 메모리(20)의 한 실시예에서, 행 디코더(204)는 분리된 행 어드레스의 세트에 응답해 동작하고, 열 디코더(205)는 분리된 열 어드레스의 세트에 응답해 동작한다. 이 실시예에서, 어드레스 핀(AddO-AddQ)과 데이터 핀 (DQO-DQR)은 두가지 방법 중 하나로 구성될 수 있다. 먼저, 분리된 어드레스 핀 (AddO-AddQ)의 서브 세트와 분리된 데이터 핀(DQO-DQR)의 서브 세트는 각 서브 어레이(200)와 연관되어 행 디코더(204)와 열 디코더(205)에 주어질 수 있다. 양호하게, 각 어드레스 및 데이터 핀의 서브 세트당 하나씩, 두 세트의 어드레스와 데이터 래치가 입력/출력 회로(208)에 제공된다. 이러한 구성에서, 두 어레이 모두는 어드레스 및 데이터 핀 카운트가 증가되어도 대응하는 어드레스 및 데이터 핀 서브 세트를 통해 동시에 독립적으로 어드레스 지정되고 억세스될 수 있다. 두 번째로, 어드레스 핀 (AddO-AddQ) 및 데이터 핀 (DQO-DQR)은 서브 어레이 (200a)와 (200b) 사이에서 나뉘어질 수 있다. 양호하게, 두 세트의 어드레스와 데이터 래치가 또한 사용된다. 이러한 경우에서는 어드레스/데이터 핀 카운트가 줄어 들고 서브 어레이로의 억세스에 "빈 공간이 삽입(interleaved)"된다. 소정의 RAS 싸이클 동안 제 1 서브 어레이(200)로의 행 및 열 어드레스는 어드레스 핀 (AddO-AddQ)을 통해 RAS 및 CAS로 회로(208)에서 래치되고 데이터 핀(DQO-DQR)을 통해 원하는 억세스가 이루어진다. 이어서, 제 2 서브 어레이(200)로의 억세스는 데이터 핀 (DQO-DQR)을 통해 이루어진 억세스와 어드레스 핀 (AddO-AddQ)를 통해 RAS 및 CAs로 적절한 행 및 열 어드레스에서 래치함으로서 이루어진다.

제2실시예에서, 행 디코더 (204a) 및 (204b)는 같은 어드레스 공간에 놓이고 외부 소스(예를 들면, 코어 논리(103))로부터 수신된 같은 어드레스 세트에 응답한다. 이러한 경우, 뱅크 선택 신호는 원하는 억세스가 이루어지는 서브 어레이 (200a) 또는 (200b)을 선택하는데 사용된다. 양호하게, 열 디코더(205a) 및 (205b)는 또한 같은 열 어드레스 공간내에 놓이고 같은 열 어드레스의 세트에 응답하지만, 이는 본 발명의 요구 사항이 아니다.

본 발명의 원리에 따라, 블록 전달은 다음과 같이 메모리(20)에서 선택적으로 실행될 수 있다. 설명을 위해 한 서브 어레이(200)에서 다른 어레이로의 교환은 64-비트 블록에 의해 이루어지는 것으로 가정한다. 또한 상술된 바와 같이, 상술된 예의 나뉘어진(다중화된) 어드레스 및 데이터 핀이 사용되고 상술된 바와 같이 행 디코더(204)가 분리된 어드레스 공간에 있는 것으로 가정한다.

설명을 위해 서브 어레이(200a)의 행(0) 중 처음 64 짝수 비트 라인(BLAO)-(BLA64)으로 가정하고, 소스 어레이(200)내의 소스 블록으로의 제1행 및 제1열 어드레스는 종래의 방법에서 RAS 및 CAS로 입력/출력 회로(208)에 의해 수신되고 래치된다. 부가하여, RAS가 낮아질 때 메모리(20)는 예비 충전에서 활성화 싸이클로 전이된다. 행(0)의 모든 셀은 ON 상태로 되어 이에 저장된 데이터가 감지 증폭기(221)에 의해 감지되어 래치된다.

본 예에서는 열 디코더(205a)가 소스 서브 어레이(200a)로의 제 1 열 어드레스에 응답하여 처음 64 비트 라인(202)을 선택한다. 대응하는 감지 증폭기에 의해 유지되는 이 64 비트 라인상의 데이터는 열 디코더로 통과되어 열 디코더/감지 증폭기(205a)내에서 래치로 래치된다. 이때, RAS는 예비 충전(고논리) 상태로 복귀한다.

다음에는 새로운 RAS 싸이클이 초기화되어, 제2행 어드레스가 RAS의 하강 모서리에서 래치되고 제2열 어드레스가 CAS의 하강 모서리에서 래치된다. 본 예에서는 이러한 어드레스가 착신지 서브 어레이(200b)내의 한 위치에 있다. 설명되는 실시예에서는 게이트(203)가 ON 상태일 때 데이터가 적절하게 전달될 수 있도록 소스 서브 어레이내에서 어드레스 지정된 열은 행 위치에서 착신지 서브 어레이내에서 어드레스 지정된 열에 대응하는 것을 알 수 있다. 예를 들어, 소스 서브 어레이(200a)내에서 처음 64 열이 제 1 RAS에서 어드레스 지정되면, 착신지 서브 어레이(200b)에서의 처음 64 열은 제 2 RAS 싸이클에서 어드레스 지정된다.

제어 신호(Colselx)는 게이트(203)를 통해 서브 어레이 (200a) 및 (200b)에서 대응하는 비트 라인의 쌍을 함께 연결시키도록 수신된다. 본 예에서, 선택된 게이트(203)는 제 1 RAS 싸이클 동안 소스 서브 어레이(200a)에서 어드레스 지정된 블록으로부터 판독된 래치 데이터의 64 비트가 제 2 RAS 싸이클 동안 대응하는 비트 라인(202)을 통해 착신지 서브 어레이(200b)에서 어드레스 지정된 블록에 연결되도록 허용한다. 데이터는 착신지 열 어드레스에 응답해 디코더/감지 증폭기 회로(200b)내의 래치로 통과된다. 이때, 어드레스 지정된 착신지 행의 워드 라인(201)이 활성화된다. 래치 데이터를 나타내는 전압은 블록 복사/이동을 완료하도록 선택된 열에 대해 착신지 행을 따라 셀에 새겨진다.

블록 전달을 실행하는 두 번째 방법은 어드레스 핀의 전용 서브 세트가 각 행 디코더(204)/서브 어레이(200)에 제공되는 실시예에서 가능하다. 이러한 경우, 서브 어레이 (200a) 및 (200b) 모두로의 행 어드레스는 어드레스 핀(ADDO) - (ADDQ)로 동시에 주어지고 RAS로 래치된다. 이어서, 서브 어레이 (200a) 및 (200b) 모두로의 열 어드레스는 어드레스 핀 (ADDO) - (ADDQ)에서 동시에 수신되고 CAS로 래치된다.

다시 서브 어레이(200a)가 소스 서브 어레이고 서브 어레이(200b)가 착신지 서브 어레이라 가정하면, 바로 상술된 바와 같이, 전달되는 데이터의 블록은 어드레스 지정된 셀로부터 판독되고 디코더/감지 증폭기(205a)의 래치에서 래치된다.

소스 서브 어레이(200a)에서 선택된 행 (행 0)의 워드 라인(201)은 비활성화된다(저상태). 소스 서브 어레이(200a)에서 어드레스 지정된 열과 착신지 서브 어레이(200b)에서 어드레스 지종된 열을 연결시키는 게이트(203)는 ON 상태가 된다. 서브 어레이(200a)내의 셀로부터의 데이터는 서브어레이(200b)의 비트 라인에 전달되고 열 디코더/감지 증폭기(205b)내의 래치에 의해 래치된다. 이때, 착신지 행의 워드 라인(201)은 활성화되고(고상태) 래치내의 데이터는 착신지 셀의 캐피시터에 새겨진다.

다른 방법으로 소스 및 착신지 감지 증폭기/열 디코더 블록(205)에서 래치에 의한 데이터의 래치가 선행될 수 있음을 알 수 있다. 이러한 경우, 감지 증폭기는 워드 라인 교환 동안에 비트 라인상에 전압을 유지시킬 수 있다. 또한, 열 복호화가 선행될 수 있어 전달을 위한 비트를 선택하도록 게이트(203)만이 사용될 수 있다.

원할한 동작을 확실하게 하기 위해서는 서브 어레이(200)의 물리적인 구조가 실질적으로 동일해야 한다. 다른 것 중 셀 밀도, 행/열 피치(pitch), 비트 라인 길이(즉, 비트 라인 캐패시턴스), 및 행 및 열 당 셀의 수는 실질적으로 같아야 한다. 원할한 동작은 또한 상술된 접힌 비트 라인 배열을 이용하는 실시예에서 확실하게 된다. 특히, 접힌 비트 라인은 한 서브 어레이내의 비트 라인이 블록 전달 동안에 다른 서브 어레이내의 비트 라인과 연결될 때 전압 강하가 발생되더라도 각 비트 라인쌍의 상보 비트 라인간에 잡음 면역과 더 나은 차등 감지를 허용한다. 예를 들어, 모든 비트 라인이 Vss로 미리 충전된 것으로 가정한다. 소스 셀로부터 논리 1이 판독되면, 관련된 비트 라인은 관련된 감지 증폭기에 의해 적절하게 Vcc로 래치된다. 대응하는 게이트(203)가 소스 비트 라인을 착신지 비트 라인에 연결시킬 때, 두 비트 라인상의 전압은 모드 비트 라인에 대한 캐패시턴스가 같다고 가정하면 Vcc/2로 줄어든다. 착신지 비트 라인과 그 쌍의 상보 비트 라인간의 차등 감지 이후에, 착신지 서브 어레이(200)의 감지 증폭기는 착신지 비트 라인상의 전압을 예비 충전 전압 Vss까지 올려 다시 Vcc가 되도록 한다. 착신지 비트 라인상의 예비 충전값(Vss)이 기본적으로 같으므로, 소스 비트 라인이 논리 0를 운반할 때 문제가 훨씬 간단해진다. 유사하게, 비트 라인(201)이 Vcc 또는 Vcc/2와 같은 중간 전압으로 미리 충전되면, 차등 감지는 전달된 데이터가 영향을 받지 않음을 확실하게 한다.

메모리(20)와 같이 본 발명의 원리를 구체화한 메모리는 유리하게 다수의 시스템 응용에서 사용될 수 있다. 예를 들면, 메모리(200)는 제1a도에 도시된 바와 같은 전통적인 설계에서 디스플레이 메모리나 프레임 버퍼로 사용될 수 있다. 이러한 경우, 디스플레이 물체가 마우스로 화면에 걸쳐 끌려 이동될 때와 같은 디스플레이 데이터의 블록 이동은 상술된 방법을 이용해 실행될 수 있다.

제1b도의 단일화된 메모리 시스템에서, 메모리(20)는 시스템 메모리와 프레임 버퍼간의 경계에서 적어도 단일화된 메모리의 일부를 구성하도록 사용될 수 있다. 예를 들면, 한 서브 어레이(200)는 갱신하는 동안 디스플레이 게이터가 기록되는 시스템 메모리의 일부를 구성한다. 다른 서브 어레이는 프레임 버퍼의 일부나 모두를 구성한다. 그래서, 갱신하는 동안, 시스템 메모리에서 데이터를 판독하여 그 데이터를 프레임 버퍼에 기록하는 대신, 데이터는 게이터(203)를 통해 시스템 메모리/프레임 버퍼 메모리 경계에 걸쳐 간단히 전달된다.

메모리(20), 및 특히 각 서브 어레이(200)에 독립적인 억세스를 허용하는 상술된 실시예는 다중 비동기화 디스플레이를 사용하는 시스템에서 사용되는데 특히 유리하다. 이러한 경우, 한 서브 어레이(200)는 한 디스플레이와 다른 서브 어레이(200)로 동작한다. 제3도는 독립적으로 한 쌍의 디스플레이 장치를 구동하도록 한 쌍의 선입 선출(FIFO) 메모리(레지스터)(301)가 제공되는 또 다른 실시예인 시스템(30)을 도시한다. 이러한 FIFO는 또한 대응하는 서브 어레이(200)에 기록하는 동안 데이터를 대기(파이프라인(pipeline))하는데 사용될 수 있음을 알 수 있다.

메모리(20)의 각 응용에서는 데이터 전달 속도가 최적화될 뿐만 아니라 메모리 공간 이용도 최적화될 수 있다. 예를 들어, 두 비동기화 디스플레이와 같이 두 개의 다른 관련 장치에 의해 같은 데이터가 요구된다고 가정하면, 데이터는 단지 단일 서브 어레이에 저장되고 게이트(203)를 통해 "공유"된다. 공유되는 데이터는 예를 들면, 서브어레이(200a)의 선택된 행에 저장되고, 필요하면 서브 어레이(200b)내의 행으로 이동 또는 복사될 수 있다. 이러한 방법에서는 낭비되는 메모리 공간이 상당히 줄어들거나 제거될 수 있다.

본 발명과 그에 대한 이점이 상세히 설명되었지만, 첨부된 청구항에 의해 정의된 바와 같은 본 발명의 의도와 범위에서 벗어나지 않고 다양한 변화, 치환, 및 변형이 이루어질 수 있음을 이해할 수 있다.

본 발명의 원리를 구체화한 시스템 및 장치와 메모리 장치는 종래 기술에 대해 상당한 이점을 갖는다. 다른 것 중, 본 발명의 원리는 메모리 서브 시스템내에서 데이터의 블록 전달을 효율적으로 하도록 제공된다. 효율적인 블록 전달은 차례로 디스플레이 데이터 갱신 및 블록 이동/복사와 같은 다양한 디스플레이 동작을 최적화하도록 한다. 부가하여, 본 발명의 원리는 특히, 이러한 디스플레이가 다른 재구성 비율로 비동기화되어 재구성되면, 다중 디스플레이에서 영상이 효율적으로 발생하도록 한다.

Claims

메모리에 있어서, 최소한 한 개의 도전성 비트 라인을 각기 구비하는, 메모리 셀들의 제 1 복수의 열들과, 최소한 한 개의 도전성 비트 라인을 각기 구비하는, 메모리 셀들의 제 2 복수의 열들과, 최소한 1 비트의 데이터를 셀들의 상기 제 1 복수의 열들 중의 선택된 셀로부터 셀들의 상기 제 2 복수의 열들 중의 선택된 셀로 전송하도록, 상기 제 1 복수의 열들의 선택된 그룹의 상기 비트 라인들을 상기 제 2 복수의 열들의 상기 비트 라인들의 그룹에 선택적으로 접속하는, 독립적으로 제어되는 그룹들로 조직되는 복수의 게이트들을 포함하는 메모리.
제1항에 있어서, 상기 게이트 각각은 전계 효과 트랜지스터를 포함하는, 메모리.
제1항에 있어서, 상기 메모리 셀들은 다이나믹 랜덤 억세스 메모리 셀들을 포함하는, 메모리.
제1항에 있어서, 셀들의 상기 제 1 열은 제 1 서브 어레이를 형성하는 메모리 셀들의 복수의 열들 중의 하나를 포함하고, 셀들의 상기 제 2 열은 제 2 서브 어레이를 형성하는 셀들의 복수의 열들 중의 하나를 포함하는, 메모리.
제4항에 있어서, 상기 제 1 및 제 2 서브 어레이들 각각은 셀들의 복수의 행들을 포함하고, 상기 행 각각은 도전성 워드 라인을 구비하며, 상기 제 1 서브 어레이의 상기 행의 워드 라인은 제 1 행 디코더에 의해 제어되고, 상기 제 2 서브 어레이의 상기 행의 워드 라인은 제 2 행 디코더에 의해 제어되는, 메모리.
메모리 서브 시스템에 있어서, 행들 및 열들로 배열된 메모리 셀들의 제 1 서브 어레이로서, 상기 열 각각은 도전성 비트 라인에 연결되고, 상기 행 각각은 도전성 워드 라인에 연결되는, 상기 제 1 서브 어레이와, 행들 및 열들로 배열된 메모리 셀들의 제 2 서브 어레이로서, 상기 열 각각은 도전성 비트 라인에 연결되고, 상기 행 각각은 도전성 워드 라인에 연결되는, 상기 제 2 서브 어레이와, 상기 제 1 서브 어레이의 상기 비트 라인들의 선택된 그룹들을 상기 제 2 서브 어레이의 상기 비트 라인들의 대응 그룹들에 독립적으로 접속하는 회로와, 상기 제 1 서브 어레이 내의 선택된 행을 따라 선택된 셀들에 임의로 억세스하도록 상기 제 1 서브 어레이의 상기 비트 라인들에 접속된 제 1 열 디코더와, 상기 제 2 서브 어레이 내의 선택된 행을 따라 선택된 셀들에 임의로 억세스하도록 상기 제 2 서브 어레이의 상기 비트 라인들에 접속된 제 2 열 디코더를 포함하는 메모리 서브 시스템.
제6항에 있어서, 수신된 제어 신호에 응답하여 상기 회로가 상기 비트 라인들 중의 선택 접속된 라인들을 게이트 제어하도록 동작 가능한 열 제어 회로를 더 포함하는 메모리 서브 시스템.
제6항에 있어서, 상기 제 1 및 제 2 서브 어레이들 각각의 상기 비트 라인들은 폴드된 비트 라인들을 포함하는, 메모리 서브 시스템.
제6항에 있어서, 상기 접속을 위한 회로는 복수의 게이트들을 포함하는, 메모리 서브 시스템.
제9항에 있어서, 상기 복수의 게이트들은 복수의 전계 효과 트랜지스터들을 포함하는, 메모리 서브 시스템.
제8항에 있어서, 수신된 제어 신호에 응답하여 상기 접속을 위한 회로가 상기 제 1 서브 어레이의 상기 비트 라인 및 상보 비트 라인을 상기 제 2 서브 어레이의 상기 비트 라인 및 상보 비트 라인에 접속시키도록 하는 제어 회로를 더 포함하는 메모리 서브 시스템.
제6항에 있어서, 상기 제 1 서브 어레이의 상기 워드 라인들에 접속된 제 1 행 디코더와 상기 제 2 서브 어레이의 상기 워드 라인들에 접속된 제 2 행 디코더를 더 포함하는 메모리 서브 시스템.
제12항에 있어서, 상기 제 1 및 제 2 행 디코더들은 각기 서로 다른 어드레스 세트들에 응답하는, 메모리 서브 시스템.
제6항에 있어서, 상기 제 1 및 제 2 열 디코더들은 각기 서로 다른 어드레스 세트들에 응답하는, 메모리 서브 시스템.
제14항에 있어서, 상기 제 1 열 디코더에 접속된 제 1 선입 선출 방식의 메모리와 상기 제 2 열 디코더에 접속된 제 2 선입 선출 방식의 메모리를 더 포함하는 메모리 서브 시스템.
메모리 장치에 있어서, 다이나믹 랜덤 억세스 메모리 셀들의 행들 및 열들의 제 1 서브 어레이로서, 상기 열 각각은 비트 라인을 구비하고 상기 행 각각은 워드 라인을 구비하는, 상기 제 1 서브 어레이와, 다이나믹 랜덤 억세스 메모리 셀들의 행들 및 열들의 제 2 서브 어레이로서, 상기 열 각각은 비트 라인을 구비하고 상기 행 각각은 워드 라인을 구비하는, 상기 제 2 서브 어레이와, 행 어드레스들의 제 1 세트에 응답하여 상기 제 1 서브 어레이 내의 상기 워드 라인을 선택하는 제 1 행 디코더와, 행 어드레스들의 제 2 세트에 응답하여 상기 제 2 서브 어레이 내의 상기 워드 라인을 선택하는 제 2 행 디코더와, 열 어드레스들의 제 1 세트에 응답하여 랜덤 억세스를 위한 상기 제 1 서브 어레이 내의 최소한 한 개의 비트 라인을 선택하는 제 1 열 디코더와, 열 어드레스들의 제 2 세트에 응답하여 랜덤 억세스를 위한 상기 제 2 서브 어레이 내의 최소한 한 개의 비트 라인을 선택하는 제 2 열 디코더와, 상기 제 1 서브 어레이 내의 비트 라인들의 해당 그룹 중 최소한 한 개의 비트 라인을 상기 제 2 서브 어레이 내의 비트 라인들의 해당 그룹 중 최소한 한개의 비트 라인에 선택적으로 접속하는 제 1 복수의 게이트들로서, 상기 제 1 복수의 게이트들은 제 1 제어 신호에 의해 제어되는, 상기 제 1 복수의 게이트들과, 상기 제 1 서브 어레이 내의 비트 라인들의 해당 그룹 중 최소한 한 개의 비트 라인을 상기 제 2 서브 어레이 내의 비트 라인들의 해당 그룹 중 최소한 한개의 비트 라인에 접속하는 제 2 복수의 게이트들을 포함하는 메모리 장치.
제16항에 있어서, 상기 행 어드레스들의 제 1 세트는 상기 행 어드레스들의 제 2 세트들과 동일한, 메모리 장치.
제16항에 있어서, 상기 열 어드레스들의 제 1 세트는 상기 열 어드레스들의 제 2 세트들과 동일한, 메모리 장치.
제16항에 있어서, 상기 제 1 및 제 2 서브 어레이들의 상기 비트라인들은 상보 비트 라인들의 켤레들로 배열되는 폴드된 비트 라인들과, 선택된 상기 켤레의 상기 상보 비트 라인들에 의해 공유되는 감지 증폭기를 포함하는, 메모리 장치.
제16항에 있어서, 상기 제 1 서브 어레이 내의 최소한 한 개의 셀로부터 판독되는 데이터를, 최소한 상기 게이트들 중 하나를 통해 상기 제 2 서브 어레이 내의 셀로 전송하는 동안 일시적으로 래치하도록, 상기 제 1 서브 어레이에 연결된 래치 회로를 더 포함하는 메모리 장치.
제16항에 있어서, 상기 복수의 게이트들은 복수의 전계 효과 트랜지스터들을 포함하며, 상기 복수의 전계 효과 트랜지스터들 각각은 상기 제 1 서브 어레이 내의 상기 비트 라인을 상기 제 2 서브 어레이 내의 상기 비트 라인에 접속하는 전류 경로를 구비하는, 메모리 장치.
제16항에 있어서, 상기 복수의 게이트들은 상기 메모리 장치 밖에 있는 소스로부터 수신되는 최소한 한 개의 제어 신호에 의해 제어되는, 메모리 장치.
제16항에 있어서, 상기 제 1 열 디코더에 접속된 제 1 FIFO와 상기 제 2 열 디코더에 접속된 제 2 FIFO를 더 포함하는 메모리 장치.
처리 시스템에 있어서, 행들 및 열들로 배열된 메모리 셀들의 제 1 서브 어레이로서 상기 열 각각은 도전성 비트 라인에 연결되고 상기 행 각각은 도전성 워드 라인에 연결되는 상기 제 1 서브 어레이와, 행들 및 열들로 배열된 메모리 셀들의 제 2 서브 어레이로서, 상기 열 각각은 도전성 비트 라인에 연결되고 상기 행 각각은 도전성 워드 라인에 연결되는, 상기 제 2 서브 어레이와, 상기 제 1 서브 어레이 내의 최소한 한 개의 선택된 셀에 랜덤 억세스하는 회로와, 상기 제 2 서브 어레이 내의 최소한 한 개의 선택된 셀에 랜덤 억세스하는 회로와, 상기 제 1 서브 어레이의 억세스된 셀로부터 상기 제 2 서브 어레이의 억세스된 셀에 데이터를 전송하도록, 상기 제 1 서브 어레이의 상기 비트 라인들 중에서 선택된 한 개의 비트 라인을 상기 제 2 서브 어레이의 상기 비트 라인들 중에서 선택된 한 개의 비트 라인에 접속하는 회로와, 상기 제 1 서브 어레이로부터 수신되는 데이터를 디스플레이하는 제 1 디스플레이 장치와, 상기 제 2 서브 어레이로부터 수신되는 데이터를 디스플레이하는 제 2 디스플레이 장치를 구비한 메모리 장치를 포함하는 처리 시스템.
제24항에 있어서, 상기 제 1 및 제 2 디스플레이 장치들은 서로 다른 리프레시 레이트(refresh rate)들에서 동작하는, 처리 시스템.
제24항에 있어서, 상기 제 1 서브 어레이 내의 상기 셀에 억세스하는 상기 회로와 상기 제 2 서브 어레이 내의 상기 셀에 억세스하는 상기 회로는 하나의 디스플레이 제어기에 접속되는, 처리 시스템.
제24항에 있어서, 상기 제 1 서브 어레이 내의 상기 셀에 억세스하는 상기 회로와 상기 제 2 서브 어레이 내의 상기 셀에 억세스하는 상기 회로는 하나의 코어 로직 칩 세트(core logic chip set)에 접속되는, 처리 시스템.
행들 및 열들로 배열된 메모리 셀들의 제 1 서브 어레이로서, 각 열은 도전성 비트 라인에 연결되고 각 행은 도전성 워드 라인에 연결되는, 상기 제 1 서브 어레이와, 행들 및 열들로 배열된 메모리 셀들의 제 2 서브 어레이로서, 각 열은 도전성 비트 라인에 연결되고 각 행은 도전성 워드 라인에 연결되는, 상기 제 2 서브 어레이와, 최소한 두 개의 독립적으로 제어 가능한 그룹들로 구획된 복수의 게이트들로서, 게이트들의 각 그룹은 상기 제 1 서브 어레이의 상기 비트 라인들 중의 선택된 하나를 상기 제 2 서브 어레이의 상기 비트 라인들 중의 대응하는 하나에 접속하는, 상기 복수의 게이트들을 구비한 메모리 서브시스템 내의 데이터 전송을 수행하는 방법에 있어서, 상기 제 1 서브 어레이 내의 선택된 워드 라인을 활성화하는 단계와, 상기 제 1 서브 어레이의 상기 비트 라인들에서 상기 선택된 행의 셀들로부터의 데이터를 감지하는 단계와, 상기 제 1 서브 어레이의 상기 비트 라인들 중의 하나로부터의 상기 감지된 데이터를 상기 제 2 서브 어레이의 상기 비트 라인들 중의 하나에 접속하도록 상기 게이트들의 선택된 그룹을 활성화하는 단계와, 상기 제 1 서브 어레이로부터의 데이터를 상기 제 2 서브 어레이의 상기 선택된 비트 라인들에 연결된 열들과 선택된 행의 셀들로 기록하도록 상기 제 2 서브 어레이의 선택된 워드 라인을 활성화하는 단계를 포함하는 메모리 서브 시스템 내의 데이터 전송 수행 방법.
제28항에 있어서, 상기 감지 단계 후에, 상기 제 1 서브 어레이의 상기 비트 라인들에서 상기 데이터를 래치하는 단계를 더 포함하는 메모리 서브 시스템 내의 데이터 전송 수행 방법.
제28항에 있어서, 상기 제 2 서브 어레이 내의 상기 선택된 워드 라인을 활성화하는 상기 단계 전에, 상기 제 1 서브 어레이 내의 상기 선택된 워드 라인을 비활성화하는 단계를 더 포함하는 메모리 서브 시스템 내의 데이터 전송 수행 방법.