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KR100251986B1 - 출력구동기 및 그 제조 방법 - Google Patents

출력구동기 및 그 제조 방법 Download PDF

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KR100251986B1
KR100251986B1 KR1019970014881A KR19970014881A KR100251986B1 KR 100251986 B1 KR100251986 B1 KR 100251986B1 KR 1019970014881 A KR1019970014881 A KR 1019970014881A KR 19970014881 A KR19970014881 A KR 19970014881A KR 100251986 B1 KR100251986 B1 KR 100251986B1
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마숙락
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김영환
현대전자산업주식회사
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 및 그 제조 방법
2. 발명이 해결하고자 하는 기술적 과제
출력구동기의 동작 전압보다 큰 전원 전압을 갖는 장치의 출력단과 출력구동기의 출력단을 접속할 경우, 출력구동기의 풀업 트랜지스터에 전류가 흐르게 되어 출력구동기의 동작이 제대로 이루어지지 못하는 단점이 있었음.
3. 발명의 해결 방법의 요지
출력구동기의 풀업 트랜지스터와 출력단 사이에 문턱전압이 0에 가까운 트랜지스터를 추가하여, 출력구동기의 동작 전압보다 큰 전원 전압을 갖는 장치의 출력단과 출력구동기의 출력단을 접속할 경우, 출력구동기의 풀업 트랜지스터가 효과적으로 동작하는 출력구동기 및 그 제조 방법을 제공하고자 함.
4. 발명의 중요한 용도
다른 전원 전압간의 접속을 위한 반도체 장치에 이용됨.

Description

출력구동기 및 그 제조 방법{OUTPUT DRIVER AND METHOD FOR FORMING THE SAME}
본 발명은 일반적으로 반도체 장치 및 그 제조 방법에 관한 것으로 특히, 다른 전원 전압간의 접속시 사용되는 출력구동기 및 그 제조 방법에 관한 것이다. CMOS로 이루어진 출력구동기의 풀업(pull-up) 트랜지스터 PMOS는 입력 전압이 고전위일 때 오프(off)되고 저전위일 때 온(on) 되어야 한다. 그러나 도1에 도시한 CMOS로 이루어진 출력구동기에서 고전위 3.3 V가 인가된 출력구동기의 출력단을 5 V의 전원 전압을 갖는 마이크로 프로세서(11)의 출력단과 연결하였을 때 게이트-소스 전압 VGS가 음의 전압을 갖게 되어 PMOS에 전류가 흐르게 되는 단점이 있다.
상기와 같은 문제점을 해결하기 위한 종래 기술은 출력구동기 출력단과 접속되는 장치 각각의 전원 전압을 고려하여 풀업 트랜지스터인 PMOS의 채널 특성을 최적화하기 위한 이온주입 공정을 실시하는 어려움이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 복잡한 공정의 추가 없이, 접속되는 장치의 전원 전압의 크기에 관계하지 않고 출력단 간을 접속할 수 있는 출력구동기 및 그 제조 방법을 제공하는데 그 목적이 있다.
도1은 종래의 CMOS 출력구동기.
도2는 본 발명에 따른 CMOS 출력구동기.
도3A 내지 도3D는 본 발명에 따른 문턱전압이 0에 가까운 트랜지스터가 추가된 CMOS 출력구동기 제조 공정도.
* 도면의 주요 부분에 대한 설명
VCC: 인가전압 VGS: 게이트-소스 전압
VSS: 접지전압 11, 21: 마이크로 프로세서
31: P형 반도체 기판 32, 34: 포토레지스트 패턴
33: N웰 35: P웰
36: 절연막 37: 게이트 전극
38: 드레인 39: 소스
40: 문턱전압이 0에 가까운 트랜지스터
상기 목적을 달성하기 위한 본 발명은 풀업 트랜지스터와 풀다운 트랜지스터를 구비하는 출력구동기에 있어서, 상기 풀업 트랜지스터와 상기 출력구동기의 출력단 사이에 문턱전압이 0에 가까운 NMOS 트랜지스터를 더 구비하는 출력구동기를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 풀업 트랜지스터를 이루는 웰과 풀다운 트랜지스터를 이루는 웰이 형성된 반도체 기판 상에 전면이온주입 공정을 실시하여 상기 두 웰 사이에 존재하게 될 트랜지스터의 문턱전압이 0에 가까와지도록 하는 단계; 풀업 트랜지스터의 문턱전압과 풀다운 트랜지스터의 문턱전압을 조절하기 위한 이온주입 공정을 각기 실시하는 단계; 절연막을 형성하는 단계; 상기 각 트랜지스터의 게이트 전극을 형성하는 단계; 상기 각 트랜지스터의 소스 및 드레인을 형성하기 위한 이온주입 공정을 실시하는 단계; 및 소정의 층간 절연막 형성 공정 및 상기 각 트랜지스터간의 전기적 연결을 위한 금속 배선 형성 공정 단계를 포함하는 출력구동기 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.
도2에 도시한 바와 같이 고전위 3.3 V, 저전위 0 V에서 동작하는 CMOS로 이루어지는 출력구동기에서 풀업 트랜지스터 PMOS와 출력단 사이에 문턱전압이 0에 가까운 NMOS(22)를 추가하고 그 출력단을 전원 전압이 5 V인 마이크로 프로세서(21)의 출력단과 접속한 경우, 입력 전압(입력1)이 3.3 V일 때 풀업 트랜지스터 PMOS는 오프되고 풀다운(pull-down) 트랜지스터 NMOS는 온이 되며 PMOS와 NMOS 사이에 추가된 NMOS(22)에 0보다 큰 입력 전압(입력2)을 인가하면 상기 NMOS는 언제나 온(on) 되어 있는 상태이므로 전압이 높은 마이크로 프로세서(21)의 접속으로 인하여 PMOS에 전류가 흐르는 문제점이 발생되지 않는다.
도3A 내지 도3D는 본 발명에 따른 문턱전압이 0에 가까운 트랜지스터가 포함된 출력구동기를 제조하는 공정을 나타내는 단면도이다.
먼저, 3A에 도시한 바와 같이 반도체 기판(31) 상에 형성된 제1 포토레지스트 패턴(32)을 마스크로 사용하여 n형 불순물 이온주입 공정을 실시하여 N웰을 형성한다.
이어서, 도3B에 도시한 바와 같이 상기 제1 포토레지스트 패턴(32)을 제거하고, 상기 N웰(33)과 그에 인접한 문턱전압이 0인 NMOS를 형성할 영역에 제2 포토레지스트 패턴(34)을 형성하고, 상기 제2 포토레지스트 패턴(34)을 마스크로 사용하여 p형 불순물 이온주입 공정으로 P웰을 형성한다.
다음으로, 도3C에 도시한 바와 같이 상기 제2 포토레지스트 패턴(34)을 제거하고, 상기 N웰과 P웰 사이에 위치하는 NMOS의 문턱전압이 0에 가깝도록 불순물을 전면이온주입(blanket implantation)하여 상기 문턱전압이 0에 가까운 NMOS의 채널을 형성한다.
다음으로, 도3D에 도시한 바와 같이 통상의 트랜지스터 제조 방법으로 상기 N웰(33) 및 P웰(35) 각각에 채널을 형성하기 위한 이온주입 공정과 최적화된 문턱전압을 얻기 위한 이온주입 공정을 실시하고, 절연막(36)과 각 트랜지스터의 게이트(Gate) 전극(37)을 형성한 후, 각 트랜지스터의 소스(38) 및 드레인(39)을 형성하기 위한 이온주입 공정을 각각 실시하고, 풀업 트랜지스터의 소스단과 문턱전압이 0인 트랜지스터(40)의 드레인단을 연결하는 금속 배선(41) 및 문턱전압이 0인 트랜지스터(40)의 소스단과 풀다운 트랜지스터 소스단을 연결하는 금속 배선(42)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 출력구동기의 풀업 트랜지스터 PMOS와 출력단 사이에 문턱전압이 0에 가까운 트랜지스터를 추가하여 PMOS의 동작이 원활하게 이루어지도록 하여, 출력구동기에 접속되는 회로의 전원 전압의 크기에 관계없이 상호 출력단을 접속할 수 있는 출력구동기를 얻을 수 있다. 또한 문턱전압이 0인 트랜지스터는 별도의 마스크 공정 없이 전면이온주입 공정만으로 형성할 수 있어 비교적 간단한 공정으로 상기 출력구동기를 제조할 수 있다.

Claims (4)

  1. 풀업 트랜지스터와 풀다운 트랜지스터를 구비하는 출력구동기에 있어서,
    상기 풀업 트랜지스터와 상기 출력구동기의 출력단 사이에 문턱전압이 0에 가까운 NMOS 트랜지스터를 더 구비하는 출력구동기.
  2. 제 1 항에 있어서,
    상기 출력구동기의 출력단은 다른 회로의 출력단과 접속되는 것을 특징으로하는 출력구동기.
  3. 출력구동기 제조 방법에 있어서,
    풀업 트랜지스터를 이루는 웰과 풀다운 트랜지스터를 이루는 웰이 형성된 반도체 기판 상에 전면이온주입 공정을 실시하여 상기 두 웰 사이에 존재하게 될 트랜지스터의 문턱전압이 0에 가까와지도록 하는 단계;
    풀업 트랜지스터의 문턱전압과 풀다운 트랜지스터의 문턱전압을 조절하기 위한 이온주입 공정을 각기 실시하는 단계;
    절연막을 형성하는 단계;
    상기 각 트랜지스터의 게이트 전극을 형성하는 단계;
    상기 각 트랜지스터의 소스 및 드레인을 형성하기 위한 이온주입 공정을 실시하는 단계; 및
    소정의 층간 절연막 형성 공정 및 상기 각 트랜지스터간의 전기적 연결을 위한 금속 배선 형성 공정 단계를 포함하는 출력구동기 제조 방법.
  4. 제 3 항에 있어서,
    상기 금속 배선 형성 공정 단계는,
    상기 풀업 트랜지스터의 소스단과 상기 문턱전압이 0인 트랜지스터의 드레인단을 연결하는 금속 배선을 형성하는 단계; 및
    상기 문턱전압이 0인 트랜지스터의 소스단과 상기 풀다운 트랜지스터의 소스단을 연결하는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 출력구동기 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR920008757A (ko) * 1990-10-29 1992-05-28 마이클 에이치.모리스 3상태 이중 cmos 구동기회로내 출력 트랜지스터의 에미터 베이스 접합부의 역 바이어스 파괴를 최소화하기 위한 장치
KR960043524A (ko) * 1995-05-23 1996-12-23 홍-치우 후 출력 버퍼링 장치

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920008757A (ko) * 1990-10-29 1992-05-28 마이클 에이치.모리스 3상태 이중 cmos 구동기회로내 출력 트랜지스터의 에미터 베이스 접합부의 역 바이어스 파괴를 최소화하기 위한 장치
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