JPH11345886A - 半導体装置の静電破壊防止回路 - Google Patents
半導体装置の静電破壊防止回路Info
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- JPH11345886A JPH11345886A JP10153372A JP15337298A JPH11345886A JP H11345886 A JPH11345886 A JP H11345886A JP 10153372 A JP10153372 A JP 10153372A JP 15337298 A JP15337298 A JP 15337298A JP H11345886 A JPH11345886 A JP H11345886A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 NMO S型トランジスタを用いた静電破壊防止
回路において、しばしば用いられるV S S側オフトラン
ジスタは、その結線状態からオフリーク電流が半導体装
置のスタンバイ電流に大きく影響する。特に低消費電力
を志向した半導体装置においては、構成するMO Sトラン
ジスタのしきい値電圧を極力低くするため、静電破壊防
止回路でのサブスレッショルドリーク電流が大きくな
る。 【解決手段】 静電破壊防止回路を構成するNMO S型ト
ランジスタのみ、しきい値電圧を上げるためP型ゲート
とする。半導体装置のほとんどを占めるN型ゲートを有
するNMO S型トランジスタのしきい値に比べ約1．1V上昇
し、かつ工程増にならない。
回路において、しばしば用いられるV S S側オフトラン
ジスタは、その結線状態からオフリーク電流が半導体装
置のスタンバイ電流に大きく影響する。特に低消費電力
を志向した半導体装置においては、構成するMO Sトラン
ジスタのしきい値電圧を極力低くするため、静電破壊防
止回路でのサブスレッショルドリーク電流が大きくな
る。 【解決手段】 静電破壊防止回路を構成するNMO S型ト
ランジスタのみ、しきい値電圧を上げるためP型ゲート
とする。半導体装置のほとんどを占めるN型ゲートを有
するNMO S型トランジスタのしきい値に比べ約1．1V上昇
し、かつ工程増にならない。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の静電破
壊防止回路、特にＭＯＳ型トランジスタを用いた静電破
壊防止回路に関する。
壊防止回路、特にＭＯＳ型トランジスタを用いた静電破
壊防止回路に関する。
【０００２】
【従来の技術】従来より、ＭＯＳ型トランジスタを用い
た静電破壊防止回路は広く利用されている。基本的な構
造は、入力端子に対して並列にＮＭＯＳ型トランジスタ
を通常はＶＳＳ側に接続したものである。図４はＶＳＳ
へ接続した静電破壊防止回路の一例である。この場合、
入力端子より静電気ストレスが印加されるとＮＭＯＳ型
トランジスタのドレイン端にてアバレンシェ降伏を起こ
し、いわゆるスナップバック現象によりソース、基板、
ドレインで構成される寄生パイポーラトランジスタがオ
ンする。これにより保護効果が生まれ、静電破壊防止回
路として機能する。
た静電破壊防止回路は広く利用されている。基本的な構
造は、入力端子に対して並列にＮＭＯＳ型トランジスタ
を通常はＶＳＳ側に接続したものである。図４はＶＳＳ
へ接続した静電破壊防止回路の一例である。この場合、
入力端子より静電気ストレスが印加されるとＮＭＯＳ型
トランジスタのドレイン端にてアバレンシェ降伏を起こ
し、いわゆるスナップバック現象によりソース、基板、
ドレインで構成される寄生パイポーラトランジスタがオ
ンする。これにより保護効果が生まれ、静電破壊防止回
路として機能する。
【０００３】半導体装置の製造においては、前記ＮＭＯ
Ｓ型トランジスタのゲート電極はリンを不純物としたN
型ポリシリコンを用いるのが通常である。またある程度
の電流駆動能力を必要とするためW長は数百μmとなる。
Ｓ型トランジスタのゲート電極はリンを不純物としたN
型ポリシリコンを用いるのが通常である。またある程度
の電流駆動能力を必要とするためW長は数百μmとなる。
【０００４】
【発明が解決しようとする課題】しかしながら、半導体
装置、特に低消費電力を志向した場合に、前記静電破壊
防止回路のＮＭＯＳ型トランジスタで発生する、サブス
レッショルド領域のオフリーク電流が、半導体装置のス
タンパイ電流増加の原因となる。すなわち低消費電力と
するためには低電圧動作を求められるわけであるが、こ
れを達成するためには半導体装置を構成するMO Sトラン
ジスタのしきい値電圧を低く設定しなければならない。
同様に、静電破壊防止回路を構成するＮＭＯＳトランジ
スタのしきい値電圧も低く してしまうと、その大きな
W長も関係してリーク電流が著しく増大する。静電破壊
防止回路を構成するＮＭＯＳトランジスタのしきい値電
圧は半導体装置の動作には直接影響しないので、しきい
値電圧を半導体装置を構成するＭＯＳトランジスタのし
きい値より高く設定すれば課題は解決するが、そのため
のフォトリソグラフイー工程を必要とするので工程増と
なってしまう。
装置、特に低消費電力を志向した場合に、前記静電破壊
防止回路のＮＭＯＳ型トランジスタで発生する、サブス
レッショルド領域のオフリーク電流が、半導体装置のス
タンパイ電流増加の原因となる。すなわち低消費電力と
するためには低電圧動作を求められるわけであるが、こ
れを達成するためには半導体装置を構成するMO Sトラン
ジスタのしきい値電圧を低く設定しなければならない。
同様に、静電破壊防止回路を構成するＮＭＯＳトランジ
スタのしきい値電圧も低く してしまうと、その大きな
W長も関係してリーク電流が著しく増大する。静電破壊
防止回路を構成するＮＭＯＳトランジスタのしきい値電
圧は半導体装置の動作には直接影響しないので、しきい
値電圧を半導体装置を構成するＭＯＳトランジスタのし
きい値より高く設定すれば課題は解決するが、そのため
のフォトリソグラフイー工程を必要とするので工程増と
なってしまう。
【０００５】
【課題を解決するための手段】本発明の半導体装置の静
電破壊防止回路が上記目的を達成するために採用した手
段は、前記静電破壊防止回路を構成するＮＭＯＳトラン
ジスタのゲートをP型とすることである。この構造は、
ゲート電極のエネルギーギャップを利用してしきい値電
圧を、ゲートがN型である場合のしきい値電圧より約1．
1V上昇させるものである。
電破壊防止回路が上記目的を達成するために採用した手
段は、前記静電破壊防止回路を構成するＮＭＯＳトラン
ジスタのゲートをP型とすることである。この構造は、
ゲート電極のエネルギーギャップを利用してしきい値電
圧を、ゲートがN型である場合のしきい値電圧より約1．
1V上昇させるものである。
【０００６】
【発明の実施の形態】本発明の半導体装置の静電破壊防
止回路は工程を増やすことなく、低消費電力を志向した
半導体装置にも採用可能なものである。以下、図面を参
照して本発明の実施例を説明する。図1は本発明の製造
工程実施例を示した断面図である。
止回路は工程を増やすことなく、低消費電力を志向した
半導体装置にも採用可能なものである。以下、図面を参
照して本発明の実施例を説明する。図1は本発明の製造
工程実施例を示した断面図である。
【０００７】まず図1（ａ）のようにP型のシリコン基板
上にPウエル、Nウエルを順次形成し、フィールド酸化膜
によりそれぞれのＮＭＯＳ型トランジスタ、ＰＭＯＳ型
トランジスタを分離する。続いてゲート電極となるポリ
シリコンを基板全表面に形成する。本図ではＮＭＯＳ型
トランジスタを2つ示しており、一つは半導体装置の内
部回路を構成するトランジスタ、もう一つは静電破嬢防
止回路を構成するトランジスタを示している。
上にPウエル、Nウエルを順次形成し、フィールド酸化膜
によりそれぞれのＮＭＯＳ型トランジスタ、ＰＭＯＳ型
トランジスタを分離する。続いてゲート電極となるポリ
シリコンを基板全表面に形成する。本図ではＮＭＯＳ型
トランジスタを2つ示しており、一つは半導体装置の内
部回路を構成するトランジスタ、もう一つは静電破嬢防
止回路を構成するトランジスタを示している。
【０００８】次に図1（ｂ）に示すように半導体装置の
内部回路を構成するＮＭＯＳ型トランジスタを形成する
部分のみフォトレジストを開口し、リンをイオン注入す
る。これは前記ＮＭＯＳ型トランジスタのゲート電極を
N型化するものである。次に図1（ｃ）に示すように半導
体装置の内部回路を構成するＰＭＯＳ型トランジスタを
形成する部分および静電破壊防止回路を構成するＮＭＯ
Ｓ型トランジスタを形成する部分のみフォトレジストを
開口し、ＢＦ2をイオン注入する。これは前記トランジ
スタのゲートをP型化するものである。
内部回路を構成するＮＭＯＳ型トランジスタを形成する
部分のみフォトレジストを開口し、リンをイオン注入す
る。これは前記ＮＭＯＳ型トランジスタのゲート電極を
N型化するものである。次に図1（ｃ）に示すように半導
体装置の内部回路を構成するＰＭＯＳ型トランジスタを
形成する部分および静電破壊防止回路を構成するＮＭＯ
Ｓ型トランジスタを形成する部分のみフォトレジストを
開口し、ＢＦ2をイオン注入する。これは前記トランジ
スタのゲートをP型化するものである。
【０００９】次に図２（ａ）に示すように前記ポリシリ
コンをリソグラフイーによりバターニング、エッチング
除去する。次に図２（ｂ）に示すように半導体装置の内
部回路を構成するＮＭＯＳ型トランジスタを形成する部
分および静電破壊防止回路を構成するＮＭＯＳ型トラン
ジスタのゲートを除く部分を開口し、ヒ素をイオン注入
する。ここで静電破壊防止回路を構成するＮＭＯＳ型ト
ランジスタのゲート上にフォトレジストを残すようにリ
ソグラフイーするのであるが、その最小線幅およびアラ
イメント精度を考慮した上で、そのサイズを決定する必
要がある。
コンをリソグラフイーによりバターニング、エッチング
除去する。次に図２（ｂ）に示すように半導体装置の内
部回路を構成するＮＭＯＳ型トランジスタを形成する部
分および静電破壊防止回路を構成するＮＭＯＳ型トラン
ジスタのゲートを除く部分を開口し、ヒ素をイオン注入
する。ここで静電破壊防止回路を構成するＮＭＯＳ型ト
ランジスタのゲート上にフォトレジストを残すようにリ
ソグラフイーするのであるが、その最小線幅およびアラ
イメント精度を考慮した上で、そのサイズを決定する必
要がある。
【００１０】次に図２（ｃ）に示すように、図２（ｂ）
で塗布したフォトレジストを除去した後、半導体装置の
内部回路を構成するＰＭＯＳ型トランジスタを形成する
部分および静電破壊防止回路を構成するＮＭＯＳ型トラ
ンジスタのゲート上部のフォトレジストを開口し、ＢＦ
2をイオン注入する。ここで、図２（ｂ）で述べたこと
と同様に静電破壊防止回路を構成するＮＭＯＳ型トラン
ジスタのゲート上のフォトレジストを開口するようにリ
ソグラフイーする際は、その最小スペースおよびアライ
メント精度を考慮した上で、そのサイズを決定する必要
がある。
で塗布したフォトレジストを除去した後、半導体装置の
内部回路を構成するＰＭＯＳ型トランジスタを形成する
部分および静電破壊防止回路を構成するＮＭＯＳ型トラ
ンジスタのゲート上部のフォトレジストを開口し、ＢＦ
2をイオン注入する。ここで、図２（ｂ）で述べたこと
と同様に静電破壊防止回路を構成するＮＭＯＳ型トラン
ジスタのゲート上のフォトレジストを開口するようにリ
ソグラフイーする際は、その最小スペースおよびアライ
メント精度を考慮した上で、そのサイズを決定する必要
がある。
【００１１】最後に図３に示すように、図２（ｃ）で塗
布したフォトレジストを除去する。この後、層間絶縁
膜、金属配線を形成して各々のトランジスタを結線す
る。上述した実施例は、いわゆるシングルドレイン構造
のトランジスタであるが、ＬＤＤ構造にすることも出来
る。その場合はポリシリコンをバターニングした後にサ
イドウォールを形成しＰＭＯＳ型およびＮＭＯＳ型トラ
ンジスタに各々、ＢＦ2、リンをイオン注入する。その
際、ＬＤＤ構造を形成するイオン注入のドーズ量が５ｅ
１３／ｃｍ2程度であれば、静電破壊防止回路を構成す
るＮＭＯＳ型トランジスタのゲート上にはリンが注入さ
れても構わない。
布したフォトレジストを除去する。この後、層間絶縁
膜、金属配線を形成して各々のトランジスタを結線す
る。上述した実施例は、いわゆるシングルドレイン構造
のトランジスタであるが、ＬＤＤ構造にすることも出来
る。その場合はポリシリコンをバターニングした後にサ
イドウォールを形成しＰＭＯＳ型およびＮＭＯＳ型トラ
ンジスタに各々、ＢＦ2、リンをイオン注入する。その
際、ＬＤＤ構造を形成するイオン注入のドーズ量が５ｅ
１３／ｃｍ2程度であれば、静電破壊防止回路を構成す
るＮＭＯＳ型トランジスタのゲート上にはリンが注入さ
れても構わない。
【００１２】またゲート構造を、いわゆるポリサイド構
造にしても構わない。その場合、ポリシリコンを基板全
表面に形成し、リンおよびＢＦ2を順次イオン注入した
後に基板全表面に高融点金属、例えばタングステンシリ
サイドを形成する。その後、図２（ａ）と同様にエッチ
ング除去する。
造にしても構わない。その場合、ポリシリコンを基板全
表面に形成し、リンおよびＢＦ2を順次イオン注入した
後に基板全表面に高融点金属、例えばタングステンシリ
サイドを形成する。その後、図２（ａ）と同様にエッチ
ング除去する。
【００１３】
【発明の効果】上述したように本発明によれば、前記静
電破壊防止回路のＮＭＯＳ型トランジスタのゲート電極
がP型ポリシリコンで形成されているので、半導体装置
内部のNMOS型トランジスタのしきい値より約1．1V高い
しきい値電圧が得られる。これにより低消費電力、低電
圧動作実現のため、半導体装置内部のトランジスタのし
きい値を低くしても、静電破壊防止回路のＮＭＯＳ型ト
ランジスタのサブスレッショルド領域のオフリーク電流
は無視できる程小さく、半導体装置のスタンパイ電流増
加は著しく抑えられる。
電破壊防止回路のＮＭＯＳ型トランジスタのゲート電極
がP型ポリシリコンで形成されているので、半導体装置
内部のNMOS型トランジスタのしきい値より約1．1V高い
しきい値電圧が得られる。これにより低消費電力、低電
圧動作実現のため、半導体装置内部のトランジスタのし
きい値を低くしても、静電破壊防止回路のＮＭＯＳ型ト
ランジスタのサブスレッショルド領域のオフリーク電流
は無視できる程小さく、半導体装置のスタンパイ電流増
加は著しく抑えられる。
【００１４】また単にゲート電極の極性をリソグラフイ
ーマスクにより設定し、かつ既存のイオン注入を維持し
ているので新たなフォトリソグラフイー工程を必要とし
ない。すなわち静電破壊防止回路のＮＭＯＳ型トランジ
スタのリーク電流による半導体装置のスタンパイ電流増
加を、工程増とせずに抑制可能とすることができる。
ーマスクにより設定し、かつ既存のイオン注入を維持し
ているので新たなフォトリソグラフイー工程を必要とし
ない。すなわち静電破壊防止回路のＮＭＯＳ型トランジ
スタのリーク電流による半導体装置のスタンパイ電流増
加を、工程増とせずに抑制可能とすることができる。
【図1】図１は、本発明の半導体装置の実施例をしめす
製造工程断面図である。
製造工程断面図である。
【図２】図２は、図１の続きの製造工程断面図である。
【図３】図３は、図２の続きの製造工程断面図である。
【図４】図４は、従来より使われているNMOS型トランジ
スタを用いた静電破壊防止回路を示す図である。
スタを用いた静電破壊防止回路を示す図である。
１０１ P型シリコン基板 １０２ Pウエル １０３ Nウエル １０４ フィールド酸化膜 １０５ ゲート酸化膜 １０６ ポリシリコン膜 １０７ フォトレジスト １０８ N＋拡散層 １０９ P＋拡散層 ２０１ 静電破壊防止回路のNMOS型トランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年６月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【発明が解決しようとする課題】しかしながら、半導体
装置、特に低消費電力を志向した場合に、前記静電破壊
防止回路のＮＭＯＳ型トランジスタで発生する、サブス
レッショルド領域のオフリーク電流が、半導体装置のス
タンバイ電流増加の原因となる。すなわち低消費電力と
するためには低電圧動作を求められるわけであるが、こ
れを達成するためには半導体装置を構成するMO Sトラン
ジスタのしきい値電圧を低く設定しなければならない。
同様に、静電破壊防止回路を構成するＮＭＯＳトランジ
スタのしきい値電圧も低く してしまうと、その大きな
W長も関係してリーク電流が著しく増大する。静電破壊
防止回路を構成するＮＭＯＳトランジスタのしきい値電
圧は半導体装置の動作には直接影響しないので、しきい
値電圧を半導体装置を構成するＭＯＳトランジスタのし
きい値より高く設定すれば課題は解決するが、そのため
のフォトリソグラフイー工程を必要とするので工程増と
なってしまう。
装置、特に低消費電力を志向した場合に、前記静電破壊
防止回路のＮＭＯＳ型トランジスタで発生する、サブス
レッショルド領域のオフリーク電流が、半導体装置のス
タンバイ電流増加の原因となる。すなわち低消費電力と
するためには低電圧動作を求められるわけであるが、こ
れを達成するためには半導体装置を構成するMO Sトラン
ジスタのしきい値電圧を低く設定しなければならない。
同様に、静電破壊防止回路を構成するＮＭＯＳトランジ
スタのしきい値電圧も低く してしまうと、その大きな
W長も関係してリーク電流が著しく増大する。静電破壊
防止回路を構成するＮＭＯＳトランジスタのしきい値電
圧は半導体装置の動作には直接影響しないので、しきい
値電圧を半導体装置を構成するＭＯＳトランジスタのし
きい値より高く設定すれば課題は解決するが、そのため
のフォトリソグラフイー工程を必要とするので工程増と
なってしまう。
Claims (2)
- 【請求項１】 MOS型トランジスタを、外部からの入力
あるいは出力信号を伝達する配線に対し並列に接続する
構造を有する半導体装置の静電破壊防止回路。 - 【請求項２】 前記静電破壊防止回路を構成するMOS型
トランジスタがP型ポリシリコンをゲート電極とするＮ
ＭＯＳ型トランジスタであることを特徴とする半導体装
置の静電破壊防止回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153372A JPH11345886A (ja) | 1998-06-02 | 1998-06-02 | 半導体装置の静電破壊防止回路 |
| US09/323,505 US6469351B1 (en) | 1998-06-02 | 1999-06-01 | Electrostatic breakdown prevention circuit for semiconductor device |
| TW088109154A TW405245B (en) | 1998-06-02 | 1999-06-02 | Electrostatic breakdown prevention for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153372A JPH11345886A (ja) | 1998-06-02 | 1998-06-02 | 半導体装置の静電破壊防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345886A true JPH11345886A (ja) | 1999-12-14 |
Family
ID=15561025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10153372A Pending JPH11345886A (ja) | 1998-06-02 | 1998-06-02 | 半導体装置の静電破壊防止回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6469351B1 (ja) |
| JP (1) | JPH11345886A (ja) |
| TW (1) | TW405245B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066623A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 개선된 폴리실리콘의 식각 단면을 갖는 트랜지스터의게이트 형성 방법 |
| JP2003078025A (ja) * | 2001-09-06 | 2003-03-14 | New Japan Radio Co Ltd | 入出力保護回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032543A (ja) * | 2004-07-14 | 2006-02-02 | Seiko Instruments Inc | 半導体集積回路装置 |
| JP4987309B2 (ja) * | 2005-02-04 | 2012-07-25 | セイコーインスツル株式会社 | 半導体集積回路装置とその製造方法 |
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