CN101771079A

CN101771079A - 一种源极为肖特基结的隧穿晶体管结构及其制造方法

Info

Publication number: CN101771079A
Application number: CN200910247546A
Authority: CN
Inventors: 王鹏飞; 吴东平; 张卫
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2009-12-30
Filing date: 2009-12-30
Publication date: 2010-07-07

Abstract

本发明属于半导体器件技术领域，具体公开了一种源极为肖特基结的隧穿晶体管(TFET)结构及其制备方法，该隧穿晶体管采用源极为肖特基结的U形沟道结构，其驱动电流得到提高的同时漏电流也得到了减小；同时，该隧穿晶体管利用自对准金属硅化物工艺形成晶体管的栅极、源极和漏极，工艺过程简单，成本低廉，器件的性能得到了很大提升；而且，使用不同的肖特基结做为U形沟道的N型隧穿晶体管(NTFET)和P型隧穿晶体管(PTFET)的源极，可以制成类似CMOS结构的互补隧穿晶体管(CTFET)。

Description

一种源极为肖特基结的隧穿晶体管结构及其制造方法

技术领域

本发明属于半导体器件技术领域，具体涉及一种源极为肖特基结的U形沟道隧穿晶体管结构。同时，本发明还提出了一种源极为肖特基结的U形沟道隧穿晶体管结构的制造方法。

背景技术

近年来，以硅集成电路为核心的微电子技术得到了迅速的发展，集成电路芯片的发展按比例逐步缩小，基本上遵循摩尔定律，即半导体芯片的集成度以每18个月翻一番的速度增长。可是随着半导体芯片集成度的不断增加，半导体器件的尺寸越来越小，MOS晶体管的沟道长度也在不断的缩短，当MOS晶体管的沟道长度变得非常短时，短沟道效应在所有的标准金属氧化物半导体场效应晶体管(MOSFET)中都是常见的，它使晶体管的漏电流上升、阈值电压降低。通过提高通道区掺杂，可以降低短沟道效应，但其代价是电子迁移率降低、速度减慢、发生电子雪崩击穿的危险加大。为了能够继续延续过去40年的发展趋势，必须克服由此带来的材料和工艺方面的诸多障碍。但是，器件能够按比例缩小的前提条件是控制短沟道效应，从而器件才能够维持长沟道器件的特性并且可靠的运行。

如今的集成电路器件技术已经处于45nm左右，MOS管源极和漏极间的漏电流随沟道长度的缩小迅速上升。在30nm以下，有必要使用新的器件以获得较小的漏电流，降低芯片功耗。解决上述问题的方案之一就是采用隧穿晶体管结构。隧穿晶体管是一种漏电流非常小的晶体管，可以进一步缩小电路的尺寸、降低电压，大大降低芯片的功耗。可是尽管隧穿晶体管可以缩小到20纳米，但是其漏电流也在随器件的缩小而不断上升。普通隧穿晶体管的驱动电流较MOS晶体管的驱动电流低3-4个数量级，因此需要提高其驱动电流，以提高集成隧穿晶体管的芯片的性能。目前面临的问题是在提高隧穿晶体管驱动电流的同时往往会导致隧穿晶体管的漏电流上升，这样就会影响半导体器件的性能。

发明内容

本发明的目的在于提出一种隧穿晶体管结构，该隧穿晶体管的驱动电流得到提升的同时其漏电流也可以得到减小。

本发明提出的隧穿晶体管结构，该隧穿晶体管包括至少一个半导体衬底、一个源极、一个漏极和一个栅极。并采用U形沟道结构，其中，源极采用肖特基结。

所述的半导体衬底为单晶硅、多晶硅、绝缘体上硅(SOI)或者绝缘体上锗；所述的源极、漏极和栅极是通过自对准金属硅化物工艺形成的；所述的金属硅化物是硅化钛、硅化钴、硅化镍、硅化铂、锗硅化镍或者是它们之间的混合物；所述的栅极结构包括至少拥有一个导电层和一个将导电层与半导体衬底隔离的绝缘层；所述的导电层为多晶硅、无定形硅、钨金属、氮化钛、氮化钽或者金属硅化物；所述的绝缘层为SiO₂、HfO₂、HfSiO、HfSiON、SiON或Al₂O₃，或者它们之中几种的混合物。

因为该隧穿晶体管的源极采用肖特基结，其驱动电流得到了提升，同时，由于该隧穿晶体管采用U形沟道结构，其漏电流也得到了抑制。因此，本发明提出的隧穿晶体管在驱动电流得到提高的同时漏电流也得到了减小。

同时，使用不同的肖特基结做为U形沟道的N型隧穿晶体管和P型隧穿晶体管的源极，可以制成类似CMOS的互补隧穿晶体管结构，在此，针对P型隧穿晶体管，使用功函数范围为3.8-4.61电子伏特的硅化物，针对N型隧穿晶体管，使用功函数范围为4.611-5.2电子伏特的硅化物材料。

本发明还提供了一种隧穿晶体管的制造方法，该方法包括下列步骤：

提供一个半导体集成电路衬底；在所述衬底上注入离子形成第一种掺杂的区域；利用光刻技术和刻蚀技术形成器件的沟道结构；依次淀积形成氧化物介质层、高K材料介质层、导电层和多晶硅层；对氧化物介质层、高K材料介质层、导电层和多晶硅层进行刻蚀形成器件的栅极结构，并且露出用于形成硅化物源极和漏极的硅区；淀积绝缘介质，再对所述的绝缘介质进行刻蚀形成侧墙结构；淀积一层金属层并退火，使之与所述硅区中的硅形成金属硅化物；去除残留的金属；形成接触与互连布线。

所述第一种掺杂为n型，或者所述第一种掺杂为p型；所述的绝缘介质为SiO₂、Si₃N₄或者它们之间相混合的绝缘材料。所述氧化物介质层为氧化硅介质层。所述的第一种掺杂区域的一部分被所述的后续的沟道形成工序刻蚀去。

本发明还提供一种集成电路芯片，该芯片上至少有一个半导体器件为前述的隧穿晶体管结构或前述的互补隧穿晶体管结构。

本发明提出的隧穿晶体管和互补隧穿晶体管具有低漏电流、高驱动电流、低功耗、集成度高等优点，可以取代CMOS技术，特别适用于低功耗芯片的制造。

附图说明

图1为本发明实例中的一个半导体衬底的截面图。

图2为继图1后在提供的衬底上进行离子注入形成掺杂区域后的截面图。

图3为继图2后在提供的半导体衬底上淀积形成介质层和光阻层。

图4为继图3后形成器件的U形沟道结构后的截面图。

图5为继图4后去除介质层和光阻层，再依次淀积形成栅氧化物介质层、高k介质层、导电层、多晶硅层和光阻层后的截面图。

图6为继图5后形成器件的栅极结构后的截面图。

图7为继图6后形成一层氧化物介质层并对其进行刻蚀后的截面图。

图8为继图7后形成器件的侧墙结构后的截面图。

图9为继图8后形成一层金属层后的截面图。

图10为继图9后形成硅化物，并去除多余的金属层后的截面图。

图11为继图10后进行金属布线后的截面图。

图12为本发明的一种互补隧穿晶体管结构的截面图。

具体实施方式

下面将参照附图对本发明的一个示例性实施方式作详细说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不是完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。

参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语晶片和衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。

实例1，单U形沟道的肖特基结隧穿晶体管器件

请参照图1，提供一个半导体集成电路衬底，所示10为硅衬底中轻掺杂的n型或p型离子区域；11为硅衬底中轻掺杂的p型或n型离子区域，或者为氧化物；12为硅衬底中轻掺杂的n阱或p阱，或者为氧化物。

如图2，在提供的集成电路衬底上淀积一层薄膜101比如光阻层，然后刻蚀部分薄膜101，再进行离子注入，该离子比如为n⁺离子，102为n⁺离子注入后形成的掺杂区域。

如图3，去除薄膜101后，淀积形成薄膜103和薄膜104，薄膜103比如为Si₃N₄，薄膜104为光阻层。

如图4，对薄膜103和薄膜104进行刻蚀形成器件的U形沟道105，窗口106指被刻蚀掉的掺杂区域102的部分掺杂区域，这里相当于利用自对准工艺形成掺杂的区域。

如图5，去除薄膜103和薄膜104，然后依次形成薄膜107、薄膜108、薄膜109、薄膜110、薄膜111和薄膜112，薄膜107比如为SiO₂，薄膜108为高k介质层，薄膜109比如为TiN或者TaN，薄膜110为多晶硅，薄膜111比如为Si₃N₄，薄膜112为光阻层。

如图6，对薄膜107、薄膜108、薄膜109、薄膜110、薄膜111和薄膜112进行刻蚀形成器件的栅极结构，并去除剩余的薄膜111和薄膜112。

如图7，淀积一层薄膜113和光阻层，然后对光阻层和薄膜113进行刻蚀，再除光阻层，薄膜113比如为SiO₂。

如图8，淀积一层薄膜114和光阻层，再对光阻层和薄膜114进行刻蚀形成侧墙结构，然后去除光阻层，薄膜114比如为Si₃N₄。

如图9，淀积一层金属层115，可以为钛、钴、镍、铂、锗或者是它们之间的混合物。

如图10，利用退火技术形成硅化物116、117和118，然后去除多余的金属层115。

如图11，将器件进行互连，薄膜122为TiN、Ti、Ta、或者TaN，金属导线119、120和121为铜或者钨。

这样一个单U形沟道的肖特基结隧穿晶体管器件就形成了。

实例2，双U形沟道肖特基结隧穿晶体管器件

如图12，为由源极为肖特基结的U形沟道的N型隧穿晶体管(NTFET)501和P型隧穿晶体管(PTFET)502构成的互补隧穿晶体管(CTFET)500结构。在半导体衬底上，200为形成的隔离槽介质层；201为n⁺离子注入后形成的掺杂区域；202为p⁺离子注入后形成的掺杂区域；203为氧化物介质层比如为SiO₂；204为高k介质层；205为金属层比如为TiN或者TaN；207、208、212、213、214和215为形成的硅化物区域，可以是硅化钛、硅化钴、硅化镍、硅化铂、锗硅化镍或者是它们之间的混合物；209为绝缘层比如为Si₃N₄，该绝缘层也可以不存在；210为介质层比如为SiO₂；211为侧墙结构比如为Si₃N₄；216、217、218、219、220、和221为金属导线可以为铜或者钨；222为TiN、Ti、Ta、或者TaN。双U形沟道的肖特基结隧穿晶体管器件的制造工艺与单U形沟道肖特基结隧穿晶体管器件的制造工艺类似，在此，我们不再做详细叙述。

如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。

Claims

1.一种隧穿晶体管结构，其特征在于，该隧穿晶体管包括至少一个半导体衬底、一个源极、一个漏极和一个栅极；并采用U形沟道结构；其中，所述的源极采用肖特基结。

2.根据权利要求1所述的结构，其特征在于，所述的半导体衬底为单晶硅、多晶硅、绝缘体上硅或者绝缘体上锗。

3.根据权利要求1所述的结构，其特征在于，所述的源极、漏极和栅极是通过自对准金属硅化物工艺形成的。

4.根据权利要求3所述的结构，其特征在于，所述的金属硅化物是硅化钛、硅化钴、硅化镍、硅化铂或锗硅化镍，或者是它们之中几种的混合物。

5.根据权利要求1所述的结构，其特征在于，所述的栅极包括至少有一个导电层和一个将导电层与半导体衬底隔离的绝缘层。

6.根据权利要求5所述的结构，其特征在于，所述的导电层为多晶硅、无定形硅、钨金属、氮化钛、氮化钽或者金属硅化物。

7.根据权利要求5所述的结构，其特征在于，所述的绝缘层为SiO₂、HfO₂、HfSiO、HfSiON、SiON或Al₂O₃，或者它们之中几种的混合物。

8.一种隧穿晶体管的制造方法，其特征在于，该方法包括下列步骤：

提供一个半导体集成电路衬底；

在所述衬底上注入离子形成第一种掺杂区域；

利用光刻技术和刻蚀技术形成器件的U形沟道结构；

依次淀积形成氧化物介质层、高K材料介质层、导电层和多晶硅层；

对氧化硅介质层、高K材料介质层、导电层和多晶硅层进行刻蚀形成器件的栅极结构，并且露出用于形成硅化物源极和漏极的硅区；

淀积绝缘介质，再对所述的绝缘介质进行刻蚀形成侧墙结构；

淀积一层金属层并退火，使之与所述硅区中的硅形成金属硅化物；

去除残留的金属；

形成接触与互连布线。

9.根据权利要求8所述的方法，其特征在于，所述第一种掺杂为n型，或者为p型。

10.根据权利要求8所述的方法，其特征在于，所述的绝缘介质为SiO₂、Si₃N₄或者它们之间相混合的绝缘材料。

11.根据权利要求8所述的方法，其特征在于，所述的第一种掺杂区域的一部分被所述的后续的沟道形成工序刻蚀去。

12.一种互补隧穿晶体管结构，其特征在于，该互补隧穿晶体管由通过权利要求10所述方法制备而成的N型隧穿晶体管和P型隧穿晶体管构成。

13.根据权利要求12所述的结构，其特征在于，所述的N型隧穿晶体管使用功函数较高的硅化物，其功函数范围为4.611-5.2电子伏特；所述的P型隧穿晶体管使用功函数较低的硅化物，其功函数范围为3.8-4.61电子伏特。

14.一种集成电路芯片，其特征在于，该芯片上至少有一个半导体器件为权利要求1所述的隧穿晶体管结构，或者为权利要求12所述的互补隧穿晶体管结构。