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JPS588588B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS588588B2
JPS588588B2 JP50062858A JP6285875A JPS588588B2 JP S588588 B2 JPS588588 B2 JP S588588B2 JP 50062858 A JP50062858 A JP 50062858A JP 6285875 A JP6285875 A JP 6285875A JP S588588 B2 JPS588588 B2 JP S588588B2
Authority
JP
Japan
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type
semiconductor integrated
integrated circuit
changing
circuit
Prior art date
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Expired
Application number
JP50062858A
Other languages
English (en)
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JPS51139285A (en
Inventor
阿部正義
寺西祐一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP50062858A priority Critical patent/JPS588588B2/ja
Priority to US05/685,529 priority patent/US4084105A/en
Publication of JPS51139285A publication Critical patent/JPS51139285A/ja
Publication of JPS588588B2 publication Critical patent/JPS588588B2/ja
Expired legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
    • H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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Description

【発明の詳細な説明】 本発明は、半導体集積回路、特にマスタースライス方式
により品種切換えが行なわれる絶縁ゲート形半導体集積
回路（ＭＯＳＬＳＩ）に関する。
半導体集積回路を製造するには、拡散パターン形成用マ
スク、配線パターン形成用マスク等の複数枚のマスクが
必要である。
このマスクは各品種毎に異なり、しかもその製造はかな
り面倒であるため、集積回路を生産する立場からみれば
“多品種、少量生産”は好ましくない。
しかし、“多品種、少量生産”の要望は強く、そのよう
な場合に利用される方法の１つとしていわゆるマスター
スライス方式が知られている。
その代表的なものは、プロセス中の拡散工程終了までの
パターンを共通にして、配線パターンのみを品種によっ
て変更する方法である。
すなわち、この方法はアルミニウム配線パターンの形成
用マスクを変更するのであり、たとえばＸ系統の配線を
生かす品種と、Ｙ系統の配線を生かす品種とを切換える
ような場合には、第１図に示すような共通の配線パター
ンマスクを用意しておき、第２図ＡおよびＢに示すよう
に端子１をＸ側の端子２ＸあるいはＹ側の端子２Ｙに接
続することにより、その切換えを行なう。
ところで、マスタースライス方式により、エンハンスメ
ント形絶縁ゲートトランジスタ（Ｅ形ＭＯＳＦＥＴ）と
デプリーション形絶縁ゲートトランジスタ（Ｄ形ＭＯＳ
ＦＥＴ）とで構成されるＭＯＳＬＳＩの品種を切換える
場合には、リード・オンリー・メモリ（ＲＯＭ）以外の
いわゆるランダムロジック部については上記のようなア
ルミニウム配線パターンの変更によりそのロジックを切
換え、また、ＲＯＭの方は行列状に形成したＦＥＴのど
れをＤ形にするかによりその変更を行なっている。
従って、上記ＭＯＳＬＳＩにおいて、ＲＯＭの変更およ
びロジックの切換えを同時に行なう場合には、Ｄ形ＭＯ
ＳＦＥＴ形成用と配線パターン形成用との２枚のマスク
を変更しなければならない。
そこで、本発明は、上記ＭＯＳＬＳＩにおける品種切換
えにおいて、その変更マスクの枚数を減らすことにより
、そのプロセスを容易化することを目的とする。
このため本発明では、上記ランダムロジック部のロジッ
ク切換えをもＲＯＭと同様、Ｄ形ＭＯＳＦＥＴ形成用マ
スクの変更で行なう点に特徴がある。
以下、本発明の構成を図面に基ずいて詳細に説明する。
第３図は本発明で用いるＭＯＳＦＥＴの接続回路図、第
４図ＡおよびＢはそれを利用して得られるロジック例を
示す図である。
図に示すように、２つのＭＯＳＦＥＴ Ｑ１，Ｑ２は直
列に接続されでおり、ＦＥＴＱ１のドレイン側は電源（
−ＶＤＤ）に、またＦＥＴＱ２のソース側は接地されで
いる。
そして、各ＦＥＴＱ１，Ｑ２のゲートはそれぞれのソー
ス側に接続され、すなわちＦＥＴＱ１のゲートは直列接
続点３での電位と、またＦＥＴＱ２のゲートは接地電位
と同電位である。
本発明では、このようなＭＯＳＦＥＴの構成を基本パタ
ーンとし、ＦＥＴＱ１あるいはＦＥＴＱ２のいずれをデ
プリーション形にするかにより上記接続点３からの出力
を“１”あるいは“０”として得る。
デプリーション形にする方法としては、ＦＥＴＱ１，Ｑ
２を予めエンハンスメント形にしでおいた後、そのチャ
ンネル部分にボロン等の不純物イオンを打込むことによ
り行なう。
この場合、第４図Ａに示すようにＦＥＴＱ４の方をデプ
リーション形にした際、上記接続点３からの出力は−Ｖ
ＤＤレベル（“１”）となり、また同図Ｂに示すように
ＦＥＴＱ２の方をそうした際、接続点３からの出力は接
地レベル（“０”）となる。
さて、上記構成により前記Ｘ系統の配線を生かす品種と
、Ｙ系統の配線を生かす品種とを切換える場合には、た
とえば第５図に示すような接続を利用できる。
すなわち、ＦＥＴＱ１とＦＥＴＱ２との接続点３が“１
”の場合には、アンドゲート４を介してＸ系統の配線が
生かされ、他方、上記接続点３が“０”の場合には、ナ
ンドゲート５およびアンドゲート６を介してＹ系統の配
線が生かされ、それらによりその切換えが行なわれる。
上述のように、本発明のマスタースライス方式による品
親の切換えが行なわれる半導体集積回路によれば、デプ
リーション形ＦＥＴ形成用のマスクを変更することのみ
により、ＭＯＳＬＳＩの品種を切換えるようにしている
ため、ＲＯＭとランダムロジック部とを同時に変更する
際にも、変更するマスクは上記マスク１枚で良く、従っ
てそのプロセスを容易化することができる。
【図面の簡単な説明】
第１図は従来のマスタースライス方式における基本パタ
ーンの一例図、第２図ＡおよびＢはそれを利用した品種
切換え例を示す図、第３図は本発明における基本パター
ン図、第４図ＡおよびＢはその動作例図、第５図は本発
明による品種切換え例を示す図である。 １，２Ｘ，２Ｙ・・・・・・端子、３・・・・・・直列
接続点、４・・・・・・アンドゲート、５・・・・・・
ナンドゲート、６・・・・・・アンドゲート、Ｑ１，Ｑ
２・・・・・・ＭＯＳＦＥＴ。

Claims (1)

    【特許請求の範囲】
  1. １ 電源端子間に直列接続された第１と第２の絶縁ゲー
    トトランジスタを含み上記第１と第２の絶縁ゲートトラ
    ンジスタのいずれがデプリーション形にされているかに
    よってその出力レベルが決定される第１の回路と、上記
    第１の回路の出力電圧を受け、上記出力電圧のレベルに
    応じてその論理機能が変更されるようにされた論理回路
    とを備えてなることを特徴とする半導体集積回路。
JP50062858A 1975-05-28 1975-05-28 半導体集積回路 Expired JPS588588B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP50062858A JPS588588B2 (ja) 1975-05-28 1975-05-28 半導体集積回路
US05/685,529 US4084105A (en) 1975-05-28 1976-05-11 LSI layout and method for fabrication of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP50062858A JPS588588B2 (ja) 1975-05-28 1975-05-28 半導体集積回路

Publications (2)

Publication Number Publication Date
JPS51139285A JPS51139285A (en) 1976-12-01
JPS588588B2 true JPS588588B2 (ja) 1983-02-16

Family

ID=13212406

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50062858A Expired JPS588588B2 (ja) 1975-05-28 1975-05-28 半導体集積回路

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US (1) US4084105A (ja)
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