[go: up one dir, main page]

KR100401495B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents

반도체 소자의 트랜지스터 제조방법 Download PDF

Info

Publication number
KR100401495B1
KR100401495B1 KR10-2000-0084509A KR20000084509A KR100401495B1 KR 100401495 B1 KR100401495 B1 KR 100401495B1 KR 20000084509 A KR20000084509 A KR 20000084509A KR 100401495 B1 KR100401495 B1 KR 100401495B1
Authority
KR
South Korea
Prior art keywords
gate line
region
transistor
source
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR10-2000-0084509A
Other languages
English (en)
Other versions
KR20020055152A (ko
Inventor
조남홍
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0084509A priority Critical patent/KR100401495B1/ko
Publication of KR20020055152A publication Critical patent/KR20020055152A/ko
Application granted granted Critical
Publication of KR100401495B1 publication Critical patent/KR100401495B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 다중-입력신호를 갖는 NOR 게이트에서 입력신호의 개수에 상관없이 트랜지스터의 소오스 영역을 모든 트랜지스터가 레이아웃상에서 공유하게 함으로써 면적을 감소시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 반도체 기판에 활성영역을 정의한 후, 상기 반도체 기판상에 다각형 구조를 갖는 게이트 라인을 형성하는 공정과, 상기 다각형 구조의 게이트 라인 양측면의 상기 활성영역에 소오스/드레인 영역을 형성하는 공정과, 상기 소오스/드레인 영역과 연결되도록 메탈라인을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 트랜지스터 제조방법{method for manufacturing of transistor of semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 다중-입력신호를 갖는 NOR 게이트에서 게이트 입력신호의 개수에 상관없이 트랜지스터의 소오스 영역을 모든 트랜지스터가 레이아웃상에서 공유하게 함으로써 면적을 감소시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 트랜지스터 제조방법에 대하여 설명하면 다음과 같다.
도 1은 일반적인 다중-입력신호를 갖는 트랜지스터의 회로도이고, 도 2는 도 1의 A 부분을 개략적으로 나타낸 레이아웃도이다.
도 1 및 도 2에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)의 일정영역에 활성영역(10)을 정의한 후, 상기 활성영역과 수직한 방향으로 일정간격을 가지고 형성되는 복수개의 게이트 라인(20)과, 상기 게이트 라인(20) 양측면에 불순물 이온주입 공정을 수행하여 상기 활성영역(10)에 형성되는 소오스 영역(S) 및 드레인 영역(D)과, 상기 소오스 영역(S)과 드레인 영역(D)에 각각 연결되도록 상기 게이트 라인(20)과 같은 방향으로 그 사이에 형성되는 복수개의 메탈 라인(30a)(30b)으로 구성된다. 이때, 상기 메탈라인(30a)은 서로 연걸되어 상기 소오스 영역(S)을 상호연결하고, 상기 메탈라인(30b)도 서로 연결되어 상기 드레인 영역(D)을 상호연결한다.
한편, 상기 소오스 영역(S)이 도 1과 같이 회로상에서는 공통단자임에도 불구하고 도 2의 레이아웃도에서는 게이트 입력수(A,B,C,‥F)가 늘어남에 따라 계속 트랜지스터의 소오스 영역(S)이 요구된다. 즉, 소오스 영역(S)은 단지 2개의 게이트 입력신호에 대해서만 공통 단자로 작용한다.
따라서, 트랜지스터 전체면적은 n개의 입력을 가질 경우 소오스 영역의 면적이 n/2배 만큼 드레인 영역의 면적이 (n/2)+1배 만큼 늘어나므로 게이트 입력신호의 개수가 많아질수록 소오스/드레인영역의 면적이 그만큼 늘어나게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 트랜지스터의 입력 개수와 상관없이 트랜지스터의 소오스 영역을 모든 트랜지스터의 레이아웃도상에서 공유하게 함으로써 트랜지스터의 면적을 감소시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
도 1은 일반적인 다중-입력신호를 갖는 트랜지스터의 회로도
도 2는 도 1의 A 부분을 개략적으로 나타낸 레이아웃도
도 3은 본 발명의 일실시예에 따른 다중 입력신호를 갖는 트랜지스터의 개략적인 레이아웃도
도 4는 본 발명의 일실시예에 따른 입력신호 별로 게이트 라인을 격리시킨 것을 나타낸 트랜지스터의 레이아웃도
도 5는 도 4의 A-A′선을 나타낸 단면도
<도면의 주요 부분에 대한 부호의 설명>
40 : 활성영역 50 : 게이트 라인
60a,60b : 메탈라인
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조방법은 반도체 기판에 활성영역을 정의한 후, 상기 반도체 기판상에 다각형 구조를 갖는 게이트 라인을 형성하는 공정과, 상기 다각형 구조의 게이트 라인 양측면의 상기 활성영역에 소오스/드레인 영역을 형성하는 공정과, 상기 소오스/드레인 영역과 연결되도록 메탈라인을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
상기 특징의 바람직한 실시예는 상기 다각형 구조의 게이트 라인을 입력신호별로 격리시키기 위해 마스크 공정을 통해 상기 다각형 구조의 게이트 라인 격리 부위를 식각하는 공정을 포함하여 이루어짐을 특징으로 한다.
상기 특징의 바람직한 실시예는 상기 다각형 구조의 게이트 라인을 링-타입의 게이트 라인으로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 트랜지스터 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명의 일실시예에 따른 다중 입력신호를 갖는 트랜지스터의 개략적인 레이아웃도이다.
도 3에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)의 일정영역에 활성영역(40)을 정의한 후, 상기 반도체 기판 전면에 폴리실리콘층을 증착한다.
그리고 포토공정을 통해 상기 폴리실리콘층을 다각형 형태로 패터닝하여 복수개의 다각형 구조를 갖는 게이트 라인(50)을 형성한다.
이어서, 상기 다각형 게이트 라인(50)을 마스크로 하여 불순물 이온주입 공정을 실시하여 상기 활성영역(40)에 소오스 영역(S)과 드레인 영역(D)을 형성한 후, 상기 다각형 게이트 라인(50)을 포함한 전면에 절연막을 형성한다.
이어서, 상기 소오스 영역(S)과 드레인 영역(D)이 소정부분 노출되도록 상기 절연막을 선택적으로 제거한 후, 상기 소오스 영역(S)과 드레인 영역(D)이 각각 상호 연결되도록 복수개의 메탈라인(60a,60b)을 형성한다. 이때, 상기 소오스 영역(S)을 상호 연결한 메탈라인(60b)은 서로 연결되어 있고, 상기 드레인 영역(D)을 상호 연결한 메탈라인(60a)도 서로 연결되어 있다.
도 4는 본 발명의 일실시예에 따른 입력신호 별로 게이트 라인을 격리시킨 것을 나타낸 트랜지스터의 레이아웃도이다.
도 4에 도시한 바와 같이 반도체 기판(도면에 도시하지 않았음)의 일정영역에 다각형 형태의 활성영역(40)을 정의한 후, 상기 반도체 기판 전면에 폴리실리콘층을 증착한다.
그리고 포토공정을 통해 상기 폴리실리콘층을 선택적으로 패터닝하여 복수개의 게이트 라인(50)을 형성한다.
이어서, 상기 게이트 라인(50)을 마스크로 하여 불순물 이온주입 공정을 실시하여 상기 다각형 형태의 활성영역(40)에 소오스 영역(S)과 드레인 영역(D)을 형성하고 상기 게이트 라인(50)상에 포토레지스트를 증착하고 노광 및 현상공정을 통해 포토레지스트를 패터닝한 후, 상기 패터닝된 포토레지스트를 마스크로 하여 상기 게이트 라인(50)을 선택적으로 식각하여 트랜지스터의 게이트라인(50)을 입력신호별로 격리시킨다.즉, 상기 게이트 라인(50)은 일부가 일반 트랜지스터의 형성 후 패터닝하여 없어지기 때문에 상기 식각된 게이트라인(50)의 아래 영역은 위에 게이트라인 영역만 없다뿐이지 MOS 트랜지스터의 채널과 동일한 조건을 가지게 되므로 소오스 영역과 드레인 영역간의 단락을 막을 수 있다.이와 같이, 두번에 걸쳐 게이트라인(50)을 패터닝하는 이유는 만약 한번에 게이트라인을 형성한 후 트랜지스터 형성에 필요한 이온주입공정을 진행할 경우에는 소오스영역과 드레인영역에는 동일한 타입의 이온이 주입되므로 소오스/드레인영역은 하나의 저항으로 되어 단자간 단락을 유발하기 때문이다.
이어서, 상기 게이트 라인(50)을 포함한 전면에 절연막을 형성하고, 상기 소오스 영역(S)과 드레인 영역(D)이 소정부분 노출되도록 상기 선택적으로 절연막을 식각 제거한 후, 상기 소오스 영역(S)과 드레인 영역(D)이 각각 상호 연결되도록 복수개의 메탈라인을 형성한다. 이때, 상기 소오스 영역(S)을 상호연결한 메탈라인은 서로 연결되어 있고, 상기 드레인 영역(D)을 상호연결한 메탈라인도 서로 연결되어 있다.
도 5는 도 4의 A-A′선을 나타낸 단면도이다.
도 5에 도시한 바와 같이 NMOS트랜지스터의 예를 들면, 채널영역은 문턱전압 조절을 위해 p 타입 이온주입을 하므로 A - A'영역은 n+- p-- n+형태가 되므로 직접 단락은 발생하지 않는다.
한편, 상기 다각형 게이트 라인(50)의 일부영역을 식각한 후, 별도의 마스크 공정 없이 p+이온주입을 진행할 수 있어 소오스 영역(S)과 드레인 영역(D)간의 격리 특성을 향상시킬 수 있다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 트랜지스터 제조방법에 있어서는 다음과 같은 효과가 있다.
다중입력 신호를 갖는 로직 회로의 레이아웃을 다각형 형태의 게이트 구조와 입력 게이트의 신호 격리 마스크를 이용함으로써 트랜지스터의 면적을 감소시킬 수 있다.

Claims (3)

  1. 반도체 기판에 활성영역을 정의한 후, 상기 반도체 기판상에 다각형 구조를 갖는 게이트 라인을 형성하는 공정과;
    상기 다각형 구조의 게이트 라인 양측면의 상기 활성영역에 소오스/드레인 영역을 형성하는 공정과;
    상기 소오스영역을 상호연결하는 제 1 메탈라인과 상기 드레인영역을 상호연결하는 제 2 메탈라인을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 다각형구조의 게이트라인의 일부를 식각하여 상기 다각형 구조의 게이트라인을 입력신호별로 격리시키는 공정을 추가로 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  3. 제 1 항에 있어서,
    상기 다각형 구조의 게이트 라인을 링-타입의 게이트 라인으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
KR10-2000-0084509A 2000-12-28 2000-12-28 반도체 소자의 트랜지스터 제조방법 Expired - Lifetime KR100401495B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0084509A KR100401495B1 (ko) 2000-12-28 2000-12-28 반도체 소자의 트랜지스터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0084509A KR100401495B1 (ko) 2000-12-28 2000-12-28 반도체 소자의 트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR20020055152A KR20020055152A (ko) 2002-07-08
KR100401495B1 true KR100401495B1 (ko) 2003-10-17

Family

ID=27687903

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0084509A Expired - Lifetime KR100401495B1 (ko) 2000-12-28 2000-12-28 반도체 소자의 트랜지스터 제조방법

Country Status (1)

Country Link
KR (1) KR100401495B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060065A (ja) * 2001-08-09 2003-02-28 Sanyo Electric Co Ltd 半導体装置のパターンレイアウト方法
KR100975971B1 (ko) * 2003-04-17 2010-08-13 매그나칩 반도체 유한회사 고전압 소자 및 그의 제조 방법

Also Published As

Publication number Publication date
KR20020055152A (ko) 2002-07-08

Similar Documents

Publication Publication Date Title
US5449637A (en) Method of producing low and high voltage MOSFETs with reduced masking steps
KR20090083349A (ko) 본질적으로 균일한 패턴 밀도로 형성된 회로들을 갖는 반도체 장치 및 반도체 장치 제조 방법
US6274914B1 (en) CMOS integrated circuits including source/drain plug
KR19980024045A (ko) 반도체장치 및 그의 제조방법
JP2006500759A (ja) 基板への相互接続を有する集積回路およびその製造方法
KR100401495B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100232197B1 (ko) 반도체 소자의 제조 방법
KR100331844B1 (ko) 씨모스소자
JP2000269319A (ja) 半導体装置およびその製造方法
KR950001955B1 (ko) 반도체장치와 그 제조방법
KR100267196B1 (ko) 반도체장치
KR100298449B1 (ko) 반도체소자및그제조방법
JP2517452B2 (ja) 半導体装置
JP3226252B2 (ja) 半導体装置の製造方法
KR0161893B1 (ko) 반도체 소자의 구조 및 제조방법
KR100268928B1 (ko) 반도체소자제조방법
KR940001814B1 (ko) 트랜지스터의 공통소오스 콘택구조
KR0147776B1 (ko) 씨모드 인버터의 결선방법
KR100290486B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR0135718B1 (ko) 반도체 소자의 제조방법
KR100280531B1 (ko) 씨모스 트랜지스터 제조방법
KR0131741B1 (ko) 반도체 기억장치 및 그 제조방법
JP2596405B2 (ja) 半導体集積回路装置の製造方法
JP2759624B2 (ja) 半導体素子の構造及びその製造方法
JPH03283566A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20001228

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20021028

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20030731

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20030930

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20031001

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20060822

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20070821

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20080818

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20090814

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20100824

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20110825

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20120823

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20120823

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20130821

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20140820

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20150818

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20160817

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20160817

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20170818

Start annual number: 15

End annual number: 15

FPAY Annual fee payment

Payment date: 20180820

Year of fee payment: 16

PR1001 Payment of annual fee

Payment date: 20180820

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20200819

Start annual number: 18

End annual number: 18

PC1801 Expiration of term

Termination date: 20210628

Termination category: Expiration of duration