KR100248448B1

KR100248448B1 - 디지탈 신호 처리 회로

Info

Publication number: KR100248448B1
Application number: KR1019900011519A
Authority: KR
Inventors: 후지따다다오; 이나바요시아끼; 다까야마쥰
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1989-07-29
Filing date: 1990-07-28
Publication date: 2000-03-15
Anticipated expiration: 2010-07-28
Also published as: JP2930325B2; KR910003504A; EP0411504B1; US5117383A; EP0411504A2; EP0411504A3; DE69032382D1; DE69032382T2; JPH0360509A

Abstract

입력 데이터를 RMS 코드 데이터로 변환시키는 RNS 인코더에 상기 입력 데이터를 RNS 코드이 하나 이상의 모듈로의 배수로 변환시키는 변환기가 제공되는 소위 RNS 시스템의 디지털 신호 처리 회로가 개시된다. 상기 변환기는 상기 모듈로의 처리 시스템에서 고장이 발생하는 경우 디지털 신호 처리 회로의 출력에 기초해서 고장이 발생한 위치를 검출하도록 동작한다.

Description

디지털 신호 처리 회로

제1도는 RNS 방식을 사용한 종래의 디지털 필터 장치의 구성을 도시한 블럭도.

제2도는 본 발명에 따른 디지털 필터 장치의 구성을 도시한 블럭도.

제3a도 및 3b도는 제2도에 도시된 디지털 필터 장치에서 고장 진단 모드의 동작을 도시하는 파형도.

제4도는 본 발명에 따른 디지털 필터 장치의 변형 실시예의 주요부를 도시한 블럭도.

제5도는 제2도에 도시된 디지털 필터 장치에서 디코더의 구성에 대한 실시예를 도시한 블럭도.

제6도는 제2도에 도시된 디코더에서 랜덤 노이즈 발생기의 구성에 대한 실시예를 도시한 블럭도.

제7도는 제2도에 도시된 디코더에서 분수 데이터 처리 회로의 캐리 발생 상태도.

제8도는 제2도에 도시된 디코더에서 또다른 랜덤 노이즈 발생 회로의 구성에 대한 다른 실시예를 도시한 블럭도.

* 도면의 주요부분에 대한 부호의 설명

40 : 인코더부 50 : 필터부

60 : 디코더부

본 발명은 소위 RNS 방식을 채용한 디지털 신호 처리 회로에 관한 것이며, 상기 회로에 있어서, 2진 코드로 표현된 입력 데이터가 RNS 코드로 변환된 후에 처리되며 상기 RNS 코드는 상기 입력 데이터를 다수의 모듈로로 나누어 얻어진 잉여의 조합으로 상기 입력 데이터를 나타낸다.

디지털 신호 처리 회로로서, RNS(나머지 수 연산법)를 이용하여 연산 처리하는 시스템이 1959년 6월자 전자 컴퓨터의 IRE 트랜잭션 EL-8권 제6호의 140 내지 147 페이지 또는 1984년 5월자 IEEE 컴퓨터 제17권, 제5호의 50 내지 61 페이지에서 제안되어 있다.

RNS 방식을 채용한 디지털 신호 처리 시스템에서는, 2진 코드로 표현된 입력 데이터가 RNS 코드로 변환되며, 이 RNS 코드에서 입력 데이터는 상기 입력 데이터를 다수의 모듈로로 나누어 얻은 잉여의 조합으로 표현되며, 상기 모듈로에 할당된 각 시스템마다 모듈로 연산(modulo operation)이 수행되기 때문에, 산술 연산시에 2진 연산 동작에서와 같은 캐리 연산을 수행할 필요가 없어져서 디지털 신호는 보다 정확하고 보다 높은 처리 속도로 처리될 수 있다.

상술된 RNS 방식을 채용한 디지털 신호 처리용 시스템으로서는, 1984년 4월자 "전기통신연합조약"의 J67-1권, 제4호의 536 내지 543 페이지에서 개시된 바와 같은 디지털 필터 시스템이 있다.

상기 RNS 방식을 채용한 디지털 필터 장치는 제1도에서 도시된 바와 같이 구성된다.

제1도에 도시된 RNS 방식의 디지털 필터 장치는 상기 2진 코드로 표현된 디지털 비디오 신호 D_BI가 입력되는 인코더부(40)와, 상기 인코더부(40)의 출력이 입력되는 필터부(50)와, 상기 필터부(50)의 출력이 공급되는 디코더부(60)로 구성된다.

상기 인코더부(40)는 각각 ROM 변환표에 의해 형성된 (n+1)개의 인코더(41, 42, ...)로 구성된다. 상기 인코더(41, 42, ...)에서 사용된 변환표는, 서로에 대하여 소수 관계인(n+1)개의 양의 정수에 의해 2진 코드 데이터를 나누어 얻어지고, 모듈로 m₀, m₁, m₂, ..., m_n각각에 연관된 잉여 데이터 R₀, R₁, R₂, ..., R_n가 기록된 ROM에 이해 구성된다.

상기 인코더부(40)에 입력된 2진 코드로 표현된 디지털 비디오 신호 D_BI는 변환표를 이용하는 인코더(41, 42, ...)에 의해 모듈로 m₀, m₁, m₂, ..., m_n에 각각 관련된 잉여 데이터 R₀, R₁, R₂, ..., R_n으로 각각 변환된다.

상기 디지털 비디오 신호 D_BI가 인코더부(40)에 입력되면, 상기 인코더(41, 42,...)에 의해 생성된 잉여 데이터(R₀, R₁, R₂, ..., R_n)의 조합으로 표현된 상기 RNS 코드 데이터 D_RI가 상기 인코더부(40)로부터 출력된다.

상기 인코어부(40)에 의해 출력된 RNS 코드 데이터 D_RI는 필터부(50)에 공급된다.

상기 필터부(50)는 계수 m₀, m₁, m₂, ..., m_n각각에 관련된 (n+1)개의 디지털 필터 회로(51, 52,...)로 구성된다. 상기 디지털 필터 회로(51, 52, ...) 각각은 상기 잉여 데이터 R₀, R₁, R₂, ..., R_n각각에, 즉 모듈로 m₀, m₁, m₂, ..., m_n각각에 의도하는 동일한 필터 특성을 제공하기 위하여 모듈로 연산에 의해 인코더부(40)로부터 공급된 RNS 코드 데이터 D_RI를 처리한다. 한편, 상기 디지털 필터 회로(51)는 잉여 데이터 R₀에 대해 산술 모듈로 연산을 실행하고, 상기 디지털 필터 회로(52)는 잉여 데이터 R₁에 대해 산술 모듈로 연산을 실행하며, 이하 동일하게 실행하며, 디지털 필터 회로 각각은 이 회로에 할당된 잉여 데이터 각각에 대해 모듈로 연산을 실행한다.

즉, 상기 필터부(50)에서는, 상기 디지털 필터 회로(51, 52, ...)각각이 잉여 데이터 R₀, R₁, R₂, ..., R_n의 조합으로 표현된 RNS 코드 데이터 D_RI에 대해서, 모듈로 m₀, m₁, m₂, ..., m_n의 각각에 대해 별도의 모듈로 연산 처리를 실시함으로써, 의도하는 필터 특성을 갖는 잉여 데이터가 디지털 필터 회로(51, 52, ...)에 의해 형성된다. 상기 필터부(50)는 디지털 필터 회로(51, 52, ...)에 의해 얻어진 잉여 데이터의 조합으로 표현된 RNS 코드 데이터 D_RO를 출력한다.

상기 필터부(50)에 의해 출력된 RNS 코드 데이터 D_RO는 디코더부(60)에 공급된다.

상기 디코더부(60)는 ROM에 의해 형성된 변환표로 구성된다. 상기 디코더부(60)에 사용된 변환표는 RNS 코드 데이터에 대응하는 2진 코드 데이터가 변환표 데이터로서 기록된 ROM으로 구성된다.

상기 디코더부(60)는, 상기 필터부(50)로부터 공급된 RNS 코드 데이터 D_RO를 상기 변환표에 의해 대응하는 2진 코드 데이터 D_BO로 변환해서 출력한다.

상기 RNS 코드 데이터는 예를 들어 손(Son)의 잉여 정리에 근거하여 2진 코드 데이터로 변환될 수 있다.

손(Son)의 잉여 정리에 의하면, 모듈로 m_i에 의한 x 의 잉여 r_i는 심볼 mod를 사용하여 다음의 공식(1)로 표현되며,

상기 RNS 코드 데이터 D_RO는 양의 정수에 대해 소수 관계에 있는 양의 정수 m₀, m₁, m₂, ..., m_n에 의해 잉여 데이터 R₀, R₁, R₂, ..., R_n의 조합으로 표현되며, RNS 코드 데이터는,

상기 공식(2), (3), 및 (4)으로 표현되는 값 M, M_i및 N_i로부터 다음 식(5)

를 풀면 값 B를 갖는 2진 코드 데이터로 복조될 수 있다.

상기 디코더부(60)는 이와 같이 발생된 2진 코드 데이터가 변환표 데이터로서 기록되어진 ROM 변환표를 사용하여 구성될 수 있다.

제1도에서 도시된 상기 디지털 필터 장치에서, 예를 들어 n=4, m₀=7, m₁=11, m₂=13, m₃=15 및 m₄=16에 대해, 2진 코드 데이터 D_B와 RNS 코드 데이터 D_R간의 대응 관계를 이하의 표 1에서 도시된 바와 같이 표현될 수 있다.

[표 1]

RNS 방식을 이용하는 디지털 필터 장치에서 2진 코드 데이터 D_B가 연속적이면, RNS 코드 데이터 D_R도 또한 연속적으로 변화된다.

그러나, 2진 코드 데이터의 [0]을 표시하는 RNS 코드 데이터 D_R[00000]의 임의 모듈로의 잉여 데이터가 1인 것으로 판명될 때에 표현되는 2진 코드 데이터 D_B는 이하의 표 2에서 도시된 바와 같다.

[표 2]

이와 같이, RNS 코드 데이터 D_R의 모듈로 m₀, m₁, m₂, m₃, 또는 m₄중 임의의 것의 잉여 데이터의 값이 단지 1 만큼 변화될 때, 관련된 2진 코드 데이터 D_B의 값은 극심하게 변화된다는 것을 알 수 있다.

그러므로, RNS 시스템을 이용하는 디지털 필터 장치에서, 단지 한 신호 비트가다른 신호 비트와 단락 되거나 0 또는 1로 악화될 때, 디코딩 결과는 본래의 값과는 상당히 다르게 된다. 이러한 이유 때문에, 모듈로 시리즈 또는 시스템에서 고장이 발생하는 경우 신호 비트의 어느 모듈로 시스템에서 고장이 발생되었는지를 추정하는 것이 곤란하다.

RNS 방식을 이용한 디지털 필터 장치의 상기 문제점에 관련하여, 본 발명의 주요 목적은 2진 코드로 표현된 입력 데이터를, 다수의 모듈로로 나누어 얻어진 잉여의 조합으로 표시하는 RNS 코드로 변환한 후 처리하고, 신호 비트가 다른 신호 비트와 단락되거나 또는 0 또는 1로 악화되는 등의 고장이 발생한 경우, 고장 위치를 고장 진단으로 추정할 수 있는 디지털 신호 처리 회로를 제공하는 것이다. 본 발명의 보다 특정한 목적은 출력 신호의 아날로그 신호 파형을 관찰함으로써, 고장이 발생된 계수 시스템을 추정할 수 있는 디지털 신호 처리 회로를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명은 입력 데이터를 다수의 모듈로로 나누어 얻은 잉여의 조합에 의해 입력 데이터를 표시하는 RNS 코드로 변환한 후에 2진 코드로 표현된 입력 데이터를 처리하며, 본 발명에 따라 입력 데이터를 RNS 코드의 하나 이상의 모듈로로 변환시키는 입력 변환 수단을 입력 데이터를 RNS 코드로 변환시키는 RNS 인코더의 입력 측에 설치한 디지털 신호 처리 회로를 제공한다.

본 발명에 따른 디지털 신호 처리 회로에서, 2진 코드의 입력 데이터는 입력 변환 수단에 의해 RNS 코드의 하나 이상의 모듈로 mi의 배수로 변환된다. 상기 디지털 신호 처리 회로에서, 입력 데이터는 RNS 인코더의 입력측에서 RNS 코드의 하나 이상의 모듈로 m_i의 배수로 변환되고 그래서 모듈로 m_i시스템의 출력이 RNS 인코더의 출력 측에서 항상 0이 되며, 램프 파형 데이터를 입력 데이터로서 사용하면 상기 RNS 코드 데이터는 모듈로 m_i에 대응하는 계단 파형을 갖는 2진 코드에 대응하는 출력이 된다.

본 발명의 새로운 특징 및 상기 목적은 첨부된 도면을 참조하여 이하에서 상세히 기술하고자 한다.

본 발명의 실시예를 첨부된 도면을 참조하여 기술한다.

본 실시예에 있어서, 서로에 대해 소수 관계인 양의 정수 m₀, m₁, m₂, m₃, 및 m₄를 모듈로로서 갖는 RNS 방식의 디지털 필터 장치에서, 어느 신호 비트가 다른 신호 비트와 단락되거나 또는 0 또는 1로 악화되는 등의 고장 발생 시에, 고장의 위치를 고장 진단에 의해 추정할 수 있다.

제2도를 참조하면, 본 발명의 디지털 신호 처리 회로는 2진 코드 데이터 D_S및 제어 데이터 D_CTL가 공급되는 입력 변환부(1)와, 상기 변환부(1)의 변환된 출력이 공급되는 인코더부(10)와, 상기 인코더부(10)의 인코드된 출력이 공급되는 필터부(20) 및 상기 필터부(20)의 출력이 공급되는 디코더부(30)로 구성된다.

상기 입력 변환부(1)는 ROM으로 형성된 변환표를 이용하여 구성된다. 입력 변환부(1)에 사용된 변환표에는 15-비트 변환표 데이터가 기록되어 있고, 하위 10비트의 2진 코드 데이터 D_S가 입력 신호로서 공급되며, 상위 5비트의 제어 데이터 D_CTL이 제어 신호로서 제공되는 ROM으로 구성된다.

상기 입력 변환부(1)에서 하위 10-비트 2진 코드 데이터 D_S는 상기 변환표에 의해 상기 상위 5-비트 제어 데이터 D_CTL로 지정된 변환 연산(1) 내지 (6)의 2⁵=32 모드를 거치게 된다. 이들 모드는 다음과 같이 요약될 수 있다.

(1) 2진 코드 데이터 D_S는 2진 코드 출력 S로서 직접 출력된다.

... 1 모드

(2) 2진 코드 데이터 S는 m_i의 배수 형태로 출력된다.

여기서 i=0, 1, ...4 ...5 모드

(3) 2진 코드 데이터 S는 m_i·m_j의 배수 형태로 출력된다.

여기서 i, j=0, 1, 2, ...4, i≠j ...10 모드

(4) 2진 코드 데이터 S는 m_i·m_j·m_k의 배수 형태로 출력된다.

여기서 i, j, k=0, 1,...4, i≠j≠k ... 10 모드

(5) 2진 코드 데이터 S는 m_i·m_j·m_k·m_l의 배수 형태로 출력된다.

여기서 i, j, k=0, 1, 2, ... 4, i≠j≠k ... 5 모드

(6) 2진 코드 데이터 S는 m₀·m₁· m₂· m₃· m₄의 배수 형태로 출력된다.

... 1 모드

상기 입력 변환부(1)에 의해 변환된 10-비트 2진 코드 데이터 S는 인코더부(10)에 공급된다.

상기 인코더부(10)는 상기 입력 변환부(1)로부터 공급된 10-비트 2진 코드 데이터가 입력으로서 공급되는 5개의 인코딩 회로(11, 12, 13, 14 및 15)로 구성된다. 상기 인코딩 회로(11, 12, 13, 14 및 15) 각각은 ROM 변환표를 이용해서 구성된다. 상기 인코딩 회로(11, 12, 13, 14 및 15) 각각에서 사용된 변환표는 양의 정수 m₀, m₁, m₂, m₃및m₄를 모듈로로서 갖는 2진 코드 데이터의 잉여 데이터 R₀, R₁, R₂, R₃, 및 R₄각각의 4 비트가 변환표 데이터로서 제공되는 ROM으로 형성되며, 여기서 양의 정수 m₀내지 m₄는 서로에 대해 소수이다.

상기 인코더부(10)에 제공된 2진 코드 데이터 S는 변환표를 이용하는 인코딩 회로(11, 12, 13, 14 및 15)에 의해 모듈로 m₀, m₁, m₂, m₃, 및 m₄각각에 관련된 각각 4비트의 잉여 데이터 R₀, R₁, R₂, R₃및 R₄로 변환된다.

2진 코드 데이터 S가 인코더부(10)에 입력될 때, RNS 코드 데이터[R₀, R₁, R₂, R₃, R₄]는 인코더 회로(11, 12, 13, 14 및 15)에서 얻어진 잉여 데이터 R₀, R₁, R₂, R₃및 R₄의 형태로 입력 2진 코드 데이터를 표시하는 입력이다.

상기 인코더부(10)로부터 출력된 RNS 코드 데이터 D_RI는 필터부(20)에 공급된다.

상기 필터부(20)는 5개 디지털 필터 회로(21, 22, 23, 24 및 25)로 구성된다. 각각의 디지털 필터 회로(21 내지 25)는 상기 인코더부(10)로부터 공급된 RNS 코드 데이터 D_RI를 모듈로 연산으로 처리하며, 이에 의해 RNS 코드 데이터 D_RI를 표시하는 잉여 데이터 R₀, R₁, R₂, R₃및 R₄각각에 대해, 즉 모듈로 m₀, m₁, m₂, m₃및 m₄각각에 대해 원하는 동일한 특성이 제공된다. 디지털 필터 회로(21)는 모듈로 m₀로 잉여 데이터 R₀에 대해 산술 연산을 실행하고, 디지털 필터 회로(22)는 모듈로 m₁으로 잉여 데이터 R₁에 대해 산술 연산을 실행하며, 다지털 필터 회로(23)는 모듈로 m₂로 잉여 데이터 R₂에 대해 산술 연산을 실행하며, 디지털 필터 회로(24)는 모듈로 m₃로 잉여 데이터 m₃에 대해 산술 연산을 실행하며, 디지털 필터 회로(25)는 모듈로 m₄로 잉여 데이터 R₄에 대해 산술 연산을 실행한다는 것을 유념해야 한다.

즉, 상기 필터부(20)에서는 R₀, R₁, R₂, R₃및 R₄의 조합으로 표현된 RNS 코드 데이터 D_RI가 잉여 데이터 R₀, R₁, R₂, R₃및 R₄즉, 모듈로 m₀, m₁, m₂, m₃, 및 m₄각각에 대해 개별적인 모듈로 연산으로 처리된다. 이러한 방법으로, 원하는 필터 특성을 갖는 잉여 데이터 각각이 디지털 필터 회로(21, 22, 23, 24 및 25)에 의해 형성된다.

상기 필터부(20)는 디지털 필터 회로(21, 22, 23, 24 및 25)에서 얻어진 잉여데이터의 조합으로 입력 2진 코드 데이터를 표시하는 RNS 코드 데이터 D_RO를 출력한다.

상기 디코더부(30)는 ROM으로 형성된 변환표를 이용해서 구성된다. 상기 디코더부(30)에서 사용된 변환표는 RNS 코드 데이터에 대응하는 2진 코드 데이터가 변환표 데이터로서 기록되는 ROM으로 구성된다.

상기 디코더부(30)는 상기 필터부(20)로부터 공급된 RNS 코드 데이터 D_RO를 상기 변환표에 의해 10-비트 2진 코드 데이터 D_OUT로 변환해서 출력한다.

위에서 언급된 디지털 필터 장치는 모드(1)의 제어 데이터 D_CTL가 입력 변환부(1)에 공급되어 입력 2진 데이터 D_S가 상기 인코더부(10)에 변환된 2진 코드 데이터 S로서 직접 공급되는 상황에서는 정상 디지털 필터로서 동작한다. 이것이 정상 동작 모드이다.

이러한 정상 모드에서 상기 인코더부(10)는, 2진 코드 데이터 S, 즉 입력 2진 코드 데이터 D_S를 RNS 코드 데이터 D_RI로 직접 변환시킨다. 상기 필터부(20)는 원하는 필터 특성을 RNS 코드 데이터 D_RI에 제공하기 위한 모듈로 연산을 실행함으로써 상기 모듈로 연산이 필터부(20)에 의해 실행된 RNS 코드 데이터 D_RO가 디코더부(30)에 의해 출력 2진 코드 데이터 S_OUT로 변환된다.

상기 인코더부(10)에 공급된 2진 코드 데이터 S를 하나 이상의 모듈로 m₀, m₁, m₂, m₃및 m₄의 배수로 변환시키는 모드(2), (3), (4), (5) 및 (6)의 제어 데이터 D_CTL가 입력 변환부(1)에 공급되는 상태는, 어느 시스템의 신호가 다른 신호와 단락되거나 또는 0 또는 1로 악화되는 등의 고장 발생 시에 고장 위치를 추정하기 위해 고장 진단 모드로 된다. 이러한 고장 진단 모드 시에 다음의 고장 진단 동작이 실행될 수 있다.

즉, 본 발명의 디지털 필터 장치에서 예를 들어 입력 변환부(1)에 의해 모듈로 m₀의 배수로 변환된 2진 코드 데이터 S가 인코딩부(10)에 공급될 때, 모듈로 m₀를 갖는 인코딩 회로(11)의 출력 R₀는 0이며(R₀=0), 필터부(20)의 모듈로 m₀를 갖는 필터 회로(21)의 출력도 또한 0이며, 디코더부(30)로부터 출력된 2진 코드데이터 D_OUT는 모듈로 m₀의 배수이다.

그러므로, 제3a도에 도시된 램프 파형 데이터가 입력 변환부(1)에 공급된 2진 코드 데이터 D_S로서 사용되면, 디코더부(30)로부터 출력된 2진 데이터 D_OUT는 제3b도에 도시된 바와 같이 모듈로 m₀에 대응하는 계단 차(step difference)를 갖는 계단 파인 것으로 입증된다.

예를 들어, 모듈로 m₀시스템 신호와 다른 신호가 단락되거나 0으로 악화되는 등의 고장이 발생하는 경우, 입력 변환부(1)가 동작 모드(1)하에서 동작하고 램프 파형을 갖는 2진 코드 데이터 D_S가 2진 코드 데이터 S로서 입력 변환부(1)를 통해 인코더부(10)에 직접 공급된다고 가정을 하면, 상기 디코더부(30)로부터 출력된 2진 코드데이터 D_OUT는 극심하게 방해받는 파형을 나타낸다. 반대로, 입력 변환부(1)가 고장 진단 모드(2)하에서 동작함으로써, 2진 코드 데이터 D_S를 모듈로 m₀의 배수로 변환시켜 2진 코드 데이터 S로서 인코딩부(10)에 공급하면, 모듈로 m₀의 시스템의 출력은 강제로 0로 된다. 이와 같이 디코더부(30)로부터 출력된 2진 코드 데이터 D_OUT출력은 순수한 계단 파형을 나타내게 된다. 이와 같이 디코더부(30)로부터 출력된 2진 코드 데이터 D_OUT의 출력 파형을 관찰함으로써, 고장이 모듈로 m₀시스템에서 발생되었는지를 추정할 수 있다. 또한, 모듈로 m₀를 갖는 시스템의 신호 비트의 파형은 고장이 발생된 신호 비트를 추정함으로써 관찰 할 수 있다.

위에서 언급된 절차는 모듈로 m₀, m₁, m₂, m₃및 m₄를 갖는 시스템 각각에 대해 반복되며, 정상 동작 모드(1)에서는 방해받은 파형이 고장 진단 모드(2)에서는 순수한 계단 파형을 나타내면, 이 때 그 모듈로의 시스템에는 고장이 발생된 것이다.

신호의 단락 또는 0로의 악화가 2개 이상의 시스템에서 발생되면, 디코더(30)로부터 출력된 2진 코드 데이터 D_OUT로 표현된 출력 파형은 정상 동작 모드(1)동안 방해를 받는 반면에, 고장 진단 모드(3), (4) 및 (5)에서 해당하는 모듈로의 곱의 배수로 입력 변환부(1)에서 변환된 2 진 코드 데이터 S가 인코딩부(10)에 공급되면 디코더부(30)에 의해 출력된 2진 코드 데이터 D_OUT는 순수한 계단 파형을 나타내게 된다. 따라서 2진 코드 데이터 D_OUT로 표현된 출력 파형의 파형을 관찰함으로써 고장이 발생한 모듈로 시스템을 추정할 수 있다.

또한, 모듈로 시스템의 신호가 1로 악화된 고장 발생은 고장 진단 모드(6)에서 입력 변환부(1)를 작동시키고 0(S=0)으로 설정되는 2진 코드 데이터 S를 인코딩부(10)에 제공함으로써 검출할 수 있다.

즉, 모듈로 m₀, m₁, m₂, m₃및 m₄의 시스템이 정상적으로 동작할 때, 2진 코드 데이터 D_OUT, 즉 디코더부(30)로부터의 출력은 0(D_OUT=0)으로 되는 반면, 어떤 모듈로 시스템에서 "1"이 설정되면, 고장 발생의 결과로서 D_OUT가 0 이 되지 않는다. 그래서 "1"이 설정되어 있는 신호 비트는 오실로스코프와 같은 수단을 이용해서 관찰하면 충분히 발견할 수 있다. 또한 디코더부(30)에 의해 출력된 2진 코드 데이터 값 D_OUT를 모듈로 m₀, m₁, m₂, m₃및 m₄로 나누어 나머지를 갖는 모듈로 시스템을 검출하면, 이 시스템에 고장이 발생했는지를 추정할 수 있다.

일반적으로 RNS 방식의 디지털 필터 장치에서의 고장은 하나의 모듈로 시스템에서 가장 빈번히 발생하며, 복수의 모듈로 시스템에서 발생하는 고장 빈도는 고장이 발생하는 모듈로 시스템의 수가 많을 수록 낮아진다. 그러므로, 고장 진단 모드의 수는 적절히 제한될 수 있다. 예를 들어, 동작 모드를 정상 작동 모드(1)와 고장 진단 모드(2) 및 (6)으로 제한하면, 입력 변환부(1)는 7개의 동작 모드하에서 작동될 수 있고 3비트 제어 데이터 D_CTL에 의해 제어하는 것이 가능하다.

상기 입력 변환부(1)와 상기 인코더부(10)가 개별적인 ROM 변환표로 구성했지만, 입력 신호로서 공급된 10-비트 2진 코드 데이터 D_S를 상위 5 비트 및 하위 10 비트로 나누고, 모듈로 m₀, m₁, m₂, m₃및 m₄각각에 대해 입력 변환을 실행하면, 입력 변환 기능이 RNS 인코딩 기능과 결합되므로 ROM 용량을 작게 할 수 있다.

제4도는 모듈로 m_i시스템의 입력 변환 처리와 RNS 인코딩 처리를 행하는 구성을 도시하며, 상기 구성을 이하 m_i변환부라 칭한다.

제4도에 도시된 m_i변환부는 10 비트 2진 코드 데이터 D_S의 상위 5비트가 입력 신호로서 제공되는 상위 5비트 변환 회로(101)와, 2진 코드 데이터 D_S의 하위 5비트가 제공되는 하위 5 비트 변환 회로(102), 및 상기 변환 회로(101 및 102)의 변환 출력이 제공되는 인코딩 출력단(103)으로 구성된다.

상기 상위 비트 변환 회로(101)는 ROM 변환표를 이용하여 구성할 수 있다. 상기 비트 변환 회로(101)에 이용되는 변환표는, 10 비트 변환표가 기록되어 있고, 10 비트 2진 코드 데이터 D_S의 상의 5비트 데이터 D_U및 5 비트 제어 데이터 D_CTL이 입력으로서 제공되는 ROM 으로 구성된다.

상기 상위 비트 변환 회로(101)는 상위 5 비트 데이터 D_U에 대해서, 제어데이터 D_CTL에 의해 지정된 2⁵=32 모드(1) 내지 (6)에서 상위 5 비트 데이터 D_U를 4 비트 상위 잉여 데이터 D_ui로 변환시키기 처리를 상기 변환표를 이용해서 처리한다.

(1) 상위 5 비트 데이터 D_U의 값 S_U는 식(6)으로 표현된 상위 잉여 데이터 Dui로 변환된다.

(2) 값 S_U는 식(7)로 표현된 값 C_ui의 상위 잉여 데이터 D_ui로 변환된다.

(3) 값 S_U는 식(8)로 표현된 값 C_ui의 상위 잉여 데이터 D_ui로 변환된다.

(4) 값 S_U는 식(9)로 표현된 값 C_ui의 상위 잉여 데이터 D_ui로 변환된다.

(5) 값 S_u는 식(10)으로 표현된 값 C_ui의 상위 잉여 데이터 D_ui로 변환된다.

(6) 값 C_i는 0에 설정된다. (C_ui값은 m₀· m₁· m₂· m₃· m₄의 배수로 변환된다.

상기 상위 비트 변환 회로(101)에 의해 변환된 4 비트 상위 잉여 데이터 D_ui는 이러한 식으로 인코딩 출력단(103)에 제공된다.

상기 하위 비트 변환 회로(102)는 ROM 변환표를 이용해서 구성된다. 상기 하위 비트 변환 회로(102)에 이용되는 변환표는 10 비트 변환표 데이터가 기록되어 있고, 10 비트 2진 코드 데이터 Ds의 하위 5비트 데이터 D_L및 5 비트 제어 데이터 D_CTL이 입력으로서 제공되는 ROM으로 구성된다.

상기 하위 비트 변환 회로(102)는 제어 데이터 D_CTL에 의해 지정된 2₅=32 모드(1) 내지 (6)에서 상위 5 비트 데이터 DL을 변환표에 따라 4비트 하위 잉여 데이터 D_Li로 변환시킨다. 이들 모드들은 다음과 같이 요약할 수 있다.

(1) 하위 5비트 데이터 D_L의 값은 S_L은 식(11)으로 표현된 상위 하위 데이터 D_Li로 변환된다.

C_ui= S_Lmod m_i(11)

(2) 값 S_L은 식(12)로 표현된 값 C_Li의 하위 잉여 데이터 D_Li로 변환된다.

(3) 값 S_L은 식(13)으로 표현된 값 C_Li의 하위 잉여 데이터 D_Li로 변환된다.

(4) 값 S_L은 식(14)으로 표현된 값 C_ui의 하위 잉여 데이터 D_Li로 변환된다.

(5) 값 S_L은 식(15)로 표현된 값 C_Li의 하위 잉여 데이터 D_Li로 변환된다.

(6) 값 C_ui는 0으로 설정된다. (C_ui의 값은 m₀· m₁· m₂· m₃· m₄의 배수로 변환된다) .... 1모드

상기 하위 비트 변환 회로(102)에 의해 이렇게 변환된 4 비트 하위 잉여 데이터 D_Li는 인코드 출력단(103)에 인가된다.

상기 인코드 출력단(103)은 ROM에 의한 변환표로 구성된다. 상기 인코드 출력단(103)에 이용된 변환표는, 상기 변환 회로(101, 102)에서 제공된 상위 잉여 데이터 Dui 및 하위 잉여 데이터 D_Li를 다음 식(16)으로 표현된 값 R_i의 출력 잉여 데이터 D_i로 변환시키기 위한 변환표 데이터가 기록되어 있는 ROM으로 구성된다.

R₁= (C_Ui+ C_Li) mod m_i(16)

상기 인코드 출력단(103)으로부터 출력되는 잉여 데이터 D_i는 모듈로 m_i의 RNS 코드 데이터로서 필터부에 제공된다(도시되어 있지 않음).

입력 신호로서 제공된 10 비트 2진 코드 데이터 D_S가 상위 5비트와 하위 5 비트로 나누어질 때, 모듈로 m₀, m₁, m₂, m₃및 m₄각각에 대해 입력 변환 연산이 실행되고 인코딩 기능이 상기 입력 변환 기능과 결합되면, 모듈로 m_i에 대한 m_i변환부에서 변환 회로(101, 102) 각각에 이용된 변환표의 데이터 용량이 (2¹⁰×4)×2 비트이며, 인코딩 출력단(103)의 변환표의 데이터 용량은 2⁸×4 비트이다. 그러므로 디지털 필터 장치가 5개의 모듈로 m₀, m₁, m₂, m₃및 m₄의 시스템으로 구성될 때, 제2도의 실시예와 비슷한 정상 동작 모드(1)와 고장 진단 모드(2)의 동작에 대한 RNS 인코딩 처리 및 입력 변환 처리는 {(2¹⁰×4)×2+2⁸×4}×5=46,080 비트의 기억 용량을 갖고 있는 ROM에 의해 형성된 변환표를 이용하여 실행될 수 있다.

제2도에 도시된 실시예에서, 입력 변환부(1)와 인코더부(10)에 이용되는 변환표를 위해서는 2¹⁵×10 비트 및 2¹⁰×4×5 비트가 각각 필요하므로, 전체 기억 용량이 340,160 비트인 ROM을 제공할 필요가 있다. 제2도에 도시된 신호 처리 회로 내의 디코더(30)로서 다양한 구조를 생각해 볼 수 있으며, 예를 들면 일본국 특허출원 제62-287101호(1987)에 도시된 디코더를 제2도의 신호 처리 회로에 이용할 수 있다.

한편, 이러한 형태의 디코더에서는, 소정 비트 이하를 라운딩해서 2진 데이터를 출력할 수 있다. 이러한 라운딩(rounding) 연산 구조는 일본국 특허출원 제 62-287101호에 설명되어 있다.

라운딩 구조에 대해 이하 도면을 참조하여 설명하기로 한다.

제5도를 참조해 보면, 본 실시예의 디지털 데이터 처리회로(101)는 예를 들어 16비트 입력 디지털 데이터 DG_IN에 대해 라운딩을 실시해서 8개의 유효 비트로 구성되는 출력 디지털 데이터 DG_OUT를 출력한다.

그래서, 라운딩 되어야 할 16비트 입력 디지털 데이터 DG_IN로부터 시작되는 8비트 유효 데이터 DG_IN1가 라운딩 회로(102)에 제공된다.

상기 입력 디지털 데이터 DG_IN의 유효 데이터 DG_IN1이하의 8비트로 구성되는 분수 데이터 DG_IN2는 분수 데이터 처리회로(103)에 입력된다. 상기 분수 데이터 DG_IN2외에도, 랜덤 노이즈 발생 회로(104)로부터 출력되는 예를 들어, 3비트의 랜덤 노이즈 데이터 D_RN도 분수 데이터 처리 회로(103)에 입력된다.

실제로, 라운딩 회로(102) 및 분수 데이터 처리 회로(103)는 가산기로서 구성되어 있고, 상기 데이터 처리 회로(103)는 분수 데이터 DG_IN2의 최상위 비트(MSB)로부터의 3비트를 랜덤 노이즈 데이터 D_RN에 가산하여 캐리 정보를 나타내는 1 비트 캐리 데이터 D_CR을 발생한다. 이 캐리 데이터는 라운딩 회로(102)에 전송된다.

상기 라운딩 회로(102)는 입력 디지털 데이터 DG_IN의 유효 데이터 DG_IN1의 최하위 비트(LSB)에 회로(103)로부터 전송된 캐리 데이터 D_CR을 가산하고, 그래서 생성된 8비트 데이터를 라운드된 유효 데이터에 의해 형성된 출력 디지털 데이터 DG_OUT로서 전송한다. 상기 랜덤 노이즈 발생 회로(104)는 갈로아체(Galois field)(DF(_P))에 관한 원시 다항식을 이용하도록 적응된 멀티-엘리먼트 M(최대 길이 펄스) 시퀀스 발생 회로로 구성되어 있음을 주시할 필요가 있다.

한편, 갈로아체 CF(p)에 있어서 p는 소수로 선택되고, 발생된 순열값들은 0,1,2,...,p-1이다.

수 p를 소수로서 선택함으로써, 순열의 자기 상관 함수는 주기 f의 정수배에 대하여 1이 되고 그렇지 않으면 소위 의사 노이즈 순열로서의 특성을 갖도록 하기 위하여 -1/f의 정수배에 대해 1이 된다.

이 경우에, 소수 p는 식(17)에 따라서 선택된다.

P=2ⁿ+1 (17)

여기서 n은 임의 정수이고, 또는

식(18)은

P=2ⁿ-1 (18)

이고, 합성 n-비트 순열값은 분수 데이터 DG_IN2의 MSB 로부터의 n 비트에 가산된다.

이 방법에서, 1에 가산된 또는 가산되지 않은 순열값의 평균값은 분수 데이터 DG_IN2의 MSB 로부터의 n-비트값의 중심값과 대략 일치한다. 그래서, 분수 데이터 처리 회로(103)에서 캐리의 발생 가능성이 평균화될 수 있다.

본 실시에의 랜덤 노이즈 발생 회로(104)는 제6도에 도시되어 있는 바와 같이, n과 p가 각각 3 및 7인, 7-엘리먼트 3-디그리 M 시퀀스 발생 회로 (7-element 3-degree M sequence generating circuit)로 구성된다. 실제로, 발생 회로(104)는 4개의 래치 회로(110 내지 113), 모듈로 7연산을 실행하는 3개의 모듈로 배수 회로(114 내지 116) 및 가산기(117, 118)를 구비하는 선형 사이클릭 시프트 레지스터(linear cyclic shift register)로 구성되며 원시 다항식으로 다음의 식(19)을 갖도록 구성된다.

x₄+ x₃+ x₂+ 3 (19)

주기 f는 이 경우에 다음 식(20)으로 표현할 수 있으며,

f = 7⁴-1 = 2400 (20)

발생된 3 비트 순열값 0 내지 6의 평균값 Av는 다음 식(21)으로 주어진다.

순열값 0 내지 6의 각각에 값 1을 가산하면, 그 결과값 1 내지 7은 4.00125(≒4.0)인 평균값을 가지고 랜덤 노이즈 데이터 D_RN3로서 전송된다.

이 경우에, 랜덤 노이즈 데이터 D_RN3을 분수 데이터 DG_IN2의 MSB 로부터의 3비트에 가산하면, 제7도의 다이어그램에 도시된 바와 같은 캐리가 발생한다.

제7도의 다이어그램에서, "1"은 캐리의 발생을 가리키며, "0"은 캐리가 발생하지 않음을 가리킨다.

캐리 발생의 경우와 캐리가 발생되지 않는 경우는, 분수 데이터 DG_IN2의 MSB로부터의 3 비트의 값 "3"과 "4" 사이에서 서로에 대하여 대칭이 되어 있으므로, 캐리 발생 가능성이 전체적으로 1/2이 된다는 것을 상기 다이어그램으로부터 알 수 있다.

한편, 분수 데이터 DG_IN2의 MSB로부터의 3 비트의 값이 크면 클수록 캐리 발생의 가능성이 커지므로, 통계학적 관점에서 볼 때 에러가 감소될 수 있다.

상술된 반-조정 기술(half-adjust technique)은 각각 "0"과 "1"인 다이어그램의 왼쪽 반과 오른쪽 반에 대응하며, 캐리 발생 가능성은 분수 데이터 DG_IN2의 MSB로부터의 3 비트의 값의 함수로서 벗어나게 된다는 것은 주목할 필요가 있다.

분수 데이터 DG_IN2의 MSB로부터의 3 비트의 값이 "7"일 때, 랜덤 데이터 D_RN3의 값에 관계없이 캐리가 발생하는 한편, 상기 값이 "0"일 때는 랜덤 노이즈 데이터 D_RN3의 값에 관계없이 캐리가 발생되지 않는다.

따라서 분수 데이터 DG_IN2에 관계없이 라운딩 에러의 발생을 평균화할 수 있는 디지털 데이터 처리 회로(101)는, 7-엘리먼트 3-디그리 M 순열 발생기에 의해 구성된 랜덤 노이즈 발생기(104)가 발생하는 3-비트 랜덤 노이즈 데이터 D_RN3를 디지털 데이터 DG_IN의 분수 데이터 DG_IN2의 MSB로부터의 3 비트에 가산하고, 이 가산의 결과로써 형성된 캐리 데이터 D_CR를 디지털 데이터 DG_IN의 유효 데이터 DG_IN1의 LSB에 가산하여 출력 디지털 데이터 DG_OUT를 발생하는 상술된 구성에 따라 실행될 수 있다.

상기 랜덤 억세스 노이즈 발생기(104)를 상기 실시예에서 7-엘리먼트 3-디그리 M 시퀀스 발생 회로로 구성하였지만, 임의의 다른 멀티-엘리먼트 M 시퀀스 발생회로를 이용할 수도 있다.

제8도는 예를 들어 n과 p가 각각 4와 17인, 17-엘리먼트 4 디그리 M순열 발생 회로를 도시하고 있다.

실제로, 이 회로는 3개의 래치 회로(120 내지 122), 모듈로 17연산을 각각 실행하는 두개의 모듈로 증배 회로(123, 124) 및 가산기(125)로 구성되는 선형 사이클릭 시프트 레지스터이며 원시 다항식으로서 다음 식(22)을 갖도록 구성된다.

x³+ x²+ 7 (22)

이 경우에, 주기 f는 다음 식(23)으로 표현된다.

f = 17³-1 = 4912 (23)

그리고 발생된 4-비트 순열값의 평균값은 다음 식(24)으로 표현된다.

이 경우에, 순열값은 0 내지 16이며, 이 값은 분수 데이터 DG_IN2의 MSB로 부터의 4비트에 랜덤 노이즈 데이터 D_RN4로서 가산된다.

그래서, 순열값이 "16"인 경우에 있어서, 분수 데이터 DG_IN2의 MSB로부터의 4 비트의 값에 관계없이 캐리가 발생하지만, 순열값이 "0"인 경우에 있어서는, 분수 데이터 DG_IN2의 MSB로부터의 4 비트의 값에 관계없이 캐리가 발생하지 않는다.

그러므로, 입력 디지털 데이터 DG_IN이 입력되지 않을 때조차도, 1/17의 확률로 유효 데이터 DG_IN1의 LSB에 "1"의 값이 가산될 수 있다. 실제로 그러한 가산을 피하기 위하여 순열값 "16" 및 "0"이 각각 값 "15" 및 "1"로 변환된다.

이 경우에, 평균값은 다음 식(25)으로 주어진다.

상술된 실시예에서, 디지털 데이터 처리 회로(101)에 의해서만 라운딩 연산이 실행된다. 대신에, 동일한 디지털 데이터 처리 시스템에서 복수의 라운딩 연산을 실행하면, 상기 랜덤 노이즈 발생 회로(104)를 서로 상관없는 멀티-엘리먼트 M 시퀀스 발생 회로로 구성할 수 있으며, 이 경우에 상기 회로가 동일한 멀티-엘리먼트 M 시퀀스 발생 회로에 의해 구성됨으로써 발생될 수 있는 디지털 데이터의 특정레벨의 증가 또는 감소를 방지할 수 있게 된다.

상술된 라운딩 회로에 있어서, 분수 데이터의 값에 관계없이 라운딩 에러의 발생을 평균화할 수 있는 디지털 데이터 처리 회로를 간단하게 구성할 수 있으며, 이 구성에서는 멀티-엘리먼트 M 시퀀스에 의해 발생된 랜덤 노이즈를 디지털 데이터의 분수 데이터에 가산하고, 이 가산 결과에 기초해서 디지털 데이터 라운딩을 실행한다.

본 발명에 따른 상술된 디지털 신호 처리 회로는 입력 데이터를 RNS 입력 데이터를 RNS 코드 데이터로 변환시키도록 적응된 인코더의 입력단에 설치된 입력 변환 수단에 의해, RNS 코드의 하나 이상의 모듈로 m_i의 배수로 입력 데이터를 변환시키는 기능을 가지며, 이것에 의해 램프(ramp) 파형 데이터를 입력 데이터로 이용함으로써, 일련의 모듈로 m_i의 출력이 0으로 되어, 모듈로 m_i에 대응하는 계단차를 갖는 계단 파형 출력을 얻을 수 있다. 그러므로, 본 발명의 디지털 신호 처리 회로에 있어서, 어떤 신호 비트가 다른 신호 비트와 단락되거나 또는 어떤 신호 비트가 0 또는 1로 악화되는 경우, 위에서 언급된 램프 파형 입력 데이터에 대한 출력의 파형을 흡수하고, 입력 변환 수단의 동작 상태 및 비-동작 상태와 관려해서 비교함으로써 어느 모듈로 순열의 어느 신호 비트에서 고장이 발생하는지를 추정할 수 있다.

Claims

2진 코드로 구성된 입력 디지털 데이터를 처리하는 디지털 신호 처리 장치에 있어서, 상기 입력 디지털 데이터를 RNS 모듈로들 중에서 선택된 한 모듈로의 배수인 변환된 값으로 변환시키는 변환 수단과, 정상 동작 모드에서는 입력 디지털 데이터를 선택하고, 진단 동작 모드에서는 변환 데이터를 선택하는 선택 수단과, 상기 선택 수단의 출력을 제공받아 상기 RNS 모듈로에 대한 잉여 데이터를 발생하도록 적응된 RNS 인코딩 수단과, 상기 잉여 데이터를 처리하여 처리된 데이터를 발생하는 처리 수단을 포함하는, 디지털 신호 처리 장치.
제1항에 있어서, 상기 처리 수단은 디지털 필터 수단을 포함하는, 디지털 신호 처리 장치.
제1항에 있어서, 상기 입력 변환 수단은, m-비트 2진 코드 데이터 및 n-비트 제어 데이터가 입력으로서 제공되며 (m+n) 비트 변환표 데이터가 기록된 ROM으로 구성되는, 디지털 신호 처리 장치.
제1항에 있어서, 상기 입력 변환 수단은, (m₁+m₂) 비트 2진 코드 데이터의 상위 m₁비트 데이터와 n 비트 제어 데이터가 입력으로서 제공되며, (m₁+n) 비트 변환표 데이터가 기록되는 ROM으로 구성되는 상위 비트 변환부와, 상기 (m₁+m₂) 비트 2진 코드 데이터의 하위 m₂비트 데이터와 n 비트 제어 데이터가 입력으로서 제공되며, (m₁+n) 비트 변환표 데이터가 기록되는 하위 비트 변환부를 포함하는, 디지털 신호 처리 장치.