JPH01120111A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
- Publication number
- JPH01120111A JPH01120111A JP27808587A JP27808587A JPH01120111A JP H01120111 A JPH01120111 A JP H01120111A JP 27808587 A JP27808587 A JP 27808587A JP 27808587 A JP27808587 A JP 27808587A JP H01120111 A JPH01120111 A JP H01120111A
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- Japan
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- digital filter
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- coset
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高速、高′１８度演算のディジタルフィルタ
に関するものである。
に関するものである。
（従来の技術）
第５図は従来のディジクルフィルタの一例で、ＲＯＭと
アキュムレータを用いたピッＩ・シリアル稙和演鋒器（
プリンストン・マルチブライア）を使用して、少ないハ
ードウェア量で実現したものである。ここで実現してい
るＦＩＲ型ディジタルフィルタは次式の演算を行う。
アキュムレータを用いたピッＩ・シリアル稙和演鋒器（
プリンストン・マルチブライア）を使用して、少ないハ
ードウェア量で実現したものである。ここで実現してい
るＦＩＲ型ディジタルフィルタは次式の演算を行う。
Ｖ（ｎ）＝ｌ”ｔｏ ・Ｘ （ｎ）＋ｈ＋ −ｘ （
ｎ−１）＋−＋ｈＮ−ｘ （ｎ−Ｎ） −（
１）ただしｙ（ｎ）：Ｊビットの出力 ｘ（ｎ）：Ｊビットの入力 ｈｔ：Ｊビットの係数（ｉ＝ｏ、１゜ ・・・、Ｎ） 時系列データの一部をサンプリングして入力データｘ
（ｎ）とする場合の一例を第６図に示す。時系列ｔ （
ｎ−Ｎ） 、 ｔ （ｎ−Ｎ＋ １ ） 、−、ｔ〈ｎ
）に対応するデータｘ （ｎ−Ｎ）、 ｘ （ｎ −Ｎ
＋１＞、−、Ｘ （ｎ）がＦＩＲ型ディジタルフィルタ
の入力となる。ここで入力データをビット表現すると、 ＭＳＢ ＬＳＢｘ （ｎ）
−Ｘ’ Ｊ −Ｉ Ｘ’ Ｊ −２−Ｘ
Ｏ６Ｘ （ｎ−１）ｍｘ’、） −１Ｘ’Ｊ−
２−ｘ’ ＯＸ （ｎ−Ｎ）−Ｘ＃Ｊ −Ｉ ＸＡ
ＩＪ −２・＝Ｘ ６となる。このＮ個の入力データ
をＲＯＭ３１ ａの対応するアドレスに下位ビットから
それぞれビットシリアルに入力してビットごとに（１）
式の演算を行い、その演鐸出カを加算器３２ａの一方の
コード入力（Ｂｏ＝ＢＪ）とし、加′ｖｉ器３２ａ、！
：レジスタ３３ａとで構ｔｃξれるアキュムレータでＲ
ＯＭ３１ａの出力を逐次８に算する。ここで加算器３２
ａはシリアルビット同士の位取りを考慮して、出力でＬ
ＳＢ１ビットの桁落しを行い、レジスタ３３ａを介して
次の入力と加算するように構成している（桁落ちのため
加算器３２ａの入力部分はビット拡張部分を含めて８０
〜ＢＪのＪ（−１ビツト、出力部分はＳ、〜ＳＪのＪビ
ットとなっている）。各ビット位置ごとに以上の動作を
繰返すことにより、最終的にレジスタ３３ａがら（１）
式の演算出力を得ることができる。
ｎ−１）＋−＋ｈＮ−ｘ （ｎ−Ｎ） −（
１）ただしｙ（ｎ）：Ｊビットの出力 ｘ（ｎ）：Ｊビットの入力 ｈｔ：Ｊビットの係数（ｉ＝ｏ、１゜ ・・・、Ｎ） 時系列データの一部をサンプリングして入力データｘ
（ｎ）とする場合の一例を第６図に示す。時系列ｔ （
ｎ−Ｎ） 、 ｔ （ｎ−Ｎ＋ １ ） 、−、ｔ〈ｎ
）に対応するデータｘ （ｎ−Ｎ）、 ｘ （ｎ −Ｎ
＋１＞、−、Ｘ （ｎ）がＦＩＲ型ディジタルフィルタ
の入力となる。ここで入力データをビット表現すると、 ＭＳＢ ＬＳＢｘ （ｎ）
−Ｘ’ Ｊ −Ｉ Ｘ’ Ｊ −２−Ｘ
Ｏ６Ｘ （ｎ−１）ｍｘ’、） −１Ｘ’Ｊ−
２−ｘ’ ＯＸ （ｎ−Ｎ）−Ｘ＃Ｊ −Ｉ ＸＡ
ＩＪ −２・＝Ｘ ６となる。このＮ個の入力データ
をＲＯＭ３１ ａの対応するアドレスに下位ビットから
それぞれビットシリアルに入力してビットごとに（１）
式の演算を行い、その演鐸出カを加算器３２ａの一方の
コード入力（Ｂｏ＝ＢＪ）とし、加′ｖｉ器３２ａ、！
：レジスタ３３ａとで構ｔｃξれるアキュムレータでＲ
ＯＭ３１ａの出力を逐次８に算する。ここで加算器３２
ａはシリアルビット同士の位取りを考慮して、出力でＬ
ＳＢ１ビットの桁落しを行い、レジスタ３３ａを介して
次の入力と加算するように構成している（桁落ちのため
加算器３２ａの入力部分はビット拡張部分を含めて８０
〜ＢＪのＪ（−１ビツト、出力部分はＳ、〜ＳＪのＪビ
ットとなっている）。各ビット位置ごとに以上の動作を
繰返すことにより、最終的にレジスタ３３ａがら（１）
式の演算出力を得ることができる。
（発明が解決しようとする問題点）
しかしながら、上記のような構成のディジタル・フィル
タを高精度化しようとすると、大言そのＲＯＭが必要に
なるとともに、シリアルピット長が長くなるため演算速
度が低下するという問題がある。
タを高精度化しようとすると、大言そのＲＯＭが必要に
なるとともに、シリアルピット長が長くなるため演算速
度が低下するという問題がある。
本発明は上記のような問題点を解決するためになされた
もので、高速、高精度演算のディジタル・フィルタを少
ないハードウェア恐で実現することを目的とする。
もので、高速、高精度演算のディジタル・フィルタを少
ないハードウェア恐で実現することを目的とする。
（問題点を解決するための手段）
本発明は複数の２進コード信号を入力してこれに積和演
算を行うディジタルフィルタに係るもので、その特徴と
するところは２進コード信号を入力して複数の異なる剰
余系に変換するデコーダと、このデコーダからの各剰余
系出力に関連する信号を複数個保持しこれらをビットシ
リアルとしたものを並列に入力して剰余系の積和８Ｉｉ
ｖｌを行う複数のプリンストン・マルチプライヤと、こ
の各プリンストン・マルチプライヤからの剰余系出力に
関連する信号を入力して２進コード信号に戻ずエンコー
ダとを備えた点にある。
算を行うディジタルフィルタに係るもので、その特徴と
するところは２進コード信号を入力して複数の異なる剰
余系に変換するデコーダと、このデコーダからの各剰余
系出力に関連する信号を複数個保持しこれらをビットシ
リアルとしたものを並列に入力して剰余系の積和８Ｉｉ
ｖｌを行う複数のプリンストン・マルチプライヤと、こ
の各プリンストン・マルチプライヤからの剰余系出力に
関連する信号を入力して２進コード信号に戻ずエンコー
ダとを備えた点にある。
（作用）
ピット長の短い複数の剰余系に変換して積和演算を並列
処理するため、入力のピット長が長くなっても各剰余系
におけるプリンストン・マルチプライヤの１９時間を短
縮できる。
処理するため、入力のピット長が長くなっても各剰余系
におけるプリンストン・マルチプライヤの１９時間を短
縮できる。
（実論例）
以下本発明を図面を用いて詳しく説明する。
第１図は本発明に係るディジタルフィルタの一実施例を
示す構成ブロック図である。１は複数の２進コード信号
を入力して複数の異なる剰余系出力に変換するデコーダ
、２ｏ〜２Ｍ−１はこのデコーダ１からの各剰余系出力
に剰余系の演算を行う剰余演算回路、３０〜３Ｍ−＋は
この剰余演算回路２０〜２Ｍ−１の各出力にそれぞれ剰
余系の積和演算を行う複数のプリンストン・マルチプラ
イヤ、４０〜４Ｍ’−１はこの各プリンストン・マルチ
プライヤ３０〜３Ｎ−１からの剰余系出力に剰余系のｎ
ｕを行う剰余＊ｇｒ回路、５はこの剰余演算回路４０〜
４１−１の各剰余系出力を入力して２進コード信号に変
換するエンコーダである。
示す構成ブロック図である。１は複数の２進コード信号
を入力して複数の異なる剰余系出力に変換するデコーダ
、２ｏ〜２Ｍ−１はこのデコーダ１からの各剰余系出力
に剰余系の演算を行う剰余演算回路、３０〜３Ｍ−＋は
この剰余演算回路２０〜２Ｍ−１の各出力にそれぞれ剰
余系の積和演算を行う複数のプリンストン・マルチプラ
イヤ、４０〜４Ｍ’−１はこの各プリンストン・マルチ
プライヤ３０〜３Ｎ−１からの剰余系出力に剰余系のｎ
ｕを行う剰余＊ｇｒ回路、５はこの剰余演算回路４０〜
４１−１の各剰余系出力を入力して２進コード信号に変
換するエンコーダである。
デコーダ１に並列に入力するデータ値の範囲が０〜Ｎ−
１のとき、 Ｎ−Ｎｏ −Ｎ＋ ”・・ＮＭ−＋ を満足する互いに素な数をＮｏ 、 Ｎ、＋ 、・・・
＋ＮＭ−１とすると、デコーダ１は入力信号に対しｍ０
ｄＮｏ 、ｍｏｄＮ＋ 、 ・、ｍｏｄＮＩ′ｌ−＋を
演算してそれぞれ剰余演算回路２ｏ ｅ ２＋ ＋・・
・＋２ｍ＝１に出力する。ここでｍｏｄは剰余を表し、
Ａｍｏｄ３はＡを８で割った余りを示す。ｍｏｄＮｉの
剰余系において全ての演算出力はＮｔで割った余りの形
で出力される。ここで剰余＊ｎ回路２０ ｒ ２１ ＋
・・・ｒ ２Ｍ −＋に入力する値の範囲は、それぞれ
Ｏ〜Ｎｏ −１、０−Ｎ ＋ −１、−、Ｏ〜ＮＭ−１
１となる。以下剰余演算回路４゜、４１．・・・１４Ｍ
−１の各出力に至るまで、それぞれｍｏｄＮｏ 、 ｍ
ｏｄＮ＋ 、 ・、 ｍｏｄＮＭ−＋の剰余演算が行わ
れるので、この値の範囲は各剰余系ごとに一定である。
１のとき、 Ｎ−Ｎｏ −Ｎ＋ ”・・ＮＭ−＋ を満足する互いに素な数をＮｏ 、 Ｎ、＋ 、・・・
＋ＮＭ−１とすると、デコーダ１は入力信号に対しｍ０
ｄＮｏ 、ｍｏｄＮ＋ 、 ・、ｍｏｄＮＩ′ｌ−＋を
演算してそれぞれ剰余演算回路２ｏ ｅ ２＋ ＋・・
・＋２ｍ＝１に出力する。ここでｍｏｄは剰余を表し、
Ａｍｏｄ３はＡを８で割った余りを示す。ｍｏｄＮｉの
剰余系において全ての演算出力はＮｔで割った余りの形
で出力される。ここで剰余＊ｎ回路２０ ｒ ２１ ＋
・・・ｒ ２Ｍ −＋に入力する値の範囲は、それぞれ
Ｏ〜Ｎｏ −１、０−Ｎ ＋ −１、−、Ｏ〜ＮＭ−１
１となる。以下剰余演算回路４゜、４１．・・・１４Ｍ
−１の各出力に至るまで、それぞれｍｏｄＮｏ 、 ｍ
ｏｄＮ＋ 、 ・、 ｍｏｄＮＭ−＋の剰余演算が行わ
れるので、この値の範囲は各剰余系ごとに一定である。
各剰余演算回路２゜、２１゜・・・、２Ｍ−１は必要な
各剰余系のデジタル信号処理１＊痺を行う。その出力は
プリンストン・マルチプライヤ３０〜３Ｍ−１でバラ・
シリ変換を受けてビットシリアルとなった後、それぞれ
剰余系のディジタル・フィルタ演算を施され、剰余演算
回路４ｏ ｌ ４ ＋ ＋・・・＋ ４ Ｍ −１で再
び剰余系のデジタル信号処理演舜を行う。剰余演算回路
４゜、４１、・・・＋ ４ Ｍ −１の各剰余系出力は
エンコーダ５で値の範囲がＯ〜Ｎ−１の２進表現の信号
に変換される。エンコードは公知の中国人の剰余定理を
用いて行うことができる（有水「信号・両会のディジタ
ル処理」 （産業図書）ｐ２９３以下を参照）。この結
果エンコーダ５からは、デコーダ１へ入力する複数の並
列２進信号に（１）式のディジタルフィルタ演算を行っ
た並列２進コード信号が出力される。
各剰余系のデジタル信号処理１＊痺を行う。その出力は
プリンストン・マルチプライヤ３０〜３Ｍ−１でバラ・
シリ変換を受けてビットシリアルとなった後、それぞれ
剰余系のディジタル・フィルタ演算を施され、剰余演算
回路４ｏ ｌ ４ ＋ ＋・・・＋ ４ Ｍ −１で再
び剰余系のデジタル信号処理演舜を行う。剰余演算回路
４゜、４１、・・・＋ ４ Ｍ −１の各剰余系出力は
エンコーダ５で値の範囲がＯ〜Ｎ−１の２進表現の信号
に変換される。エンコードは公知の中国人の剰余定理を
用いて行うことができる（有水「信号・両会のディジタ
ル処理」 （産業図書）ｐ２９３以下を参照）。この結
果エンコーダ５からは、デコーダ１へ入力する複数の並
列２進信号に（１）式のディジタルフィルタ演算を行っ
た並列２進コード信号が出力される。
第２図は第１図の剰余系ディジタルフィルタを構成する
プリンストン・マルチプライア３Ｎｔ（＋−０〜Ｍ−１
）を示す構成ブロック図である。
プリンストン・マルチプライア３Ｎｔ（＋−０〜Ｍ−１
）を示す構成ブロック図である。
３１□は剰余演算回路２Ｌからの並列入力をシフトレジ
スタ等（公知の手段なので図では省略〉を用いてバラ・
シリ変換（パラレル・シリアル変換）して（９られるビ
ットシリアル入力を各アドレス入力（Ａｏ＝ＡＬ、ここ
でＬ＋１はＦＩＲフィルタの次数に対応する）とするＲ
ＯＭ、３２ＬはこのＲＯＭ３１Ｌからの出力を一方の入
力＜Ｓｏ−８Ｍ−１）とするｍｏｄＮｔ Ｉ）剰余系の
加算器、３３Ｌはこの加［Ｊ３２ｉの出力を入力しその
出力を加算器３２ｔの他方の入力（Ｃｏ〜ＣＭ−＋）と
するレジスタである。加ｒｉｉ器３２ｉとレジスタ３３
＋とはアキュムレータを構成する。具体例として、第３
図にｍｏｄ１９の剰余系におけるプリンストン・マルチ
プライア３１．のｍ成を示ず。
スタ等（公知の手段なので図では省略〉を用いてバラ・
シリ変換（パラレル・シリアル変換）して（９られるビ
ットシリアル入力を各アドレス入力（Ａｏ＝ＡＬ、ここ
でＬ＋１はＦＩＲフィルタの次数に対応する）とするＲ
ＯＭ、３２ＬはこのＲＯＭ３１Ｌからの出力を一方の入
力＜Ｓｏ−８Ｍ−１）とするｍｏｄＮｔ Ｉ）剰余系の
加算器、３３Ｌはこの加［Ｊ３２ｉの出力を入力しその
出力を加算器３２ｔの他方の入力（Ｃｏ〜ＣＭ−＋）と
するレジスタである。加ｒｉｉ器３２ｉとレジスタ３３
＋とはアキュムレータを構成する。具体例として、第３
図にｍｏｄ１９の剰余系におけるプリンストン・マルチ
プライア３１．のｍ成を示ず。
第４図に第２図装置の動作を表した表を示す。
ＲＯＭ３１ｔは各アドレス入力（ＡＯ−ＡＬ＞に対応し
て（１）式と同じ演算を行う。ＲＯＭ３１ｉのＡ Ｌ
＋ Ｉ〜ＡＬ＋に入力には、カウンタ等から、値の範囲
が０〜ｆ−１のスケーリング用アドレス入力が印加ぎれ
、順次入力するビットシリアル入力のビット位置に合せ
てＲＯＭ出力で桁合せを行う。なお１．にの値は次式か
ら決定される。
て（１）式と同じ演算を行う。ＲＯＭ３１ｉのＡ Ｌ
＋ Ｉ〜ＡＬ＋に入力には、カウンタ等から、値の範囲
が０〜ｆ−１のスケーリング用アドレス入力が印加ぎれ
、順次入力するビットシリアル入力のビット位置に合せ
てＲＯＭ出力で桁合せを行う。なお１．にの値は次式か
ら決定される。
２Ｉ≦Ｎｉ＜２１ ・・・（２）２ Ｉ≦
１ ＜ ２Ｋ ・・・（３）ＲＯＭ出力は
加算器３２ｔで前のビット位置に対応するレジスタ３３
Ｌの出力と加尊され、ｍｏｄＮｉの加算出力をレジスタ
３３Ｌから出力する。
１ ＜ ２Ｋ ・・・（３）ＲＯＭ出力は
加算器３２ｔで前のビット位置に対応するレジスタ３３
Ｌの出力と加尊され、ｍｏｄＮｉの加算出力をレジスタ
３３Ｌから出力する。
各ビット位置ごとに以上の動作を繰返ずことにより、最
終的にレジスタ３３ｉから（１）式に対応する剰余系の
演算出力を得ることができ、これを剰余演算回路４ｃに
出力する。第４図の表はプリンストン・マルチプライア
３ｉにおいて１つの出力ｙ＋を得るまでの過程を示して
いる。上記の構成のディジタルフィルタでは前述のよう
にＲＯＭで桁上げを行い、加算器３２ｔでもｍｏｄＮｔ
で出力するので、第５図の従来のプリンストン・マルチ
プライアで起きたような桁落ちは生じない。
終的にレジスタ３３ｉから（１）式に対応する剰余系の
演算出力を得ることができ、これを剰余演算回路４ｃに
出力する。第４図の表はプリンストン・マルチプライア
３ｉにおいて１つの出力ｙ＋を得るまでの過程を示して
いる。上記の構成のディジタルフィルタでは前述のよう
にＲＯＭで桁上げを行い、加算器３２ｔでもｍｏｄＮｔ
で出力するので、第５図の従来のプリンストン・マルチ
プライアで起きたような桁落ちは生じない。
このような構成のディジタルフィルタによれば、第５図
の従来例の場合に比べ、小容量のＲＯＭで実現すること
ができる。
の従来例の場合に比べ、小容量のＲＯＭで実現すること
ができる。
またビットシリアル形の演算方式でありながら、入力を
語長の短い複数の剰余系に分解して、積和演算を並列処
理するため、入力の語長が長くなっても各剰余系におけ
るプリンストン・マルチプライヤの演陣時間は影響を受
けにくい。さらに各剰余系のＲＯＭが小容量であり、加
算器のビット数の少ないことも高速化に寄与する。
語長の短い複数の剰余系に分解して、積和演算を並列処
理するため、入力の語長が長くなっても各剰余系におけ
るプリンストン・マルチプライヤの演陣時間は影響を受
けにくい。さらに各剰余系のＲＯＭが小容量であり、加
算器のビット数の少ないことも高速化に寄与する。
また中国人の剰余定理による剰余演算なので、演算途中
の桁落ちが少なく、高精度演算が可能である。
の桁落ちが少なく、高精度演算が可能である。
なお上記の実施例において、剰余演算回路２ ｏ ｒ２
＋ 、・” ＋ ２ Ｍ −１および４ｏ 、４＋
、−，４Ｍ−審はフィルタ特性にＶｅＩを与えるために
利用することができるが、必須の手段ではなく、省略す
ることができる。
＋ 、・” ＋ ２ Ｍ −１および４ｏ 、４＋
、−，４Ｍ−審はフィルタ特性にＶｅＩを与えるために
利用することができるが、必須の手段ではなく、省略す
ることができる。
（発明の効果）
以上述べたように本発明によれば、高速、高蹟度演痺の
ディジタル・フィルタを少ないハードｔクエア量で実現
することができる。
ディジタル・フィルタを少ないハードｔクエア量で実現
することができる。
第１図は本発明に係るディジタルフィルタの一実施例を
示す構成ブロック図、第２図および第３図は第１図のプ
リンストン・マルチプライヤの構成を示す構成ブロック
図、第４図は第２図装置の動作を説明するための表、第
５図はディジタルフィルタの従来例を示す構成ブロック
図、第６図は第５図の動作を説明するための説明図であ
る。 １・・・デコーダ、３Ｎｔ ＊ ３＋ ＊・・・プリン
ストン・マルチプライヤ、５・・・エンコーダ。
示す構成ブロック図、第２図および第３図は第１図のプ
リンストン・マルチプライヤの構成を示す構成ブロック
図、第４図は第２図装置の動作を説明するための表、第
５図はディジタルフィルタの従来例を示す構成ブロック
図、第６図は第５図の動作を説明するための説明図であ
る。 １・・・デコーダ、３Ｎｔ ＊ ３＋ ＊・・・プリン
ストン・マルチプライヤ、５・・・エンコーダ。
Claims (1)
- 複数の２進コード信号を入力してこれに積和演算を行う
ディジタルフィルタにおいて、２進コード信号を入力し
て複数の異なる剰余系に変換するデコーダと、このデコ
ーダからの各剰余系出力に関連する信号を複数個保持し
これらをビットシリアルとしたものを並列に入力して剰
余系の積和演算を行う複数のプリンストン・マルチプラ
イヤと、この各プリンストン・マルチプライヤからの剰
余系出力に関連する信号を入力して２進コード信号に変
換するエンコーダとを備えたことを特徴とするディジタ
ルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27808587A JPH01120111A (ja) | 1987-11-02 | 1987-11-02 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27808587A JPH01120111A (ja) | 1987-11-02 | 1987-11-02 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120111A true JPH01120111A (ja) | 1989-05-12 |
Family
ID=17592429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27808587A Pending JPH01120111A (ja) | 1987-11-02 | 1987-11-02 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120111A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360509A (ja) * | 1989-07-29 | 1991-03-15 | Sony Corp | ディジタル信号処理回路 |
-
1987
- 1987-11-02 JP JP27808587A patent/JPH01120111A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360509A (ja) * | 1989-07-29 | 1991-03-15 | Sony Corp | ディジタル信号処理回路 |
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