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KR100248035B1 - 반도체 패키지 - Google Patents

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KR100248035B1
KR100248035B1 KR1019950032316A KR19950032316A KR100248035B1 KR 100248035 B1 KR100248035 B1 KR 100248035B1 KR 1019950032316 A KR1019950032316 A KR 1019950032316A KR 19950032316 A KR19950032316 A KR 19950032316A KR 100248035 B1 KR100248035 B1 KR 100248035B1
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package
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몬마준
야마까와고지
엔도미쯔요시
오소구찌히로히사
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

반도체 칩은 리드 배선을 갖는 테이프 캐리어로 지지되어 있다. 반도체 칩과 리드 배선은 전기적으로 접속되어 있다. 이와 같은 반도체 칩은 테이프 캐리어와 함께 질화 알루미늄 기판에 접합되어 있다. 테이프 캐리어에 설치된 리드 배선은 이너 리드와 아웃터 리드의 양쪽 기능을 겸비한 것이다. 이와 같은 반도체 패키지에 따르면, 리드 사이의 협 피치화에 의해 다단자 접속이 가능해짐과 동시에, 방열성이 뛰어난 소형의 패키지가 제공 가능하다. 또는 테이프 캐리어에 지지되고 반도체 칩과 전기적으로 접속된 리드 배선을 이너 리드로서 이용한다. 아웃터 리드로는 질화 알루미늄 기판에 접합된 리드 프레임을 이용한다. 리드 프레임은 테이프 캐리어에 설치되고 이너 리드와 전기적으로 접속된다.

Description

반도체 패키지
제1도는 본 발명의 일실시예에 의한 반도체 패키지의 구조를 모식적으로 도시한 단면도.
제2도는 제1도에 도시한 반도체 패키지의 외형과 인덕턴스의 관계를 종래의 QFP 패키지와 비교하여 도시한 도면.
제3도는 제1도에 도시한 반도체 패키지의 외형과 캐패시턴스의 관계를 종래의 QFP 패키지와 비교하여 도시한 도면.
제4도는 제1도에 도시한 반도체 패키지의 외형과 저항의 관계를 종래의 QFP 패키지와 비교하여 도시한 도면.
제5도는 제1도에 도시한 반도체 패키지의 열저항을 종래의 TAB 패키지와 비교하여 도시한 도면.
제6도는 제1도에 도시한 반도체 패키지의 리드수와 외형의 관계를 종래의 QFP 패키지와 비교하여 도시한 도면.
제7도는 제1도에 도시한 반도체 패키지의 하나의 변형예를 도시한 단면도.
제8도는 제1도에 도시한 반도체 패키지의 다른 변형예를 도시한 단면도.
제9도는 제1도에 도시한 반도체 패키지의 또 다른 변형예를 도시한 단면도.
제10도는 본 발명의 다른 실시예에 의한 반도체 패키지의 구조를 모식적으로 도시한 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 칩 2 : 테이프 캐리어
3 : 리드 배선 3a : 내측 단부
3b : 외측 단부 4 : 알루미늄 기판
4a : 메타라이즈부 5 : 접합재
6 : 절연성 접착제 7 : 본딩 수지
일반적으로 반도체 칩의 패키징에는 플라스틱 패키지, 메탈 패키지, 세라믹 패키지가 사용되고 있다. 또, 그 구조로서는 리드 프레임을 이용한 DIP(듀얼 인라인 패키지)나 QFP(쿼드 플랫 패키지), 리드 핀을 이용한 PGA(핀 그리드 어레이), 입출력 단자로서 땜납 범프를 이용한 BGA(볼 그리드 어레이) 등이 알려져 있다.
이들 패키지 구조 중, 리드 프레임을 이용한 패키지는 구조가 간단하고 저렴한 가격으로 제작할 수 있으므로 각종 반도체 칩에 널리 사용되고 있다. 특히 QFP는 입출력 신호수의 증가에 대해서도 어느 정도까지는 대응할 수 있고 표면 실장 타입인 것 등에서 많이 이용되고 있다.
그런데, 최근 반도체 제조 기술의 비약적인 진보에 의해 반도체 칩의 고집적화가 급속하게 진행되고 있고, 1칩 당 입출력 신호수는 증가의 일로를 걷고 있다. 따라서, 이와 같은 고집적화된 반도체 칩이 탑재되는 패키지에 관해서는 반도체 칩과 다단자·협 피치에서의 접속을 가능하게 하는 것이 요구되고 있다.
그러나, 종래의 QFP에서는 그에 사용되는 리드 프레임을 42wt%Ni-Fe나 29wt%Ni-16wt%Co-Fe 등의 Fe-Ni계 합금 박판을 에칭함으로써 제작하고 있기 때문에, 리드 피치의 한계가 100㎛ 정도이고, 협 피치화하여 다단자화할 수 없다는 문제를 갖고 있다. 또, 상기한 바와 같은 리드 피치로 다단자화한 경우에는 당연히 패키지 자체가 대형화하고 각종 전자 기기에 대한 소형화 요청에 반하게 된다. 또한, 패키지 내의 배선 길이가 길이지기 때문에 신호 지연 등을 초래하게 된다. 상술한 Fe-Ni계 합금으로 이루어진 리드 프레임은 전기 특성적으로도 문제를 갖고 있다. 특히 고속 신호를 취급하는 경우에 출력 신호의 전압 레벨이 저하하거나 노이즈 레벨이 높아져 버린다.
한편, 입출력수가 많은 반도체 칩을 패키지에 실장하는 방법으로서는 테이프 캐리어 이른바 TAB(tape automated bonding) 테이프에 반도체 칩을 접합하고, 상기 TAB 칩을 패키지에 실장하는 방법이 알려져 있다. 그러나, 종래의 TAB 칩을 이용한 패키지는 그 외부 접속 단자인 입출력 핀 등에 내부 배선을 통하여 접속된 접속용 패드와, 테이프 캐리어에 설치된 리드 배선을 접속한 구조이므로 구조적으로 고가가 된다는 난점을 갖고 있다.
또, TAB 칩 자체를 수지 봉지한 저렴한 가격의 패키지도 알려져 있지만, 이 경우에는 방열성이 현저하게 저하하여 상술한 바와 같은 고집적화된 반도체 칩에는 도저히 대응할 수 없다. 또한, TAB 칩을 사용한 패키지에서 리드 배선의 굽거나 왜곡되는 이른바 리드 스큐를 방지하기 위해 TAB 테이프 부분에 금속판을 접착하는 구조가 제안되고 있다[일본국 특허 공개(평)6-69275호 공보 참조]. 그러나, 이 구조에서는 방열성이 개선되지 않고 리드 배선과 금속판이 쇼트할 위험이 있다는 난점이 있다. 게다가 금속판을 사용하고 있기 때문에 이른바 안테나 효과에 의해 외부의 잡음이 유입되어 오동작의 원인이 된다. 또한 금속판의 녹이나 저강성인 것에 기인하는 휘어짐의 발생 등 각종 과제를 갖고 있다.
상술한 바와 같이, 종래의 QFP와 같은 리드 프레임을 이용한 패키지에서는 리드 피치에 한계가 있고, 또한 협 피치화하여 다단자화할 수 없다는 문제가 있었다. 한편, 입출력수가 많은 반도체 칩의 실장 방법으로서 알려져 있는 TAB을 이용한 패키지는 구조적으로 고가가 된다는 문제, 방열성이 낮다는 문제, 쇼트나 오동작이 일어나기 쉽다는 문제 등을 갖고 있다.
따라서, 본 발명의 목적은 리드 간의 협 피치화에 의해 다단자 접속을 가능하게 함과 동시에 저렴한 가격으로 방열성이 뛰어난 반도체 패키지를 제공하는데 있다. 또한, 본 발명의 다른 목적은 소형으로 전기 특성이 뛰어난 반도체 패키지를 제공하는데 있다.
본 발명에서의 제1 반도체 패키지는 외부 리드를 겸하는 리드 배선을 갖는 테이프 캐리어와, 상기 테이프 캐리어로 지지되고 상기 리드 배선과 전기적으로 접속된 반도체 칩과, 상기 반도체 칩이 상기 테이프 캐리어와 함께 접합된 질화 알루미늄 기판을 구비하는 것을 특징으로 한다.
또, 본 발명에서의 제2 반도체용 패키지는 리드 배선을 갖는 테이프 캐리어와, 상기 테이프 캐리어로 지지되고 상기 리드 배선의 한쪽 단부와 전기적으로 접속된 반도체 칩과, 상기 반도체 칩이 접합된 질화 알루미늄 기판과, 상기 질화 알루미늄 기판의 외주부측에 접합되고 상기 리드 배선의 다른쪽 단부와 전기적으로 접속된 외부 리드로 되는 리드 프레임을 구비하는 것을 특징으로 하고 있다.
제1 반도체 패키지에서는 리드 배선을 갖는 테이프 캐리어로 지지된 반도체 칩 이른바 TAB 칩을 질화 알루미늄 기판에 접합함과 동시에 테이프 캐리어에 설치된 리드 배선을 외부 리드로서 이용하고 있다. 또, 제2 반도체 패키지는 리드 배선을 갖는 테이프 캐리어로 지지된 반도체 칩 이른바 TAB 칩을 질화 알루미늄 기판에 접합함과 동시에 질화 알루미늄 기판의 외주부측에 미리 접합된 외부 리드로 되는 리드 프레임과 반도체 칩을 테이프 캐리어에 설치된 리드 배선에 의해 전기적으로 접속하고 있다.
TAB 칩에 이용되는 리드 배선은 미세 에칭이 가능하므로 반도체 칩과 리드 배선을 다단자·협 피치로 접속하는 것이 가능하다. 또, 반도체 칩 자체는 질화 알루미늄 기판에 접합하고 있기 때문에 반도체 칩으로부터의 열을 효율적으로 방산할 수 있고, 반도체 패키지의 고방열성을 확보할 수 있다. 덧붙여 절연성을 갖는 질화 알루미늄 기판을 이용하기 때문에 리드 배선과 그라운드면이 쇼트할 위험성은 없고, 외부의 잡음에 의해 교란을 받는 일도 없다.
또한, 패키지의 구조가 간이하고 강성도 높기 때문에 패키지의 신뢰성 향상이나 패키지의 제조 비용의 저감 등을 도모할 수 있다. 특히 제1 반도체 패키지는 패키지의 소형화, 패키지를 소형화할 때의 신뢰성의 향상 등을 유효하게 도모할 수 있다.
이하, 본 발명의 실시예에 관해 도면을 참조하여 설명한다.
제1도는 본 발명의 일실시예에 의한 반도체 패키지의 구조를 도시한 단면도이다. 제1도에서 참조 번호(1)은 반도체 칩이고, 이 반도체 칩(1)은 이른바 TAB 칩이다. 즉, 반도체 칩(1)은 절연성 수지 필름 등의 테이프 캐리어(TAB 테이프;2)로 지지됨과 동시에 테이프 캐리어(2)에 미리 설치되어 있는 리드 배선(3)의 내측 단부(3a)와 전기적으로 접속되어 있다. 반도체 칩(1)과 리드 배선(3)의 접속은 통상의 TAB 칩과 마찬가지로 범프(도시하지 않음)로 행해지고 있다.
여기서, 상기 리드 배선(3)은 통상의 TAB 테이프에 이용되는 동이나 동합금으로 이루어진 동계 리드이다. 따라서, 통상의 TAB 칩과 마찬가지로 매우 미세하게 에칭할 수 있다. 구체적으로는 0.05∼0.5mm 정도의 리드 피치를 실현할 수 있다. 이와 같은 리드 배선(3)을 이용함으로써 반도체 칩(1)과 리드 배선(3)을 다단자·협 피치로 용이하게 접속할 수 있게 된다.
상술한 바와 같은 반도체 칩(1)은 그 이면이 단판상의 질화 알루미늄 기판(4)의 이면측에 설치된 칩 탑재부(메타라이즈부;4a)에 납재, 땜납, 글래스계 접착제등의 접합재(5)를 통하여 접합되어 있다. 또, 테이프 캐리어(2) 부분은 질화 알루미늄 기판(4)의 외주부에 절연성 접착제(6)을 통하여 접합 고정되어 있다.
리드 배선(3)의 외형 형상은 미리 질화 알루미늄 기판(4)의 외형보다 큰 형상으로 설정되어 있다. 리드 배선(3)의 외측 단부(3b)는 질화 알루미늄 기판(4)의 외측까지 돌출되어 있기 때문에 리드 배선(3)의 외측 단부(3b)가 외부 리드(아웃터 리드)로서 기능한다. 즉, 테이프 캐리어(2)에 설치되어 있는 리드 배선(3)은 이너 리드(내부 리드)와 아웃터 리드의 양쪽의 기능을 겸비하는 것이다. 리드 배선(3)의 외측 단부(3b)는 프린트 기판 등의 실장 보드측의 배선층에 접속된다.
반도체 칩(1)은 본딩 수지(7) 등에 의해 봉지되어 있고 이에 의해 보호된다.
상술한 바와 같은 구성의 반도체 패키지에서는 테이프 캐리어(TAB 테이프;2)에 설치된 리드 피치의 협소화가 가능한 리드 배선(3)을 종래의 QFP의 리드 프레임과 마찬가지 리드로서 사용하고 있기 때문에 반도체 칩(1)의 다단자화에 용이하게 대응할 수 있다.
즉, 반도체 칩(1)과 리드를 용이하게 다단자·협 피치로 접속하는 것이 가능해진다. 또, 반도체 칩(1)과 전기적으로 접속된 리드 배선(3)을 그대로 아웃터 리드로서 이용하고 있기 때문에 종래의 와이어 본딩 등에 의한 접속을 생략할 수 있다.
또한, 반도체 칩(1)부터 프린트 기판 등의 실장 보드까지 동이나 동합금으로 이루어진 리드 배선(3)으로 직접 접속하는 것이 가능해지므로 전기적 특성의 향상을 도모할 수 있다. 제2도, 제3도 및 제4도에 본 실시예의 반도체 패키지의 전기 특성(실선으로 도시함)을 종래의 QFP 구조의 반도체 패키지(리드 프레임재;42wt%Ni-Fe)(점선으로 도시함)와 비교하여 도시한다. 인덕턴스, 캐패시턴스, 저항 중 어느 것이나 본 발명의 반도체 패키지 쪽이 뛰어난 것을 알 수 있다. 또, 절연성을 갖는 질화 알루미늄 기판(4)에 반도체 칩(1) 및 리드 배선(3)을 접합하고 있기 때문에 리드 배선(3)과 그라운드면이 쇼트할 위험성이 없고 외부의 잡음에 의한 교란을 받는 일도 없다.
반도체 패키지의 방열성에 관해서는 반도체 칩(1)을 고방열성의 질화 알루미늄 기판(4)에 접합하고 있으므로 양호한 방열성을 확보할 수 있게 된다. 제5도에 본 실시예의 반도체 패키지의 열 저항(실선으로 도시)을 종래의 TAB 테이프 부분에 금속판을 접착한 구조의 패키지(Metal-TCP)(점선으로 도시)와 비교하여 도시한다. 제5도에서 본 발명의 반도체 패키지는 열 저항이 작고 방열성이 뛰어난 것을 알 수 있다.
또, 상술한 바와 같이 협 피치가 가능한 리드 배선(3)을 이용하여 리드 구조를 간략화하고 있기 때문에 패키지 구조 자체가 매우 간소함과 동시에 패키지 형상(외형)의 소형화도 용이하게 달성할 수 있다. 단판상의 질화 알루미늄 기판(4)는 패키지 구조의 간소화에 특히 유효하다. 또한, 이에 따라 제조 비용을 저감시킬 수 있다. 제6도에 본 실시예의 반도체 패키지(리드 피치 : 0.25mm)의 리드수에 대한 외형(실선으로 도시)을 종래의 QFP 구조의 반도체 패키지(리드 피치 : 0.5mm)(점선으로 도시)와 비교하여 도시한다. 제6도에서 분명한 바와 같이 본 발명의 반도체 패키지는 소형화에 유효한 것을 알 수 있다
상술한 실시예에서는 반도체 칩(1)을 질화 알루미늄 기판(4)의 이면측에 접합한 이른바 페이스 다운형의 패키지 구조에 관해 설명했으나 본 발명의 반도체 패키지는 이에 한정되는 것은 아니다. 예를 들면, 제7도에 도시한 바와 같이 반도체 칩(1)을 질화 알루미늄 기판(4)의 표면측에 접합한 이른바 페이스 업형의 패키지 구조에 본 발명의 반도체 패키지를 적용하는 것도 가능하다. 이 때의 기본 구조는 페이스 다운형의 패키지 구조와 동일하고 동일한 효과를 얻을 수 있다.
또한, 제8도나 제9도에 도시한 바와 같이 캐비티(8a)를 갖는 질화 알루미늄 기판(8)을 이용하는 것도 가능하다. 캐비티 타입의 질화 알루미늄 기판(8)을 이용하는 경우에도 기본 구조는 제1도에 도시한 패키지 구조와 동일하고 동일한 효과를 얻을 수 있다. 또한, 제8도 및 제9도에서 제1도와 동일 부분에는 동일한 부호를 붙인다.
다음으로, 본 발명의 다른 실시예에 관해 제10도를 참조하여 설명한다.
제10도에 도시한 반도체 패키지에서 반도체 칩(11)은 상술한 실시예와 같이 절연성 수지 필름 등의 테이프 캐리어로 지지된 TAB 칩이다. 반도체 칩(11)은 테이프 캐리어에 미리 설치되어 있는 리드 배선(12)의 내측 단부(12a)와 범프(도시하지 않음)에 의해 전기적으로 접속되어 있다. 따라서, 상술한 실시예와 마찬가지로 동계 리드로 이루어진 리드 배선(12)와 반도체 칩(11)은 다단자·협 피치에서의 접속이 가능하다.
반도체 칩(11)은 그 이면이 단판상의 질화 알루미늄 기판(13)의 표면측에 설치된 칩 탑재부(메타라이즈부;13a)에 납재, 땜납, 글래스계 접착제 등의 접합재(14)를 통하여 접합되어 있다. 또, 질화 알루미늄 기판(13)의 외주부측에는 미리 아웃터 리드로 되는 리드 프레임(15)가 수지계 접합제나 글래스계 접합제 등의 절연성 접합제(16)을 통하여 접합 고정되어 있다. 또한, 리드 프레임(15)의 외표면에 미리 표면 산화 처리 등의 절연 처리를 행하여 둠으로써 금속계 접합제를 이용하는 것도 가능하다.
리드 프레임(15)의 재질에는 Fe-Ni계 합금을 이용하는 것도 가능하지만 리드 배선(12)와 같은 동이나 동합금을 이용하는 것이 바람직하다. 이에 따라, 전기 특성의 향상을 도모할 수 있다. 이 경우, 리드 프레임(15)는 질화 알루미늄 기판(13)에 수지계 접합제를 이용하여 접합하면 좋다.
그리고, 상술한 리드 배선(12)의 다른쪽 단부(외측 단부;12b)는 리드 프레임(15)의 피치에 따른 형상으로 되어 있다. 상기 리드 배선(12)의 외측 단부(12b)는 리드 프레임(15)의 내측 단부(15a)와 전기적으로 접속되어 있다. 즉, 반도체 칩(11)과 리드 프레임(15)는 칩 캐리어에 설치된 리드 배선(12)에 의해 전기적으로 접속되어 있고 리드 배선(12)는 이너 리드로서 기능하고 있다.
반도체 칩(11)은 종래의 QFP와 마찬가지로 리드에 의해 기밀 봉지해도 되고 또는 상술한 실시예와 같이 포팅 수지 등으로 수지 봉지해도 된다.
상술한 바와 같은 구성의 반도체 패키지에서는 테이프 캐리어(TAB 테이프)에 설치된 미세 에칭이 가능한 리드 배선(12)를 반도체 칩(11)과 리드 프레임(15) 사이의 이너 리드로서 이용하고 있기 때문에, 반도체 칩(11)의 다단자화에 용이하게 대응할 수 있다. 즉, 반도체 칩(11)과 리드 프레임(12)를 용이하게 다단자·협 피치로 접속할 수 있게 된다.
또, 패키지의 기본 구조는 종래의 QFP와 마찬가지로 리드 프레임을 이용한 구조이고, 또한 방열성을 확보하는 질화 알루미늄 기판(13)은 단판상이므로 종래의 TAB 칩을 이용한 다층 구조의 패키지(예를 들면 입출력 단자로서 핀을 사용)에 비해 제조 비용을 저감시킬 수 있다. 반도체 패키지의 방열성에 관해서도 상술한 바와 같이 질화 알루미늄 기판(4)에 의해 양호한 방열성을 확보할 수 있게 된다. 또한, 아웃터 리드로서 리드 프레임(15)를 이용하고 있기 때문에 얇은 리드 배선(TAB 리드;12)에 의한 배선 저항의 증대를 억제할 수 있다.
이상의 실시예에서도 분명한 바와 같이 본 발명에 따르면 리드 간의 협 피치화에 따른 다단자 접속이 가능함과 동시에, 저렴한 가격으로 방열성이 뛰어난 반도체 패키지를 제공하는 것이 가능해진다. 또, 제1 반도체 패키지에 따르면 패키지의 소형화나 전기 특성의 향상을 더욱 도모할 수 있다. 제2 반도체 패키지에 따르면 배선 저항의 증대를 억제할 수 있다.

Claims (11)

  1. 외부 리드를 겸하는 리드 배선(3)을 갖는 테이프 캐리어(2), 상기 테이프 캐리어(2)에 지지되며, 또한 상기 리드 배선과 전기적으로 접속된 반도체 칩(1), 및 상기 반도체 칩이 상기 테이프 캐리어와 함께 접합된 기판(4)을 구비한 반도체 패키지에 있어서, 상기 기판이 질화 알루미늄 기판(4)으로 구성되고, 다단자·협피치로 상기 반도체 칩과 상기 리드를 접속하고, 상기 리드의 리드 피치를 0.05mm 내지 0.5mm로 한 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 리드 배선은 동(銅)계의 리드를 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 리드 배선은 상기 질화 알루미늄 기판에 절연성 접착제를 통하여 접합 고정되어 있는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 리드 배선의 외측 단부는 상기 질화 알루미늄 기판의 외측으로 돌출되어 있는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 질화 알루미늄 기판은 단판(單板) 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 질화 알루미늄 기판은 캐비티 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서, 상기 반도체 칩은 수지 봉지되어 있는 것을 특징으로 하는 반도체 패키지.
  8. 리드 배선을 갖는 테이프 캐리어, 상기 테이프 캐리어에 지지되며 상기 리드 배선의 한쪽 단부와 전기적으로 접속된 반도체 칩, 상기 반도체 칩이 접합된 질화 알루미늄 기판, 및 상기 질화 알루미늄 기판의 외주부측에 접합되며 상기 리드 배선의 다른쪽 단부와 전기적으로 접속된, 외부 리드로 이루어진 리드 프레임을 구비하되, 다단자·협피치로 상기 반도체 칩과 상기 리드를 접속하고, 상기 리드의 리드 피치를 0.05mm 내지 0.5mm로 한 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서, 상기 리드 배선은 동(銅)계의 리드를 갖는 것을 특징으로 하는 반도체 패키지.
  10. 제8항에 있어서, 상기 리드 프레임은 동계 리드를 갖는 것을 특징으로 하는 반도체 패키지.
  11. 제8항에 있어서, 상기 질화 알루미늄 기판은 단판 형상을 갖는 것을 특징으로 하는 반도체 패키지.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
WO1997046060A1 (fr) * 1996-05-31 1997-12-04 Rohm Co., Ltd. Procede de montage d'une borne sur une plaquette de circuit et plaquette de circuit
JP3638750B2 (ja) * 1997-03-25 2005-04-13 株式会社ルネサステクノロジ 半導体装置
JP3460559B2 (ja) * 1997-12-12 2003-10-27 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US20040108580A1 (en) * 2002-12-09 2004-06-10 Advanpack Solutions Pte. Ltd. Leadless semiconductor packaging structure with inverted flip chip and methods of manufacture
US7475964B2 (en) * 2004-08-06 2009-01-13 Hewlett-Packard Development Company, L.P. Electrical contact encapsulation
JP5555974B2 (ja) * 2007-11-27 2014-07-23 パナソニック株式会社 圧電デバイスとこれを用いた電子機器、及び自動車
US11901309B2 (en) 2019-11-12 2024-02-13 Semiconductor Components Industries, Llc Semiconductor device package assemblies with direct leadframe attachment
CN114597188A (zh) * 2020-12-02 2022-06-07 新光电气工业株式会社 引线框架、半导体装置及引线框架的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163731A (ja) * 1992-11-17 1994-06-10 Toshiba Corp 半導体パッケージ

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2582013B2 (ja) * 1991-02-08 1997-02-19 株式会社東芝 樹脂封止型半導体装置及びその製造方法
US4659611A (en) * 1984-02-27 1987-04-21 Kabushiki Kaisha Toshiba Circuit substrate having high thermal conductivity
US4878106A (en) * 1986-12-02 1989-10-31 Anton Piller Gmbh & Co. Kg Semiconductor circuit packages for use in high power applications and method of making the same
JPH01313969A (ja) * 1988-06-13 1989-12-19 Hitachi Ltd 半導体装置
JPH02174144A (ja) * 1988-12-26 1990-07-05 Sumitomo Electric Ind Ltd 半導体装置用パッケージ
JPH0373559A (ja) * 1989-08-15 1991-03-28 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2978511B2 (ja) * 1989-09-20 1999-11-15 株式会社日立製作所 集積回路素子実装構造体
JP2567491B2 (ja) * 1990-04-17 1996-12-25 住友電気工業株式会社 高熱伝導性着色窒化アルミニウム焼結体およびその製造方法
JPH04164361A (ja) * 1990-10-29 1992-06-10 Nec Corp 樹脂封止型半導体装置
JPH04192552A (ja) * 1990-11-27 1992-07-10 Nec Corp 半導体素子用パッケージ
US5293301A (en) * 1990-11-30 1994-03-08 Shinko Electric Industries Co., Ltd. Semiconductor device and lead frame used therein
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5250843A (en) * 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5158912A (en) * 1991-04-09 1992-10-27 Digital Equipment Corporation Integral heatsink semiconductor package
US5165986A (en) * 1991-06-05 1992-11-24 Ferro Corporation Copper conductive composition for use on aluminum nitride substrate
JP2609382B2 (ja) * 1991-10-01 1997-05-14 三菱電機株式会社 半導体装置
JPH0828396B2 (ja) * 1992-01-31 1996-03-21 株式会社東芝 半導体装置
JP3322429B2 (ja) * 1992-06-04 2002-09-09 新光電気工業株式会社 半導体装置
JP2994171B2 (ja) * 1993-05-11 1999-12-27 株式会社東芝 半導体装置の製造方法および封止用部材の製造方法
JPH0878574A (ja) * 1994-09-08 1996-03-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163731A (ja) * 1992-11-17 1994-06-10 Toshiba Corp 半導体パッケージ

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US5969413A (en) 1999-10-19

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