KR100236875B1 - 센스 앰프 회로를 갖는 반도체 ic 장치 - Google Patents
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Abstract
제조시 치수 제어를 어렵게 하는 미세 구조의 패턴으로 제조되어 그의 구성소자 사이의 특성이 변화하는 반도체 IC 장치의 동작 속도를 증가시키고 정밀도를 향상시키는 반도체 IC 장치로서, 앰프 회로로 입력된 신호와 앰프 회로에 의해 증폭된 출력 신호사이의 상관이 이상적인 동작의 상관과 크게 다른 것을 해소하기 위해서, 각각의 센스 앰프의 특성 변화에 따라, 센스 앰프의 입력 단자의 프리챠지 전압이 변화되어 센스 앰프의 특성을 보상한다.
이와 같은 반도체 IC 장치를 사용하는 것에 의해, 특성 변동에 의존하지 않고 고속으로 증폭 동작이 가능하게 된다.
Description
제1도는 본 발명의 구성 원리를 도시한 개략도.
제2도는 본 발명에 따른 원리에 관한 동작을 도시한 개략도.
제3도는 본 발명에 따른 제1의 실시예를 도시한 도면.
제4도는 본 발명에 따른 제1의 실시예의 동작을 설명하는 그래프.
제5도는 본 발명에 따른 제2의 실시예를 도시한 도면.
제6도는 본 발명에 따른 제2의 실시예의 동작을 설명하는 그래프.
제7도는 본 발명에 따른 제3의 실시예를 도시한 개략도.
제8도는 본 발명에 따른 제3의 실시예의 동작을 설명하는 그래프.
제9도는 본 발명에 따른 제4의 실시예를 도시한 도면.
제10도는 본 발명에 따른 제4의 실시예의 동작을 설명하는 그래프.
제11도는 본 발명에 따른 제5의 실시예를 도시한 개략도.
제12도는 본 발명에 따른 제5의 실시예의 동작을 설명하는 그래프.
제13도는 본 발명에 따른 실시예의 제어 회로의 일부를 도시한 도면.
제14도는 제13도의 회로의 동작을 설명하는 그래프.
제15도는 본 발명에 따른 제6의 실시예를 도시한 개략도.
제16도는 본 발명에 따른 제6의 실시예의 동작을 설명하는 그래프.
제17(a)도 및 제17(b)도는 본 발명에 따른 실시예의 각종 전압 사이의 크기 관계를 도시한 그래프.
제18도는 본 발명에 따른 제7의 실시예를 도시한 도면.
제19(a)도, 제19(b)도 및 제19(c)도는 본 발명에 따른 실시예의 제어회로의 배치를 도시한 개략도.
제20도는 본 발명에 따른 실시예의 리드 회로의 일부를 도시한 도면.
제21도는 제20도의 회로의 동작을 설명하는 그래프.
제22도는 본 발명의 적용된 시스템 구성을 도시한 도면.
제23도는 DRAM구조의 종래예를 도시한 도면.
제24도는 제23도의 종래예의 동작을 설명하는 그래프.
본 발명은 미소 신호를 증폭하는 센스 앰프 회로를 갖는 반도체 집적 회로(IC) 장치에 관한 것으로, 특히 제조시 치수 제어를 어렵게 하는 미세 구조의 패턴으로 제조되어 그의 구성소자 사이의 특성이 변화하는 반도체 IC 장치의 동작 속도를 증가시키고 정밀도를 향상시키는 반도체 IC 장치에 관한 것이다.
종래, 미세 라인의 패턴으로 제조된 메모리 셀에서 리드된 미소 신호를 증폭하는 센스 앰프를 구비하는 반도체 메모리 장치에 대해서는 “LSI Handbook”, IEICE Japan, the Ohm-Sha Ltd.(1984)의 “MOS Dynamic RAM(pp.486-499)”에 기재되어 있다.
또한, CMOS트랜지스터로 구성된 센스 앰프 회로를 구비하는 DRAM이 일반적으로 사용되고 있다. 제23도는 DRAM의 구조를 도시한 것이다. 이하, 도면에서 위줄이 그어진 부호는 상보 신호를 나타낸다. 또한, 특정한 지시가 없으면, 단자명을 나타내는 신호는 배선명 및 라인명을 나타내고, 전원의 신호인 경우는 그의 전압값도 나타낸다.
제23도의 시스템은 메모리 셀 MC1, 워드선 W1, 데이타선 D1 및센스 앰프로서의 데이타선 앰프 회로 RA, 데이타선 앰프 회로 RA를 제어하는 신호 PP 및 PN, 프리챠지 회로 PCC, 프리챠지 회로 PCC를 제어하는 신호 PC를 구비한다. MOS 트랜지스터 M1 및 M2는 데이타선 D1 및사이에서 발생된 미소 신호 전압차에 따른 신호 전류차를 출력 신호선 RO 및에 엇갈려서 발생한다. RM은 라이트 스위치회로이고, YSR은 라이트 스위치 회로 RM을 제어하는 신호이다. 또한, WI 및는 라이트 신호선, WM은 라이트 스위치 회로, YSW는 라이트 스위치 회로 WM을 제어하는 신호이다.
제23도에 도시한 바와 같이 구성된 DRAM의 동작에서, 데이타선 앰프 회로 RA의 입력 단자 D1 및은 제24도에 도시한 바와 같이 프리챠지 회로 PCC에 의해 프리챠지 전위 HVD까지 프리챠지된 후, PC가 하위 레벨로 설정되는 것에 의해, 데이타선 D1 및의 플로팅 상태가 확립된다.
이어서, 워드선 W1이 고레벨로 설정될 때, 신호가 메모리 셀 MC1에서 데이타선 D1상으로 리드된다. 이것은 데이타선 D1의 전위를 약간 변화시킨다. HVD로 유지된의 전위와 D1의 전위사이의 차는 데이타선 앰프 회로 RA에 의해 센스되어 증폭된다.
한편, 본 발명의 발명자는 제23도의 공지의 DRAM에 관해 검토한 결과 다음과 같은 문제가 있는 것을 알았다.
즉, 데이타선 앰프 회로 RA의 입출력 단자 D1 및가 동일 프리챠지 전위 HVD로 프리챠지 되더라도, 앰프 회로 RA를 구성하는 4개의 MOS 트랜지스터사이에서는 특성 변화가 있다.
따라서, 앰프 회로 RA로의 동일 전위의 입력은 때때로 등가적인 동상 입력(즉, 동상 모드 입력)으로서 수용되지 않는다. 또한, 차동 입력이 등가적으로 상쇄되는 동작이 발생한다. 이 경우, 데이타선 앰프 회로 RA의 성능이 상당히 저하한다. 즉, 앰프 회로 RA로 입력된 신호와 앰프 회로 RA에 의해 증폭된 출력 신호사이의 상관은 이상적인 동작의 상관과 크게 다르다.
이것은 시스템 구성의 패턴이 미세해지고 4개의 MOS 트랜지스터 사이의 특성 변화가 앰프 회로 RA에서 증가할 때에 더욱 강조된다.
본 발명의 목적은 센스 앰프를 구성하는 트랜지스터사이의 특성 변화가 센스 앰프 회로의 특성에 거의 영향을 주지 않는 반도체 IC를 제공하는 것이다.
상기 문제를 해소하기 위해서, 각각의 센스 앰프의 특성 변화에 따라, 센스 앰프의 입력 단자의 프리챠지 전압이 변화되어 센스 앰프의 특성이 보상된다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 다음의 설명 및 첨부 도면에 의해 더욱 명확해질 것이다.
이하, 도면에 따라 본 발명의 실시예를 설명한다.
제1도는 본 발명의 개념적 구조를 도시한 것이다. 이 구조는 메모리 셀 MC1 내지 MC6에서 리드한 미소 차동 신호를 각각 증폭하는 센스 앰프 회로 SA1 내지 SA3과 센스 앰프 회로 SA1 내지 SA3의 각각에 대한 입출력 단자｛D1,｝내지｛D3,｝을 구비한다. 메모리 셀 MC1 내지 MC6은 센스 앰프 회로 SA1 내지 SA3에 입력될 신호를 발생한다.
메모리 셀 MC1 내지 MC6의 각각에서, 예를 들면 MC1은 입력 정보를 저장하는 커패시터 C1 및 스위치 S1로 이루어지는 DRAM셀이다.
종래, 입출력 단자｛D1,｝내지｛D3,｝은 초기 동작에서 동일 전위로 프리챠지되므로, 때때로 입력 신호는 센스 앰프 회로 SA1 내지 SA3을 이루는 트랜지스터사이의 특성 변화에 의해 등가적인 동상입력으로 되지않는 경우가 발생한다.
상기 문제를 해소하기 위해서, 본 발명에 따르면, 제2도에 도시한 바와 같이, 센스 앰프 회로 SA1 내지 SA3의 특성에 따라 단자의 프리챠지 전압이 변화하는 것에 의해, 등가적인 동상 입력이 얻어진다. 즉, 센스 앰프 회로 SA1에서, 단자 D1 및이 전위 VP11 및 VP12로 각각 프리챠지되어 등가적인 동상 입력이 발생된다. 마찬가지로, 센스 앰프 회로 SA2 및 SA3에서, 단자 D2 및와 D3 및가 전위 VP21 및 VP22와 VP31 및 VP32로 각각 프리챠지 되어 등가적인 동상입력이 각각 발생된다. 일반적으로, 이들 프리챠지 전압은 서로 약간 다르다. 상술한 바와 같이, 서로 다른 프리챠지 전압이 센스 앰프 회로의 관련된 단자에 인가되는 것에 의해, 센스 앰프 회로의 성능이 향상된다. 이 점에 관해서는 입력 및 출력 단자가 공용되지 않는, 즉 단자가 제1도의 예에 도시한 바와 같이 독립적으로 배치되는 경우에도, 프리챠지 전압을 각 입력 단자에 대해 변화시켜 센스 앰프 회로에서 등가적인 동상 입력이 발생되어도 좋다.
제3도는 본 발명에 따른 장치의 제1의 실시예를 도시한 것이다. 이 구성은 센스 앰프 회로를 구성하는 MOS 트랜지스터 M1 및 M2를 구비한다. 일반적으로, 이들 증폭용 트랜지스터 M1 및 M2의 특성은 서로 다르다. I1 및 I2는 트랜지스터 M1 및 M2의 게이트 영역에 각각 접속된 신호선쌍을 각각 나타낸다. PCC는 초기 전압 설정 회로이고, MC는 신호선 I1에 접속된 스위치를 갖는 신호 발생기로서 사용된 다이나믹 메모리 셀이다. 제3도의 메모리 셀 MC는 신호선 I1에만 접속되지만, 셀 MC는 선 I2에만 연결하여도 좋다. 또한, 셀 MC는 경우에 따라 I1 및 I2모두에 접속되어도 좋다. DS는 트랜지스터 M1 및 M2 각각의 소오스 영역 NS1 및 NS2에 동일 전위를 인가하는 전위 공급 회로이다. S11 및 S12는 트랜지스터 M1 및 M2의 드레인 및 게이트 영역 사이에 각각 배치된 스위치이다. S21 및 S22는 트랜지스터 M1 및 M2의 드레인 영역과 단자 O1 및 드레인 영역과 단자 O2 사이에 각각 배치된 스위치이다.
이하, 제4도의 그래프에 따라 제3도의 제1의 실시예를 설명한다. 먼저, 스위치 S11, S12, S21 및 S22가 오프된다. 이 상태에서, 트랜지스터 M1 및 M2의 소오스 영역은 초기 전압 설정 회로 PCC에서 공급된 동일 전위 VP1이다. 또한, 신호선쌍 I1 및 I2는 회로 PCC에 의해 전위 VP1 보다 트랜지스터 M1 및 M2의 스레쉬홀드 전압의 적어도 최대값만큼 높은 전압 HVD로 설정된다. 단자 O1 및 O2는 적당한 전압으로 설정된다.
다음에, 스위치 S11 및 S12가 온될 때, 각각의 트랜지스터 M1 및 M2내의 게이트와 드레인 영역 사이는 단락된다. 이어서, 소오스 영역이 고정 전위 VP1으로 유지되므로, 트랜지스터 M1의 게이트(드레인) I1의 전하는 그의 전위가 소오스 영역 NS1의 전위 VP11보다 낮게 되도록 트랜지스터 M1을 거쳐 방전되고, 전위 VP11은 트랜지스터 M1의 스레쉬홀드 전압만큼 전위 VP1보다 높게 된다. 마찬가지로, 게이트(드레인) 영역 I2의 전위는 방전 동작을 통해 트랜지스터 I2를 거쳐 NS2의 전위 VP12까지 감소되고, 전위 VP12는 트랜지스터 M2의 스레쉬홀드 전압만큼 전위 VP1보다 높다.
전압 VP11 및 VP12가 신호선 I1 및 I2에 각각 나타난후에, 스위치 S11 및 S12가 오프되어 소오스 영역 NS1 및 NS2가 저전위 VE로 설정될 때, 각각의 트랜지스터 M1 및 M2는 게이트 전압에 따라 전류가 흐를 수 있는 상태로 설정된다.
이 상태에서, 예를 들면 트랜지스터 M2의 스레쉬홀드 전압이 트랜지스터 M1의 스레쉬홀드 전압보다 높다고 하면, 전위 VP12는 전위 VP11보다 높게 된다. 결과적으로, 전류 흐름이 방해되는 트랜지스터 M2의 상태에서, 트랜지스터 M2의 게이트 전압이 증가되어 전류에 대한 방해가 제거되는 것에 의해, 스레쉬홀드 전압이 상쇄 즉, 동일 전류가 트랜지스터 M1 및 M2를 거쳐 흐를 수 있다.
이 상태에서, MC에 배치된 스위치가 온되어 신호선 I1상으로 신호가 공급될 때, 신호차에 대응하는 차전류를 트랜지스터 M1 및 M2를 관통시킬 수 있다. 전류차는 트랜지스터 M1 및 M2사이의 스레쉬홀드 전압차의 상쇄에 따른 것이다.
이어서, 스위치 S21 및 S22가 닫혀질 때, 전류차를 출력 단자 O1 및 O2에 발생할 수 있다. 스위치 S11 및 S12를 오프한 후에 스위치 S21 및 S22를 닫아도 좋다. 상술한 바와 같이, 이 회로를 마련하면, 각각의 차동 센스 앰프 회로에 대해, 차동 센스 앰프 회로를 구성하는 MOS 트랜지스터 사이의 스레쉬홀드값 변동을 보상할 수 있는 것에 의해, 고속 동작에서 고신뢰성의 장치를 달성할 수 있다.
이러한 접속에서, 제4도의 구성을 따르면, 전위 VP1으로 고정된 소오스 영역 NS1 및 NS2로 스위치 S11 및 S12를 온하여 구성 트랜지스터사이의 특성 변화를 보상할 수 있다. 그러나, 온 상태로 유지된 스위치 S11 및 S12로 소오스 영역 NS1 및 NS2의 전위를 트랜지스터 M1 및 M2를 온하는 고전위에서 전위 VP1으로 변경할 수 있는 것에 의해, 구성 트랜지스터사이의 특성 변화를 보상할 수 있다. 또한, 본 발명에 따른 반도체 IC 장치에서, 그의 초기화용 제어 입력 신호, 예를 들면 칩 선택 신호에 의해 장치를 선택한 후에 초기 전압 설정 및 변동 보상을 실행해도 좋다. 또한, 장치를 자유상태로 설정한 후, 즉 장치가 선택 상태에서 해제된 후에 초기 전압 설정 또는 변동 보상을 즉시 실행해도 좋다.
제5도는 제2의 실시예의 구성을 도시한 것이다. 이것은 DRAM의 앰프 회로의 1예이다.
MC1은 데이타를 저장하는 메모리 셀이다. 워드선 W1이 선택될때, 데이타는 메모리 셀 MC1에서 데이타선 D1으로 출력된다. D1 및은 MOS 트랜지스터 M1 내지 M6으로 구성된 센스 앰프 회로의 입출력 단자이다. PCC는 단자 D1과사이를 단락하여 그들을 동일 전위 HVD로 프리챠지하는 프리챠지 회로이다. PC는 프리챠지 회로 PCC를 제어하는 신호이다. HVD는 프리챠지 동작용 전원이다. SAP는 MOS 트랜지스터로 구성된 센스 앰프 회로이다. 입출력 단자 D1 및은 이 센스 앰프 회로 SAP에도 배치된다. PP는 센스 앰프 회로 SAP를 제어하는 신호이다. RM은 단자 D1 및상의 신호를 후단의 회로에 접속하는 리드 스위치로서의 MOS 회로이다. YSR은 리드 스위치 RM을 제어하는 신호이다. WM은 MC1에서의 라이트 신호를 워드선 W1 및을 거쳐 데이타선 D1 및에 전달하는 라이트 스위치로서의 MOS회로이다. YSW는 라이트 스위치 WM을 제어하는 신호이다. 각각의 제어 신호는 컬럼 선택 신호로서 사용되고 Y 디코더 출력 신호로서 발생된다.
이하, 제6도에 따라 이 실시예의 동작을 설명한다. 먼저, 제어 신호 PC가 고레벨 전위 VC이고 단자 D1 및이 전위 HVD로 프리챠지된다. 제어 신호 또는 선 F1 및 F2가 각각 전위 HVD 및 고레벨 VC이므로, MOS 트랜지스터 M3 및 M4는 온된다. 선 F3이 저레벨 VE이므로, MOS 트랜지스터 M5 및 M6은 오프된다. 또한, 워드선 W1 및 제어 신호 YSR이 저레벨 VE 이고, 제어 신호 PP가 전압 HVD이다. 제어 신호 YSW는 신호가 메모리 셀 MC1에 라이트되는 동작이외의 동작에서는 저레벨 VE이다. 라이트 스위치 WM의 MOS 트랜지스터는 오프된다.
먼저, 제어 신호 PC가 고레벨 VC에서 저레벨 VE로 변화되어 선 D1 및이 플로팅 상태로 설정된다. 그 후, 선 F1이 전위 HVD에서 전위 VP1으로 변할 때, MOS 소자 M3 및 M4가 온되므로, 선 D1 및의 전압은 트랜지스터 M1 및 M2의 스레쉬홀드 전압 VT에 따라 전압 VP11 및 VP12로 낮게 된다. 즉, VP11=VP1+VT(M1)이고, VP12=VP1+VT(M2)이다.
예를 들면, 트랜지스터 M2의 스레쉬홀드 전압이 트랜지스터 M1의 스레쉬홀드 전압보다 낮다고 하면, 선의 전압 VP12는 선 D1의 전압 VP11보다 낮게 된다. 결과적으로, 낮은 스레쉬홀드 전압으로 인해 전류를 용이하게 흘릴 수 있는 트랜지스터의 상태가 선의 전압을 설정하여, 즉 MOS 트랜지스터의 게이트 전압을 선의 전압보다 낮게 설정하여 변경하는 것에 의해, 스레쉬홀드 전압의 영향을 상쇄할 수 있다. 전위 레벨 VP11 및 VP12로 인해, 동일 전류가 소자 M1 및 M2로 흐르는 상태가 형성된다.
그후, 선 F1 및 F2는 저레벨 VE로 설정된다. 워드선 W1이 저레벨 VE에서 고레벨 VW로 변할 때, 신호가 메모리 셀 MC1에서 데이타선 D1상으로 전달되는 것에 의해, 선 D1 및상에 본래의 차동 전압 신호가 발생된다.
이 상태에서, 제어 신호 YSR가 저레벨 VE에서 고레벨 VC로 변하므로, 단자 RO 및에는 차동 전압 신호에 대응하는 전류차 신호가 공급된다. 전류차는 트랜지스터 M1 및 M2 사이의 스레쉬홀드 값의 변동에 의한 전류차의 상쇄를 반영한다. 단자 RO 및사이의 전류차는 다음에 설명하는 신호를 래치하도록 배치된 후단의 회로에 의해 전압차로서 얻어진다. 그 결과, 제어 신호가 고레벨 VC에서 저레벨 VE로 변한 후 MOS 소자가 리드 스위치 RM에서 오프된다.
다음에, 리라이트 동작이 시작, 즉 소자 M1 및 M2가 소위 교차 접속으로 게이트 영역 및 드레인 영역에 서로 접속되는 통상의 구성의 센스 앰프 회로가 형성되도록 선 F3이 고레벨 전위 VC로 설정되어 소자 M5 및 M6이 온된다. 이 구성에서는 선 D1과사이의 전압차가 증폭된다. 이 상태에서 선 D1과사이에서 나타나는 전압차가 소자 M1 및 M2의 스레쉬홀드 전압사이의 차를 상쇄하여 얻은 값이므로, 전압 증폭은 고속으로 실행된다. 소정의 전압을 갖는 신호가 발생될 때, 제어 신호 PP가 전압 HVD에서 전압 VD로 변하여 증폭이 달성된다. 즉, 선 D1 및의 전압은 고레벨 VD 및 저레벨 VE로 각각 설정된다. 그후, 리라이트 동작이 메모리 셀 MC1상으로 실행된다. 스레쉬홀드 전압이 센스 앰프 회로 SAP내의 P형 채널의 MOS 트랜지스터 사이에서 변하더라도, 스레쉬홀드 전압차가 동작에 거의 영향을 주지 않아 높은 신호 전압이 발생된다.
이와 같이 이 실시예에 따르면, 소자 M3 및 M4가 제어 신호 F1의 전위에 의해 온하므로, 데이타선 D1 및은 소자 M1 및 M2의 스레쉬홀드 전압의 변화를 반영하는 적당한 전압으로 사전에 설정된다. 그후, 메모리 셀 MC1에서의 신호에 의해 선 D1과사이에서 발생된 미소 전압차에 따라, 소자 M1과 M2사이에는 전압차에 따른 전류차가 발생된다. 또한, 차동 전압의 진폭은 소자 M1 및 M2에 의해 증폭된다. 따라서, 소자 M1 및 M2사이의 스레쉬홀드 전압의 차이는 동작 마진 및 속도에 영향을 주지 않는다. 또한, 각각의 앰프 회로의 동작을 그의 각 특성에 따라 확립할 수 있다는 이점이 얻어진다. 이 구성에서, 소자 M5 및 M6과 센스 앰프 회로 SAP를 생략하여 통상의 센스 앰프 동작을 억제하도록 하여도 좋다. 또한, 제6도의 예에서, 전원 VC, VE, VD 및 VW는 2.0V, 0.0V, 1.5V 및 2.5V를 각각 나타낸다. 또한, 메모리 셀 MC1의 일예로서, 트랜지스터 및 커패시터를 구비하는 통상의 DRAM, 두개의 트랜지스터 및 커패시터를 사용하는 트윈 셀, 두개 또는 3개의 트랜지스터를 구비하는 게인 셀, 또는 유전체 기판을 사용하는 비휘발성 셀등의 특수한 DRAM셀, 4개의 트랜지스터 및 두개의 부하 저항 또는 6개의 트랜지스터를 사용하는 SRAM셀 또는 EEPROM을 구비하는 비휘발성 셀로 하여도 좋다.
제7도는 본 발명에 따른 제3의 실시예의 구성을 도시한 것이다. 제5도의 제2의 실시예의 메모리 셀 MC1 및 초기 전압 설정 회로 PCC는 제3의 실시예에서도 사용된다. 그러나, 리드/라이트 회로에 대한 접속이 확립되도록, 리드 및 라이트 동작을 공유한 회로 RW가 배치되어 리드 스위치 RM 및 라이트 스위치 WM이 생략되어 있다. YS는 회로 RW를 제어하는 신호, I/O 및는 리드 동작에서 출력 단자로서 사용되고 라이트 동작에서 입력 단자로서 사용된다. 또한, 센스 앰프 회로 SAP를 구성하는 P형 채널의 MOS 소자는 이 구성에서 소자 M7 및 M8로서 배치되어 있다. 신호 F4는 소자 M1 및 M2의 신호 F3에 대응한다.
이하, 제8도에 따라 제7도의 시스템의 동작을 설명한다. 먼저, 제어 신호 PC는 고레벨 VC이고, 선 D1 및는 전압 HVD로 프리챠지된다. 신호 F2 및 F3이 각각 고레벨 VC 및 저레벨 VE이므로, 소자 M3 및 M4는 온되고, 소자 M5 및 M6은 오프된다. 신호 F1 및 F4는 전위 HVD이고, 워드선 W1 및 제어 신호 TS는 저레벨 VE이다.
이 상태에서, 제어 신호 PC가 저레벨 VE로 설정될때 선 D1 및는 플로팅 상태로 설정된다. 신호 F1 및 F4는 전위 HVD에서 VP1 및 VP2로 각각 변화한다. 소자 M3 및 M4가 온되므로, 소자 M1, M2, M7 및 M8사이의 스레쉬홀드 전압의 변동은 4개의 MOS 소자로 구성된 모든 증폭 회로의 등가적인 동상 입력이 발생되도록 선 D1 및가 전압 VP11 및 VP12로 프리챠지되기 위해 서로 영향을 준다.
즉, 선 D1의 프리챠지 전압 VP11은 소자 M3에 의해 단락된 입력 및 출력 단자를 갖는 CMOS 인버터 M1 및 M7의 논리적 스레쉬홀드 전압으로서 사용되고, 선의 프리챠지 전압 VP12는 소자 M4에 의해 단락된 입력 및 출력을 갖는 CMOS 인버터 M2 및 M8의 논리적 스레쉬홀드 전압으로서 사용된다.
그후, 신호 F2가 저레벨 VE로 변하고, 신호 F3이 레벨 VE로 고정되고, 신호 F1이 레벨 VE로 변하고, 신호 F4가 레벨 VD로 변한다.
이 상태에서, 신호가 M1에서 데이타선 D1상으로 전달되도록 워드선 W1은 고레벨 VW로 설정된다. 이어서, 신호 F3이 고레벨 VC로 설정된 후 두개의 CMOS 인버터에 의해 증폭이 시작된다. 그러나, 선 D1과사이에서 발생된 전압차가 앰프를 구성하는 MOS 소자사이의 스레쉬홀드 값의 변동을 상쇄하여 얻은 값이므로, 신호 증폭은 고속으로 실행된다.
증폭이 어느 정도 달성될 때, 신호 YS가 고레벨 VC로 설정되어 신호가 단자 I/O 및를 거쳐 후단의 회로로 전달된다. 이와 같이 이 실시예에 의하면, 스레쉬홀드 전압이 증폭 회로를 형성하는 MOS 소자사이에서 변하더라도, 적당한 프리챠지 전압을 사용하여 고속 증폭을 달성할 수 있다. 또한, 각 앰프 회로의 특성에 따라 프리챠지 전압을 설정할 수 있다.
제9도는 본 발명에 따른 제4의 실시예의 구성을 도시한 것이다. 이 도면의 구성은 데이타선쌍｛d1,｝,....,｛dn,｝ 및 데이타선쌍을 받는 프리앰프회로 PA1 내지 PAn을 각각 구비한다.
프리앰프회로 PA1은 게이트 영역이 데이타선 d1 및에 각각 접속된 MOS 트랜지스터 M1 및 M2를 구비한다. F11은 고유 소오스 구동선이다. M3은 트랜지스터 M1의 드레인과 게이트 영역사이의 접속을 확립하는 MOS 트랜지스터이고, M4는 트랜지스터 M2의 드레인 영역과 게이트 영역을 접속하는 MOS 트랜지스터이다. 트랜지스터 M3 및 M4의 게이트 단자는 신호 F21에 의해 제어된다.
M5는 트랜지스터 M1의 드레인 영역을 공통 데이타선 D에 접속하는 MOS 소자이다. M6은 M2의 드레인 영역을 공통 데이타선에 접속하는 MOS 트랜지스터이다. 소자 M5 및 M6의 게이트 영역은 신호 YR1에 의해 제어된다.
M7은 데이타선 d1을 공통 데이타선 D에 접속하는 MOS 트랜지스터이고, M8은 데이타선과 공통 데이타선사이의 접속을 확립하는 MOS 트랜지스터이다. 소자 M7 및 M8의 게이트 영역은 신호 YW1에 의해 관리된다. MC는 신호 발생 회로로서의 메모리 셀, PCC는 초기 전압 HVD를 확립하는 회로, PC는 초기 전압 설정 회로 PCC를 제어하는 신호선이다.
AMP는 공통 데이타선 D 및상에 발생된 신호를 증폭하는 증폭회로이다. D 및를 D1 및으로 각각 대치하면, 제5도, 제7도 또는 제23도에 사용된 회로를 이예에 사용할 수 있다. 또한, D 및를 RO 및로 각각 대치하면, 제15도의 회로를 사용할 수 있다.
이하, 제10도의 그래프에 따라 제9도의 회로를 설명한다. 제어 신호 PC가 처음에 고레벨이므로, 선 d1 및은 레벨 HVD로 프리챠지된다. 신호 YW1이 저레벨이어서 소자 M7 및 M8이 오프되므로, 선 d1과 D 사이 및 선과사이에는 전기적 접속이 확립되지 않는다. 또한, 제어 신호 F21이 고레벨 VC이므로, 트랜지스터 M3 및 M4가 온되고, 각각의 소자 M1 및 M2의 드레인와 게이트 영역 사이에 전기적 접속이 확립된다.
제어 신호 YR1이 저레벨이므로, 소자 M1 및 M2의 각각의 드레인 영역은 선 D 및에 각각 전기적으로 접속되지 않는다.
또한, 신호 F11은 레벨 HVD이다. 소자 M5 및 M6이 온되어 신호 F11이 저레벨로 설정될 때 소자 M1 및 M2를 거쳐 전류가 흐르도록 선 D 및는 적당한 전압으로 된다.
다음에, 제어 신호 PC가 저레벨로 설정되어 초기 전압 설정 회로 PCC가 오프되므로, 선 d1 및은 플로팅 상태로 설정된다.
이어서, 공통 소오스 구동선 F11이 레벨 HVD에서 레벨 VP1로 변할때 트랜지스터 M3 및 M4가 온되므로, 선 d1 및은 MOS 소자의 스레쉬홀드 전압만큼 전압 VP1보다 높은 전압에 따라 선 F11을 향해 각각 방전 동작된다. 즉, 선 d1 및 d1은 전압 VP12 및 VP11로 각각 설정된다. 그 결과, 소자 M1과 M2 사이의 스레쉬홀드 전압 변동이 상쇄된다. 그후, 선 F21이 저레벨 VE로 설정되어 소자 M3 및 M4가 오프되는 것에 의해, 선 F11이 저레벨 VE로 설정된다. 이 상태에서, 메모리 셀 MC가 온되어 선 d1 및사이에 차동 신호 전압이 발생된다. 이 상태에서 신호 YR1이 고레벨로 설정될 때, 소자 M5 및 M6이 온되므로, 선 d1 및상의 신호에 따른 전압 또는 신호 전류가 선 D 및에 나타난다.
그후, 제9도의 구성에서, 선 D 및에서 얻은 신호가 앰프 회로 AMP에 의해 수신되어 진폭 VD-VE를 갖는 신호가 증폭되어 발생된다. 그후 선 YR1 및 YW1이 저레벨 및 고레벨로 각각 설정되어 선 D 및에서 선 d 및상으로 전압차 신호가 리라이트된다.
또한 앰프 회로 AMP에서, 선 D 및의 프리챠지 전압은 앰프 회로 AMP의 MOS 소자사이의 스레쉬홀드 전압의 변동에 따라 변해도 좋다. 그러한 경우에는 제9도의 프리앰프 PA1 내지 PAn을 제5도 또는 제7도의 메모리 셀 MC1로서 간주할 수 있다. 또한, 라이트 동작에서, 메모리 셀 MC를 선택하도록 선 YR1 및 YW1이 각각 저레벨 및 고레벨로 설정되어 앰프 회로 AMP에서 선 D 및상에 라이트 신호가 발생되는 것에 의해, 라이트 동작이 실행된다. 본 발명에 따르면, MOS 소자중의 특성 변화가 동작 마진 및 속도에 영향을 주지 않는다는 이점에 부가해서 또 다른 이점이 있다. 즉, 데이타선쌍이 n 형 채널의 MOS 소자만을 구비하는 프리앰프 PA1 내지 PAn에만 접속되고 공유 앰프 회로 AMP를 거쳐 리라이트 동작이 실행되도록 동작하므로, IC 소자 레이아웃에 요하는 면적을 저감할 수 있다. 이와 관련해서, 선 d1 및의 기생 용량도 최소화할 수 있으므로, 메모리 셀 MC에서 고전압 신호를 얻어 상보 신호의 형태로 선 d1 및로 전달할 수 있다.
제11도는 본 발명에 따른 제5의 실시예의 구성을 도시한 것이다.
이 실시예는 제5도의 기능과 마찬가지 기능을 마련하도록 JP-A-56-21897에 기재된 회로 시스템을 변형한 것이다.
JP-A-56-21897에는 데이타선상의 신호에 대해 큰 진폭이 발생되도록, 증폭 방법에서 스레쉬홀드 변동을 보상하는 공지의 Vcc 프리챠지 동작 방법의 동작만을 기재하고 있다. 그러나, 1/2Vcc 프리챠지 동작에서 미소 신호를 직접 리드하는 방법에 대해서는 기술되어 있지 않았다.
제11도의 구성에서, 트랜지스터 또는 소자 M1 및 M2은 MOS 차동 앰프 회로를 형성하고, 트랜지스터 M3 내지 M6은 소자 M1과 M2 사이의 스레쉬홀드값 변동을 보상하는 스위치 MOS 소자로서 사용되고, 트랜지스터 M7 및 M8은 소자 M1 및 M2의 게이트 영역을 데이타선 D 및에 접속하는 스위치 MOS 소자로서 사용된다. 소자 M5 및 M6도 리라이트 동작을 달성하기 위해 사용된다. 초기 전압 설정 회로 PCC가 MOS 소자만을 구비하는 것을 제외하고는 제5도의 구성과 마찬가지이다.
이하, 제12도에 따라 제11도의 회로 시스템의 동작을 설명한다. 먼저 신호 F2 및 F3이 고레벨이므로 소자 M3 내지 M6은 온된다. 이 조건에서, 선 F1이 전압 VP1으로 설정되어 신호 F1의 전압보다 소자 M2의 스레쉬홀드 전압만큼 낮은 전압 VP11이 데이타선 D1에 인가된다. 또한 데이타선에 신호 F1의 전압 VP1보다 소자 M1의 스레쉬홀드 전압만큼 낮은 전압 VP12가 인가된다.
이 상태에서, 신호 F2 및 F3이 저레벨로 설정되어 소자 M3 내지 M6이 오프된다. 그후, 신호 F4가 고레벨로 설정되어 소자 M7 및 M8이 온된다. 이 상태에서, 트랜지스터 M1의 게이트 영역에 전압 VP1보다 소자 M2의 스레쉬홀드 전압만큼 낮은 선 D1의 전압 VP11이 인가되고, 소자 M2의 게이트 영역에는 전위 VP1보다 소자 M2의 스레쉬홀드 전압만큼 낮은 선의 전압 VP12가 인가된다.
따라서, 예를 들면 소자 M1의 스레쉬홀드 전압이 소자 M2의 스레쉬홀드 전압보다 높아 소자 M1으로의 전류 흐름이 어렵게 되는 상태에서 스레쉬홀드 전압차를 반영하는 저전압이 소자 M2의 게이트 영역에 인가된다. 이어서, 전류는 마찬가지로 소자 M2로 흐르기 어렵게 되고, 즉 이들 트랜지스터사이의 스레쉬홀드 전압의 변동이 상쇄된다.
그후, 워드선 W1이 고레벨로 설정되어 메모리 셀 MC의 내용에 관한 리드 신호 전압차가 데이타선 D1 및에 발생한다. 이 신호는 소자 M7 및 M8을 거쳐 소자 M1 및 M2의 게이트에 입력된다.
그후 신호 YSR이 고레벨로 설정되어 스위치 회로 RM이 온되는 것에 의해 단자 RO 및상에 신호 전류가 발생된다. 단자 RO 및상의 신호에서 얻은 신호가 후단의 회로에 의해 래치될 때, 신호 YSR이 저레벨로 설정되어 회로 RM이 오프되는 것에 의해, 리라이트동작으로 제어가 이행된다.
리라이트 동작에서는 먼저 신호 F3이 고레벨로 설정되어 소자 M5 및 M6이 온되므로 트랜지스터 M1 및 M2가 플립플롭 회로로서 함께 기능한다. 그후, 신호 F1이 저레벨로 설정되어 데이타선으로 부터의 미소 신호가 소자 M1 및 M2와 소자 M5 및 M6에 의해 증폭된다. 증폭이 어느 정도 실행될 때, 신호 PP가 고레벨로 설정되어 고레벨로 데이타선상의 신호의 라이트 동작이 실행된다.
제5도의 제2의 실시예에서, 데이타선이 회로 PCC에 의해 프리챠지된 후 신호선 F1을 거쳐 방전되어 소자사이의 스레쉬홀드값 변동이 보상된다. 반대로 제11도의 제5의 실시예에 따르면, 스레쉬홀드값 변화가 선 F1을 거쳐 방전 동작을 통해서만 보상될 수 있는 것에 의해, 프리챠지 회로 PCC의 구성이 간단해지고 신호선 F1을 용이하게 제어한다는 이점이 있다.
제5도, 제7도 및 제9도의 실시예에서, 제5도의 선 F1, 제7도의 선 F1 및 제9도의 선 F11은 상술한 바와 같이 2단계 전위사이에서 변화된다.
제13도에 도시한 회로 구성에 의해 이것을 용이하게 실행할 수 있다. 이하, 이 회로도에 따라 선 F1 및 F4의 전압이 변하는 경우에 대해서 설명한다. 제5도 및 제9도의 실시예에서, 제13도의 선 F1에 관한 부분을 선 F1 및 F11에 적용해도 좋다. 제13도에서, MPH는 선 F4에 전압 VD를 공급하는 p 형 채널의 MOS 소자이다. MOS 소자 MPH는 신호 SDH에 의해 제어된다. MPP는 선 F4에 전압 VP2를 공급하는 p 형 채널 MOS 소자이다. MOS 소자 MPP는 신호 SP2에 의해 관리된다. MNL는 선 F1에 전압 VE를 공급하는 n 형 채널 MOS 소자이다. 소자 MNL은 신호 SDL에 의해 제어된다. MNP는 선 F1에 전압 VP1을 공급하는 n 형 채널의 MOS 소자이다. PCC는 선 F4에 초기 전압 HVD를 공급하는 프리챠지 회로이다. 회로 PCC는 선 PC에 의해 제어된다.
이하, 제14도에 따라 제13도의 회로를 설명한다. 먼저 선 PC가 고레벨 VC이고 선 F1 및 F4가 레벨 HVD로 프리챠지된다. 신호 SP1, SP2, SDH 및 SDL은 각각 저레벨 VE, 고레벨 VC, 고레벨 VC 및 저레벨 VE이다. 소자 MPP, MNP, MPH 및 MNL은 이 상태에서 오프된다.
먼저, 신호 SP1 및 SP2가 고레벨 VC 및 저레벨 VE로 각각 설정된다. 또한, 선 F4 및 F1은 전압 VP2 및 VP1으로 각각 설정된다. 그 결과, 제5도 내지 제10도에서 설명한 센스 앰프 회로를 구성하는 MOS 소자사이의 스레쉬홀드 전압의 변동에 따라 프리챠지 전압이 발생된다.
그후, 선 F1에서 신호 SP1 및 SDL이 저레벨 VE 및 고레벨 VC로 각각 설정되는 것에 의해, 전압 VE가 공급된다.
그 점에 관해서는 제13도의 회로가 제5도의 실시예에 사용되는 경우, 소자 MPP를 생략한 것이다. 이 상태에서 신호 F4는 신호 PP에 대응한다. 제9도의 경우, 선 F1만을 고려하여도, 본 발명이 앰프 회로 AMP에 적용될 때, 제13도의 선 F1 및 F4를 사용할 수 있다. 이와 같은 회로를 마련하면, 제5도의 선 PP 및 F3, 제7도의 선 F1 및 F4, 제9도의 선 F11상에 필요한 전압을 용이하게 발생할 수 있다.
이어서, 제20도에 도시한 회로의 예에 따라 래치 회로를 설명한다. 즉, 상술한 바와 같이, 제5도 및 제11도에서 제어 신호가 고레벨로 유지되는 동안, 선 RO 및에 접속되어 후단에 배치된 회로에서, 발생된 전류 신호는 래치된다.
제20도에서, Q1 내지 Q6은 바이폴라 트랜지스터, R1 및 R2는 저항 IS1 내지 IS4는 전류원, MS는 전류원 IS1 내지 IS4용 MOS 소자이다. MOS 소자는 신호 SL에 의해 제어된다.
바이폴라 트랜지스터 Q1 및 Q2는 그의 베이스 영역이 접지 전위에 접속되어 사용되므로 베이스 전압 VB보다 베어스-이미터 정방향 전압 VBE 만큼 낮은 전압으로 단자 RO 및 RO가 크램프되는 것에 의해, 전압 변동이 억제된다.
트랜지스터 Q3 및 Q4는 전류 스위치를 이룬다. 전류원 MOS 트랜지스터 MS는 신호 SL에 의해 관리된다.
트랜지스터 Q5 및 Q6은 이미터 폴로워 회로를 형성한다. 이들 트랜지스터는 입력 N1 및 N2와 출력 MO 및를 각각 갖는다. VC´는 래치 회로의 전원이다.
이하, 제21도의 그래프에 따라 제20도의 회로 동작을 설명한다. 신호 YSR이 저레벨 VE일 때, 리드 스위치 RM내의 MOS 소자가 오프되므로, 입력 N1 및 N2와 출력 MO 및는 각각 동일 전위값이다.
이 상태에서 신호 YSR이 고레벨로 설정될 때, 스위치 RM이 온되는 것에 의해, 제7도에 도시한 바와 같이 단자 RO와사이에는 전류차가 나타난다. 이어서, 저항 R1 및 R2의 기능에 의해 저항 R1과 R2사이에 전압차가 발생하여 MO와사이에서 입력 단자사이의 전압보다 정방향 전압 VBE 만큼 낮은 전압차가 발생한다.
이 상태에서 신호 SL 이 고레벨 VC로 설정되어 전류원 MS가 온될때, 신호 YSR이 저레벨 VE로 설정되어도 출력 단자 MO 및사이에는 전압 불일치가 여전히 유지된다. 그 결과, 제7도의 실시예에 필요한 기능을 갖게 할 수 있다. 바이폴라 트랜지스터를 사용한 제20도의 예에 관해서는 래치 기능을 갖는 이런 형태의 전류-전압 변환회로를 MOS 트랜지스터만으로 구성할 수 있다.
제15도는 본 발명의 제6의 실시예의 구성을 도시한 것이다. 이 구성은 소자 M1 및 M2의 동작 속도를 증가시키도록, 데이타선사이에서 발생될 수 있는 전압보다 충분히 낮은 전압이 공통 소오스선에 인가되는 이점이 있다.
선 F11은 다른 방식으로 제어된다. 즉, 제15도의 구성은 선 F11이 회로 FC에 의해 관리되는 것을 제외하고는 제9도의 제4의 실시예와 마찬가지 구성이다. FC를 제외하고는 제15도에 제9도와 동일 참조 부호를 사용한다. 회로 FC에서, MF1은 선 F11을 전압 HVD로 프리챠지하도록 신호 PC에 의해 제어되는 트랜지스터, MF2는 스레쉬홀드 전압 보상을 위해 전압 VE를 선 F11에 전기적으로 연결하도록 신호 S1에 의해 제어되는 MOS 트랜지스터, MF3은 선 F11과 전압 VE 사이에 강한 단락 회로를 확립하는 MOS 트랜지스터이다. 트랜지스터 MF2 및 MF3은 그들의 기능을 발휘하는 트랜지스터로 대치해도 좋다.
이하, 제16도의 그래프에 따라 제15도의 회로 동작을 설명한다.
초기 상태에서, 신호 PC는 고레벨 VC이고, 신호 S1 및 S2는 저레벨 VE이며 데이타선쌍｛d1,｝,....,｛dn,｝ 및 선 F11은 초기 전압 HVD로 프리챠지된다.
또한, 선 F21이 고레벨 VC이므로, MOS 트랜지스터 M3 및 M4는 온된다. MOS M1 및 M2에서 그의 게이트 및 드레인 영역은 서로 전기적으로 접속되어 다이오드를 형성한다.
신호 YR1 및 YW1이 저레벨 VE이므로, MOS M5 내지 M8은 오프된다. 워드선 W가 저레벨 VDL이어서 메모리 셀 MC 내의 스위치 트랜지스터는 오프된다.
또한, 데이타선 D 및가 도시하지 않은 앰프 회로내의 회로에 의해 전위 HVD2로 프리챠지된다.
동작중, 먼저 신호 PC가 저레벨 VE로 설정되어 선쌍｛d1,｝ 내지 ｛dn,｝ 및 선 F11은 플로팅 전위로 설정된다.
신호 S1이 고레벨로 설정되어 소자 MF2가 온될 때, 선 F11이 저전위로 설정된 후 데이타선쌍 d1 및가 다이오드 형태로 접속된 트랜지스터 M1 및 M2를 거쳐 방전된다. 소자 M1 및 M2가 온될때까지, 선 F11의 전위는 급속히 저하한다. 소자가 온된 후, 그의 전위는 데이타선 용량에서 방전 동작에 따라 서서히 감소된다. 이 동작중에 선 d1 및은 선 F11의 전위보다 각각 소자 M1 및 M2의 스레쉬홀드값만큼 높은 전위값으로 각각 방전된다. 이 기간동안 시스템은 데이타선쌍마다 스레쉬홀드 전압 변동에 대한 보상을 실행한다.
데이타선쌍사이의 저압차가 트랜지스터 M1 및 M2사이의 스레쉬홀드 전압 차와 거의 동일하게 설정될 때, 선 F21이 저레벨 VE로 설정되어 소자 M3 및 M4가 오프되는 것에 의해, 데이타선 방전 동작이 정지된다. 스레쉬홀드 변동 보상만을 위해 방전 동작이 어느 정도 실행되므로, 각각의 데이타선의 전압은 초기 프리챠지 전압보다 낮고 전압 VDL을 초과하는 값으로 유지된다.
이 상태에서, 워드선 W가 고레벨 VW로 설정되어 메모리 셀 MC에서 데이타선상으로 전하가 전달된다. 그후 신호 S2가 고레벨로 설정되는 것에 의해 소자 MF3이 선 F11의 전위를 전압 VE로 낮추게 한다. 또한, 선 YR1이 고레벨로 설정되어 라이트 동작을 위해 배치된 MOS 트랜지스터 M7 및 M8이 온된다. 결과적으로, 선 d1 및상의 신호 전압에 따른 신호 전류가 소자 M1 및 M2를 거쳐 공통 데이타선 D 및로 각각 흘러 전류가 앰프 회로 AMP에 의해 센스된다. 증폭된 신호는 앰프 회로 AMP에서 두단의 회로로 출력된다. 또한, VDH의 고레벨에서 VDL의 저레벨까지의 큰 진폭 범위를 갖는 신호가 선 D 및상에 나타난다.
그후, 선 YR1이 저레벨로 설정되어 소자 M7 및 M8이 오프되고 선 YW1이 고레벨 VW로 설정되어 선 d1과사이의 전압차가 전압 VDH와 VDL 사이의 전압차까지 확장된다. 워드선 W가 고레벨 VW이므로, 이 동작은 리라이트 동작이 메모리 셀 MC상에서 실행되는 것을 의미한다. 마찬가지로, 앰프 회로 AMP내의 회로에 대해서는 선 D 및의 전위값이 앰프 회로 AMP내의 MOS 트랜지스터 사이의 스레쉬홀드값의 변동에 따라 변하는 것에 의해, 그의 감도가 증가한다. 본 발명에 따르면, 제9도의 제4의 실시예의 이점에 부가해서 선 F11을 용이하게 제어할수 있다는 효과가 얻어진다.
제17(a)도 및 제17(b)도는 본 발명에 따른 장치내의 온칩 전압 변환 회로에 의해 발생된 내부 전원 전압과 외부 전원 전압사이의 관계를 도시한 것이다. 제17(a)도에서, 워드선의 고전위는 외부전압 VC을 초과할 정도로 증가한다. 또한, 데이타선쌍사이의 전압차를 감지하는 소자 M1 및 M2의 공통 소오스 영역의 전위는 그의 게이트 영역보다 충분히 낮은 값으로 설정된다. 이것은 제14도까지의 도면에서 도시한 실시예와 비교해서 소자 M1 및 M2에 따른 차동 앰프의 동작 속도를 증가시킨다. 데이타선의 고전위 VDH 또는 제어 회로의 고전위 VCL은 외부 전원 전압 VC 이하로 설정해도 좋다. 제어 회로의 동작 속도를 증가시키고 데이타선을 통한 전류 흐름을 감소시키기 위해, 전위 VDH는 많은 경우에 전위 VCL보다 낮게 설정된다. 워드선 전압은 데이타선 고전위 VDH 보다 적어도 메모리 셀의 스위치 트랜지스터의 스레쉬홀드 전압만큼 충분히 높게 설정된다. 또한, 데이타선 프리챠지 전위 HVD는 전위 VDH와 전위 VDL 사이의 중간 전위로 설정된다. 그러나, 본 발명에 따르면, 적당한 트랜지스터 사이의 스레쉬홀드 전압의 변동을 보상하는 동안 데이타선 전위가 스레쉬홀드 전압보다 낮게 되므로, 데이타선 전위의 감소된 부분에 따라 전위 HVD를 더 높은 값으로 설정해도 좋다. 기판 전위 VB는 외부 전원 전압 VE이하로 설정된다. 제17(b)도에서는 제17(a)도와 달리, 워드선 고전위 VW가 외부 전원 전압 VC와 일치하도록 선택되고 제어 회로의 고전위 VCL은 데이타선 고전위 VDH와 일치하도록 설정된다. 상기와 같이 하는 것에 의해, 본 발명에 필요한 전압을 최소한의 전원수로 발생할 수 있다.
제18도는 본 발명에 따른 제7의 실시예의 구성을 도시한 것이다. 이 실시예는 제15도의 제6의 실시예와 다음과 같은 점이 다르다. 선 F11의 다수의 제어 동작이 집단적으로 실행되는 제15도와 반대로, MOS 소자 M9를 구비하는 제어 회로 FC가 회로 PA1마다 배치되어 제18도의 게이트 영역을 제어하는 것에 의해, 제15도의 제6의 실시예와 마찬가지 동작을 실행한다. 제18도의 실시예에서는 선 F11이 저레벨 VE로 고정되어도 좋다. 즉, 소자 M9는 제15도의 소자 MF2 및 MF3에 대응한다. 먼저, 선 FS가 저레벨이고 소자 M9가 오프이므로, 소자 M3 및 M4가 온될 때, 소자 M1 및 M2중에서 낮은 쪽의 스레쉬홀드 전압만큼 전위 HVD 보다 낮은 전위로 선 NF는 프리챠지된다. 선 FS가 로베렐로 설정되어 소자 M9가 온될때, 선 NF의 전위가 제16도의 선 F11과 마찬가지 방식으로 변하는 것에 의해, 제16도의 그래프에 도시한 바와 같은 소자사이의 스레쉬홀드 전압의 변동이 보상된다. 따라서, 본 발명은 다수의 회로 PA1중에서 공통으로 사용되기 때문에 상당한 부하를 갖는 선 F11의 제어 동작을 필요로 하지 않아, 상술한 바와 같이 제어 동작이 용이하다는 효과가 있다.
이점에 관해서는 제어 회로 FC가 소자 M1 및 M2마다 배치되어도, 회로 FC를 여러개의 회로 PA마다 배치할 수 있다. 제19도는 이 방식으로 제어 회로 FC를 배치하는 방법을 도시한 것이다. 제19(a)도에서, 동시에 동작을 달성하는 워드선 W1 및 W2(이들 선은 그의 단부에 워드 드라이버를 배치하여 공동으로 조작해도 좋다)에 관한 모든 프리앰프회로 PA11 내지 PA2n은 회로 시스템의 끝에 배치된 제어 회로 FC에 의해 제어된다. 제19(b)도에서, 프리앰프회로는 시스템의 중심 위치에 배치된 제어 회로 FC에 의해 제어된다. 이들 구성중의 하나는 소자 레이아웃에 부가된 제한과 제어 선에 관한 부하사이의 관계에 따라 선택된다. 또한, 제19(c)도에 도시한 바와 같이, 제어 회로 FC는 n개의 프리앰프회로 PA마다 배치된다. 전원선은 워드선과 나란히 배치해도 좋고 또는 예를 들면 워드 션트부를 사용하여 그것에 수직으로 배치해도 좋다.
본 발명을 적용할 수 있는 DRAM 메모리 셀로서는 제5도에 도시한 바와 같은 커패시터 및 저항의 조합을 구비하는 통상의 구조에 부가해서, 예를 들면 “1991 ISSCC Digest”의 페이지 106 및 107에 기재되어 있는 것과 같은 DRAM 메모리 셀이 서로 직렬로 접속된 구성을 사용해도 좋다. 또한, 2진값 정보를 넘는 정보가 트랜지스터 및 커패시터로 구성된 메모리 셀에 저장되는 방법을 사용해도 좋다.
제22도는 본 발명에 따른 반도체 IC 장치를 사용하는 시스템 구성을 도시한 것이다. 화살표는 신호 흐름을 나타낸다. 시스템은 본 발명의 센스 앰프 회로가 메모리 셀에서 미소 신호를 리드하기 위해 사용되는 DRAM을 구비한 반도체 IC 장치 M, 전체 시스템 동작을 제어하는 프로세서 CPU, 리프레쉬 어드레스 발생 회로 RAG, DRAM 제어 신호 발생 회로 TC, 리프레쉬 어드레스 발생 회로에서 전달된 리프레쉬 어드레스 신호와 CPU에서 전달된 신호 사이에서 선택을 실행하는 선택 회로 SLCT를 구비한다. 또한, PFY는 시스템내의 유닛, 예를 들면 외부 기억 장치, 디스플레이 또는 산술논리 유닛을 나타낸다. 이 유닛은 몇몇 경우에 통신선을 거쳐 다른 정보 처리 장치와 접속되어도 좋다.
DATA는 CPU와 DRAM 장치 M 사이에서 전달된 데이타이고, Aic는 CPU에서 발생된 신호, Air은 리프레쉬 어드레스 발생 회로 RAG에서 발생된 리프레쉬 어드레스 신호, Ai는 선택 회로 SLCT에 의해 선택되어 DRAM 장치 M으로 전달될 어드레스 신호이다. ST는 CPU에서 발생 회로 RAG로 전달되는 스테이터스 신호이고, BS는 발생 회로 TC에서 CPU로 공급되는 비지(busy)신호이다. SE는 발생 회로 TC에서 전달되어 선택 회로 SLCT를 초기화하는 신호이고, CE는 본 발명이 적용되는 DRAM을 기동하기 위해 사용되는 신호이다. SG는 CPU와 시스템내의 다른 유닛사이의 통신 신호이다. 본 발명이 적용된 반도체 장치를 마련하는 것에 의해, 집적도를 증가시키기 위해 정밀한 제조 치수를 사용하여도, 동작 속도 및 최종 제품의 신뢰성을 높게 유지할 수 있다.
본 발명에 따르면, 미소 신호를 증폭하는 센스 앰프 회로를 갖는 반도체 IC 장치에서, 입력선의 프리챠지 전압을 적당히 변경하여 불순물 농도 및 제조 치수의 차에 의해 반도체 IC 장치의 각 구성소자의 특성 변화를 보상할 수 있다. 그 결과 특성 변화에 관계없이 고속 증폭을 달성하는 반도체 장치가 마련된다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
Claims (13)
- 제1신호선과 제2신호선 사이의 차전압을 증폭하는 센스앰프를 갖는 반도체장치로서, 상기 센스앰프는 상기 제1신호선에 게이트가 접속되는 N형의 제1MOS 트랜지스터, 상기 제2신호선에 게이트가 접속되는 N형의 제2MOS 트랜지스터, 상기 제1MOS 트랜지스터의 드레인과 게이트 사이에 접속되는 제1스위치, 상기 제2MOS 트랜지스터의 드레인과 게이트 사이에 접속되는 제2스위치, 상기 제1신호선과 상기 제2MOS 트랜지스터의 드레인 사이에 접속되는 제3스위치 및 상기 제2신호선과 상기 제1MOS 트랜지스터의 드레인 사이에 접속되는 제4스위치를 구비하고, 상기 제1신호선과 제2신호선 중의 한쪽에는 메모리셀이 접속되고, 상기 제1신호선과 제2신호선에는 프리챠지회로가 접속되고, 상기 제1 및 제2MOS 트랜지스터의 소오스는 공통 접속되고, 상기 제1신호선에는 P형의 제3트랜지스터의 드레인과 P형의 제4트랜지스터의 게이트가 접속되고, 상기 제2신호선에는 상기 제4트랜지스터의 드레인과 상기 제3트랜지스터의 게이트가 접속되고, 상기 제3 및 제4MOS 트랜지스터의 소오스는 공통 접속되고, 상기 제1 및 제2스위치가 온으로 되고 상기 제3 및 제4스위치가 오프로된 상태에서 상기 제1 및 제2신호선은 상기 프리챠지회로에 의해 소정의 전위로 프리챠지되고, 상기 프리챠지회로의 동작정지 후에 상기 제1 및 제2MOS 트랜지스터의 게이트-소오스 간에는 각각 스레쉬홀드 전압이 발생되고, 그 후에 상기 제1 및 제2스위치는 오프상태로 되고, 상기 메모리셀로부터의 신호가 출력되는 것에 의해 발생하는 상기 제1 및 제2신호선의 차전압은 상기 제1 및 제2MOS 트랜지스터의 각각의 드레인전압으로서 출력되고, 그 후에 상기 제3 및 제4스위치는 온상태로 되고, 상기 제3 및 제4MOS 트랜지스터의 공통접속된 소오스는 고전위로 되는 반도체장치.
- 제1신호선과 제2신호선 사이의 차전압을 증폭하는 센스앰프를 갖는 반도체장치로서, 상기 센스앰프는 상기 제1신호선에 게이트가 접속되는 N형의 제1MOS 트랜지스터, 상기 제2신호선에 게이트가 접속되는 N형의 제2MOS 트랜지스터, 상기 제1MOS 트랜지스터의 드레인과 게이트 사이에 접속되는 제1스위치, 상기 제2MOS 트랜지스터의 드레인과 게이트 사이에 접속되는 제2스위치, 상기 제1신호선과 상기 제2MOS 트랜지스터의 드레인 사이에 접속되는 제3스위치 및 상기 제2신호선과 상기 제1MOS 트랜지스터의 드레인 사이에 접속되는 제4스위치를 구비하고, 상기 제1신호선과 제2신호선 중의 한쪽에는 메모리셀이 접속되고, 상기 제1신호선과 제2신호선에는 프리챠지회로가 접속되고, 상기 제1 및 제2MOS 트랜지스터의 소오스는 공통 접속되고, 상기 제1신호선과 상기 제1MOS 트랜지스터의 드레인에는 P형의 제3트랜지스터의 게이트와 드레인이 각각 접속되고, 상기 제1신호선과 상기 제2MOS 트랜지스터의 드레인에는 P형의 제4트랜지스터의 게이트와 드레인이 각각 접속되고, 상기 제3 및 제4MOS 트랜지스터의 소오스는 공통 접속되고, 상기 제1 및 제2스위치가 온으로 되고 상기 제3 및 제4스위치가 오프로 된 상태에서 상기 제1 및 제2신호선은 상기 프리챠지회로에 의해 소정의 전위로 프리챠지되고, 상기 프리챠지회로의 동작정지 후에 상기 제1 및 제2MOS 트랜지스터의 게이트-소오스 간에는 각각 스레쉬홀드 전압이 발생되고, 그 후에 상기 제1 및 제2스위치는 오프상태로 되고, 상기 메모리셀로부터의 신호가 출력되는 것에 의해 발생하는 상기 제1 및 제2신호선의 차전압은 상기 제1 및 제2MOS 트랜지스터의 각각의 드레인전압으로서 출력되고, 그 후에 상기 제3 및 제4스위치는 온상태로 되고, 상기 제3 및 제4MOS 트랜지스터의 공통접속된 소오스는 고전위로 되는 반도체장치.
- 제1신호선과 제2신호선 사이의 차전압을 증폭하는 센스앰프를 갖는 반도체장치로서, 상기 센스앰프는 상기 제1신호선에 게이트가 접속가능하게 되는 N형의 제1MOS 트랜지스터, 상기 제2신호선에 게이트가 접속가능하게 되는 N형의 제2MOS 트랜지스터, 상기 제1MOS 트랜지스터의 게이트와 드레인 또는 소오스 중의 한쪽 사이에 접속되는 제1스위치, 상기 제2MOS 트랜지스터의 게이트와 드레인 또는 소오스 중의 한쪽 사이에 접속되는 제2스위치, 상기 제1신호선과 상기 제2MOS 트랜지스터의 드레인 또는 소오스 중의 다른 한쪽 사이에 접속되는 제3스위치, 상기 제2신호선과 상기 제1MOS 트랜지스터의 드레인 또는 소오스 중의 다른 한쪽 사이에 접속되는 제4스위치, 상기 제1신호선과 상기 제1MOS 트랜지스터의 게이트 사이에 접속된 제5스위치 및 상기 제2신호선과 상기 제2MOS 트랜지스터의 게이트 사이에 접속된 제6스위치를 구비하고, 상기 제1신호선과 제2신호선 중의 한쪽에는 메모리셀이 접속되고, 상기 제1신호선과 제2신호선에는 프리챠지회로가 접속되고, 상기 제1 및 제2MOS 트랜지스터의 소오스는 공통 접속되고, 상기 제1신호선에는 P형의 제3트랜지스터의 드레인과 P형의 제4트랜지스터의 게이트가 접속되고, 상기 제2신호선에는 상기 제4트랜지스터의 드레인과 상기 제3트랜지스터의 게이트가 접속되고, 상기 제3 및 제4MOS 트랜지스터의 소오스는 공통 접속되고, 상기 제1~제4스위치가 온으로 되고, 상기 제5 및 제6스위치가 오프로 되고 또한 상기 제1 및 제2MOS 트랜지스터의 공통접속된 소오스는 고전위로 된 상태에서 상기 제1 및 제2MOS 트랜지스터의 게이트-소오스 간에는 각각에 스레쉬홀드 전압이 발생되고, 그 후에 상기 제1~제4스위치는 오프상태로 되고 또한 상기 제5 및 제6스위치가 온으로 되고, 상기 메모리셀로부터의 신호가 출력되는 것에 의해 발생하는 상기 제1 및 제2신호선의 차전압은 상기 제1 및 제2MOS 트랜지스터의 각각의 드레인-소오스경로에서 출력되고, 그 후에 상기 제3 및 제4스위치는 온으로 되고, 상기 제1 및 제2MOS 트랜지스터의 공통접속된 소오스는 저전위로 됨과 동시에 상기 제3 및 제4MOS 트랜지스터의 공통접속된 소오스는 고전위로 되는 반도체장치.
- 제1항에 있어서, 상기 제1~제4스위치는 MOS 트랜지스터인 반도체장치.
- 제2항에 있어서, 상기 제1~제4스위치는 MOS 트랜지스터인 반도체장치.
- 제4항에 있어서, 상기 메모리셀은 1개의 MOS 트랜지스터와 1개의 캐패시터로 이루어지는 다이나믹형 메모리셀인 반도체장치.
- 제5항에 있어서, 상기 메모리셀은 1개의 MOS 트랜지스터와 1개의 캐패시터로 이루어지는 다이나믹형 메모리셀인 반도체장치.
- 제3항에 있어서, 상기 제1~제6스위치는 MOS 트랜지스터인 반도체장치.
- 제8항에 있어서, 상기 메모리셀은 1개의 MOS 트랜지스터와 1개의 캐패시터로 이루어지는 다이나믹형 메모리셀인 반도체장치.
- 서로 쌍을 이루는 제1 및 제2공통 데이타선, 상기 제1 및 제2공통 데이타선에 접속되는 증폭회로, 서로 쌍을 이루는 제1 및 제2데이타선, 상기 제1 및 제2공통 데이타선과 상기 제1 및 제2데이타선 사이에 마련된 프리앰프, 제1 및 제2데이타선에 접속되는 프리챠지회로 및 제1 및 제2데이타선 중의 한쪽에 접속되는 메모리셀을 구비하는 반도체장치로서, 상기 프리앰프는 상기 제1데이타선에 게이트가 접속되는 N형의 제1MOS 트랜지스터, 상기 제2데이타선에 게이트가 접속되고 상기 제1MOS 트랜지스터의 소오스에 그의 소오스가 공통 접속되는 N형의 제2MOS 트랜지스터, 상기 제1MOS 트랜지스터의 게이트와 드레인 사이에 접속되는 제1스위치, 상기 제2MOS 트랜지스터의 게이트와 드레인 사이에 접속되는 제2스위치, 상기 제1MOS 트랜지스터의 드레인과 상기 제2공통 데이타선 사이에 접속되는 제3스위치, 상기 제2MOS 트랜지스터의 드레인과 상기 제1공통 데이타선 사이에 접속되는 제4스위치, 상기 제1데이타선과 상기 제1공통 데이타선 사이에 접속된 제5스위치 및 상기 제2데이타선과 상기 제2공통 데이타선 사이에 접속된 제6스위치를 구비하고, 상기 제1~제6스위치는 N형의 MOS 트랜지스터인 반도체장치.
- 제10항에 있어서, 상기 제1 및 제2스위치가 온으로 되고 상기 제3~제6스위치가 오프로 된 상태에서 상기 제1 및 제2데이타선은 상기 프리챠지회로에 의해 소정의 전위로 프리챠지되고, 상기 프리챠지회로의 동작정지 후에 상기 제1 및 제2MOS 트랜지스터의 게이트와 소오스 사이에는 각각에 스레쉬홀드 전압이 발생되고, 그 후에 상기 제1 및 제2스위치는 오프상태로 되고, 상기 메모리셀로부터의 신호가 출력되는 것에 의해 발생하는 상기 제1 및 제2데이타선의 차전압은 상기 제1 및 제2MOS 트랜지스터의 각각의 드레인전압으로서 출력되고, 그 후에 상기 제3 및 제4스위치는 소정기간 온으로 되고, 그 후에 상기 제5 및 제6스위치가 온으로 되고 또한 상기 증폭기에 의해 상기 제1 및 제2공통 데이타선의 차전압이 증폭되는 반도체장치.
- 제11항에 있어서, 상기 증폭기는 P형 MOS 트랜지스터와 N형 MOS 트랜지스터를 포함하는 반도체장치.
- 제10항~제12항 중 어느 한항에 있어서, 상기 메모리셀은 1개의 MOS 트랜지스터와 1개의 캐패시터로 이루어지는 다이나믹형 메모리셀인 반도체장치.
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