JP3248468B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にメモリセルアレイを複数個に分割したサブメモ
リセルアレイの各々に対応する複数のサブビット線及び
複数のセンスアンプ対応の共通センスアンプ及び共通ビ
ット線を有する階層ビット線構成をとる大容量の半導体
記憶装置に関する。
し、特にメモリセルアレイを複数個に分割したサブメモ
リセルアレイの各々に対応する複数のサブビット線及び
複数のセンスアンプ対応の共通センスアンプ及び共通ビ
ット線を有する階層ビット線構成をとる大容量の半導体
記憶装置に関する。
【０００２】
【従来の技術】ギガビット級のＤＲＡＭなど、大容量の
半導体記憶装置では、センスアンプに接続するビット線
が負荷の大容量のメモリセルアレイにより付加容量が増
加し動作速度の低下要因となる。このため、メモリセル
アレイを複数個のサブメモリアレイに分割して、これら
各サブメモリアレイ対応のビット線、すなわちサブビッ
ト線の付加容量を低減し、これらサブビット線及び対応
のセンスアンプに対し、共通のビット線（以下共通ビッ
ト線）と高速動作する共通のセンスアンプ（以下共通セ
ンスアンプ）とを設け、高速化を計る等の工夫がなされ
ている。
半導体記憶装置では、センスアンプに接続するビット線
が負荷の大容量のメモリセルアレイにより付加容量が増
加し動作速度の低下要因となる。このため、メモリセル
アレイを複数個のサブメモリアレイに分割して、これら
各サブメモリアレイ対応のビット線、すなわちサブビッ
ト線の付加容量を低減し、これらサブビット線及び対応
のセンスアンプに対し、共通のビット線（以下共通ビッ
ト線）と高速動作する共通のセンスアンプ（以下共通セ
ンスアンプ）とを設け、高速化を計る等の工夫がなされ
ている。
【０００３】これら各センスアンプには、対応するサブ
ビット線のレベルを検知するためのレベル検知用トラン
ジスタを含む。このレベル検知用トランジスタには、当
然しきい値のばらつきがある。レベル検知用トランジス
タのしきい値の差は、そのままセンスアンプにおけるオ
フセット電圧となり、Ｓ／Ｎ低下、感度低下の要因とな
る。また、このしきい値ばらつきはトランジスタの微細
化に伴って、増大する傾向にある。
ビット線のレベルを検知するためのレベル検知用トラン
ジスタを含む。このレベル検知用トランジスタには、当
然しきい値のばらつきがある。レベル検知用トランジス
タのしきい値の差は、そのままセンスアンプにおけるオ
フセット電圧となり、Ｓ／Ｎ低下、感度低下の要因とな
る。また、このしきい値ばらつきはトランジスタの微細
化に伴って、増大する傾向にある。
【０００４】また、チップ面積は世代毎に約１．５倍に
増加する。これに対して、メモリセルは、トレンチやス
タック等の立体構造を用いることにより面積を削減して
いるのに対し、センスアンプは平面構造を取らざるを得
ないため、チップ面積におけるセンスアンプの占める割
合は増加している。
増加する。これに対して、メモリセルは、トレンチやス
タック等の立体構造を用いることにより面積を削減して
いるのに対し、センスアンプは平面構造を取らざるを得
ないため、チップ面積におけるセンスアンプの占める割
合は増加している。
【０００５】このように、ギガビット級のＤＲＡＭを実
現するためには、レベル検知用トランジスタしきい値の
ばらつきを補償し、面積の小さなセンスアンプを形成す
ることが重要である。
現するためには、レベル検知用トランジスタしきい値の
ばらつきを補償し、面積の小さなセンスアンプを形成す
ることが重要である。
【０００６】上記問題の解決を図った特開平５―４７１
７９号公報記載の従来の第１の半導体記憶装置の一部を
ブロックで示す回路図で示す図４を参照すると、この従
来の第１の半導体記憶装置は、各サブメモリセルアレイ
のサブビット線対と対応するセンスアンプをダイレクト
センス方式としてＮＭＯＳトランジスタだけで構成し、
各メモリセルアレイのビット線対と共通ビット線対とを
別々の層に形成する階層ビット線構成としている。
７９号公報記載の従来の第１の半導体記憶装置の一部を
ブロックで示す回路図で示す図４を参照すると、この従
来の第１の半導体記憶装置は、各サブメモリセルアレイ
のサブビット線対と対応するセンスアンプをダイレクト
センス方式としてＮＭＯＳトランジスタだけで構成し、
各メモリセルアレイのビット線対と共通ビット線対とを
別々の層に形成する階層ビット線構成としている。
【０００７】従来の第１の半導体記憶装置は、互いに対
をなしかつ近接並行して形成された相補のビット線ＢＬ
１１，ＢＬ１２から成るビット線対（以下ＢＬ１）とこ
れらビット線ＢＬ１１，ＢＬ１２の各々に複数個ずつ対
応配置されたメモリセルＣ１１，Ｃ１２とを備えこれら
メモリセルＣ１１，Ｃ１２のうちの選択されたメモリセ
ル（選択メモリセル）に対応するビット線にデータを書
込みこの選択メモリセルの記憶データを対応するビット
線に読出すメモリセルアレイＭＡ１０と、相補のビット
線ＢＬ２１，ＢＬ２２から成るビット線対ＢＬ２及びメ
モリセルＣ２１，Ｃ２２を有しメモリセルアレイＭＡ１
０と同一構成同一機能でかつ対応するビット線を同一線
上に合わせるように配置されたメモリセルアレイＭＡ２
０と、メモリセルアレイＭＡ１０，ＭＡ２０に含まれる
メモリセルのうちの所定のメモリセルを選択する複数の
ワード線ＷＬ１１，ＷＬ１２，・・・，ＷＬ２１，ＷＬ
２２，・・・と、メモリセルアレイＭＡ１０，ＭＡ２０
のビット線対ＢＬ１，ＢＬ２の各々をプリチャージ制御
信号ＰＣＳ１に従って所定のタイミングで電源電圧ＶＤ
の１／２のレベルのプリチャージ電圧ＶＨにプリチャー
ジするプリチャージ回路ＰＣ１０，ＰＣ２０と、メモリ
セルアレイＭＡ１０，ＭＡ２０の対応するビット線ＢＬ
１１，ＢＬ１２、ＢＬ２１，ＢＬ２２の各々に対して設
けられた互いに対をなす共通ビット線ＧＢＬ１，ＧＢＬ
２と、読出動作時にビット線ＢＬ１１，ＢＬ１２のレベ
ルを共通ビット線ＧＢＬ２，ＧＢＬ１に伝達し書込動作
時に共通ビット線ＧＢＬ１，ＧＢＬ２のレベルをビット
線ＢＬ１１，ＢＬ１２に伝達するセンスアンプＳＡ１０
と、センスアンプＳＡ１０と同様に構成され読出動作時
にビット線ＢＬ２１，ＢＬ２２のレベルを共通ビット線
ＧＢＬ２，ＧＢＬ１に伝達し書込動作時に共通ビット線
ＧＢＬ１，ＧＢＬ２のレベルをビット線ＢＬ２１，ＢＬ
２２に伝達するセンスアンプＳＡ２０とを備える。
をなしかつ近接並行して形成された相補のビット線ＢＬ
１１，ＢＬ１２から成るビット線対（以下ＢＬ１）とこ
れらビット線ＢＬ１１，ＢＬ１２の各々に複数個ずつ対
応配置されたメモリセルＣ１１，Ｃ１２とを備えこれら
メモリセルＣ１１，Ｃ１２のうちの選択されたメモリセ
ル（選択メモリセル）に対応するビット線にデータを書
込みこの選択メモリセルの記憶データを対応するビット
線に読出すメモリセルアレイＭＡ１０と、相補のビット
線ＢＬ２１，ＢＬ２２から成るビット線対ＢＬ２及びメ
モリセルＣ２１，Ｃ２２を有しメモリセルアレイＭＡ１
０と同一構成同一機能でかつ対応するビット線を同一線
上に合わせるように配置されたメモリセルアレイＭＡ２
０と、メモリセルアレイＭＡ１０，ＭＡ２０に含まれる
メモリセルのうちの所定のメモリセルを選択する複数の
ワード線ＷＬ１１，ＷＬ１２，・・・，ＷＬ２１，ＷＬ
２２，・・・と、メモリセルアレイＭＡ１０，ＭＡ２０
のビット線対ＢＬ１，ＢＬ２の各々をプリチャージ制御
信号ＰＣＳ１に従って所定のタイミングで電源電圧ＶＤ
の１／２のレベルのプリチャージ電圧ＶＨにプリチャー
ジするプリチャージ回路ＰＣ１０，ＰＣ２０と、メモリ
セルアレイＭＡ１０，ＭＡ２０の対応するビット線ＢＬ
１１，ＢＬ１２、ＢＬ２１，ＢＬ２２の各々に対して設
けられた互いに対をなす共通ビット線ＧＢＬ１，ＧＢＬ
２と、読出動作時にビット線ＢＬ１１，ＢＬ１２のレベ
ルを共通ビット線ＧＢＬ２，ＧＢＬ１に伝達し書込動作
時に共通ビット線ＧＢＬ１，ＧＢＬ２のレベルをビット
線ＢＬ１１，ＢＬ１２に伝達するセンスアンプＳＡ１０
と、センスアンプＳＡ１０と同様に構成され読出動作時
にビット線ＢＬ２１，ＢＬ２２のレベルを共通ビット線
ＧＢＬ２，ＧＢＬ１に伝達し書込動作時に共通ビット線
ＧＢＬ１，ＧＢＬ２のレベルをビット線ＢＬ２１，ＢＬ
２２に伝達するセンスアンプＳＡ２０とを備える。
【０００８】センスアンプＳＡ１０は、ソースにしきい
値補正ドライバ出力電圧ＯＣＶ１を受け各々のゲートを
ビット線ＢＬ１１，ＢＬ１２の各々に接続するレベル検
出用のＮＭＯＳトランジスタＱ１１，Ｑ２１と、ゲート
にしきい値補正制御信号ＣＶＴ１の供給を受けソースを
トランジスタＱ１１，Ｑ２１のドレインにドレインをビ
ット線ＢＬ１１，ＢＬ１２の各々にそれぞれ接続するし
きい値補正用のＮＭＯＳトランジスタＱ１２，Ｑ２２
と、ゲートに読出制御信号ＲＳ１の供給を受けソース・
ドレインの一方をトランジスタＱ１１，Ｑ２１のドレイ
ンに他方を共通ビット線ＧＢＬ２，ＧＢＬ１にそれぞれ
接続する読出用のＮＭＯＳトランジスタＱ１３，Ｑ２３
と、ゲートに書込制御信号ＷＳ１の供給を受けソース・
ドレインの一方を共通ビット線ＧＢＬ１，ＧＢＬ２に他
方をビット線ＢＬ１１，ＢＬ１２にそれぞれ接続する書
込用のトランジスタＱ１４，Ｑ２４を備える。
値補正ドライバ出力電圧ＯＣＶ１を受け各々のゲートを
ビット線ＢＬ１１，ＢＬ１２の各々に接続するレベル検
出用のＮＭＯＳトランジスタＱ１１，Ｑ２１と、ゲート
にしきい値補正制御信号ＣＶＴ１の供給を受けソースを
トランジスタＱ１１，Ｑ２１のドレインにドレインをビ
ット線ＢＬ１１，ＢＬ１２の各々にそれぞれ接続するし
きい値補正用のＮＭＯＳトランジスタＱ１２，Ｑ２２
と、ゲートに読出制御信号ＲＳ１の供給を受けソース・
ドレインの一方をトランジスタＱ１１，Ｑ２１のドレイ
ンに他方を共通ビット線ＧＢＬ２，ＧＢＬ１にそれぞれ
接続する読出用のＮＭＯＳトランジスタＱ１３，Ｑ２３
と、ゲートに書込制御信号ＷＳ１の供給を受けソース・
ドレインの一方を共通ビット線ＧＢＬ１，ＧＢＬ２に他
方をビット線ＢＬ１１，ＢＬ１２にそれぞれ接続する書
込用のトランジスタＱ１４，Ｑ２４を備える。
【０００９】次に、図４及び各部動作波形をタイムチャ
ートで示す図５を参照して、従来の第１の半導体記憶装
置の動作について説明すると、この半導体記憶装置の１
サイクルの動作は、プリチャージ期間Ｔ１、しきい値補
正期間Ｔ２、読出期間Ｔ３、再書込期間Ｔ４の４つに大
きく分けられる。
ートで示す図５を参照して、従来の第１の半導体記憶装
置の動作について説明すると、この半導体記憶装置の１
サイクルの動作は、プリチャージ期間Ｔ１、しきい値補
正期間Ｔ２、読出期間Ｔ３、再書込期間Ｔ４の４つに大
きく分けられる。
【００１０】まず、プリチャージ期間Ｔ１では、プリチ
ャージ回路ＰＣ１０はプリチャージ制御信号ＰＣＳ１の
アクティブ化に応答して、ビット線対ＢＬ１１，ＢＬ１
２を電源電圧ＶＤの１／２のレベルのプリチャージ電圧
ＶＨにプリチャージする。
ャージ回路ＰＣ１０はプリチャージ制御信号ＰＣＳ１の
アクティブ化に応答して、ビット線対ＢＬ１１，ＢＬ１
２を電源電圧ＶＤの１／２のレベルのプリチャージ電圧
ＶＨにプリチャージする。
【００１１】次に、しきい値補正期間Ｔ２では、プリチ
ャージ制御信号ＰＣＳをインアクティブ化し、プリチャ
ージ回路ＰＣ１０を非活性にした後、しきい値補正制御
信号ＣＶＴ１をＨレベルに設定する。しきい値補正制御
信号ＣＶＴ１のＨレベル遷移に応答してセンスアンプＳ
Ａ１０のトランジスタＱ１２，Ｑ２２はオンしてトラン
ジスタＱ１１，Ｑ２１をダイオード接続する。同時に基
準補正電圧ＯＣＶ１を補正用レベルに設定し、トランジ
スタＱ１１，Ｑ２１のしきい値に応じた値にビット線Ｂ
Ｌ１１，ＢＬ１２のレベルを補正する。
ャージ制御信号ＰＣＳをインアクティブ化し、プリチャ
ージ回路ＰＣ１０を非活性にした後、しきい値補正制御
信号ＣＶＴ１をＨレベルに設定する。しきい値補正制御
信号ＣＶＴ１のＨレベル遷移に応答してセンスアンプＳ
Ａ１０のトランジスタＱ１２，Ｑ２２はオンしてトラン
ジスタＱ１１，Ｑ２１をダイオード接続する。同時に基
準補正電圧ＯＣＶ１を補正用レベルに設定し、トランジ
スタＱ１１，Ｑ２１のしきい値に応じた値にビット線Ｂ
Ｌ１１，ＢＬ１２のレベルを補正する。
【００１２】このしきい値補正後は読出期間Ｔ３とな
り、複数のワード線のうちの１本、例えば、ＷＬ１１を
選択レベルにし、メモリセルＣ１１の記憶データをビッ
ト線ＢＬ１１に読み出す。同時に、しきい値補正制御信
号ＯＣＶ１を基準レベルに設定する。センスアンプＳＡ
１０のトランジスタＱ１１，Ｑ２１はしきい値補正制御
信号ＯＣＶ１の基準レベル設定に応答してビット線ＢＬ
１１，ＢＬ１２のレベルをセンスする。
り、複数のワード線のうちの１本、例えば、ＷＬ１１を
選択レベルにし、メモリセルＣ１１の記憶データをビッ
ト線ＢＬ１１に読み出す。同時に、しきい値補正制御信
号ＯＣＶ１を基準レベルに設定する。センスアンプＳＡ
１０のトランジスタＱ１１，Ｑ２１はしきい値補正制御
信号ＯＣＶ１の基準レベル設定に応答してビット線ＢＬ
１１，ＢＬ１２のレベルをセンスする。
【００１３】この後読出制御信号ＲＳ１をアクティブレ
ベルに設定する。読出制御信号ＲＳ１のアクティブ化に
応答してセンスアンプＳＡ１０のトランジスタＱ１３，
Ｑ２３がオンし、検知用トランジスタＱ１１，Ｑ２１が
検出したビット線ＢＬ１１，ＢＬ１２のレベルを共通ビ
ット線ＧＢＬ１，ＧＢＬ２に伝達する。共通センスアン
プＧＳＡは、共通ビット線ＧＢＬ１，ＧＢＬ２間の差電
位をフル振幅まで増幅し、外部に出力する。
ベルに設定する。読出制御信号ＲＳ１のアクティブ化に
応答してセンスアンプＳＡ１０のトランジスタＱ１３，
Ｑ２３がオンし、検知用トランジスタＱ１１，Ｑ２１が
検出したビット線ＢＬ１１，ＢＬ１２のレベルを共通ビ
ット線ＧＢＬ１，ＧＢＬ２に伝達する。共通センスアン
プＧＳＡは、共通ビット線ＧＢＬ１，ＧＢＬ２間の差電
位をフル振幅まで増幅し、外部に出力する。
【００１４】次に、再書込期間Ｔ４では、書込制御信号
ＷＳ１をアクティブにすると、書込制御信号ＷＳ１のア
クティブ化に応答してセンスアンプＳＡ１０のトランジ
スタＱ１４，Ｑ２４がオンし、フル振幅まで増幅された
共通ビット線ＧＢＬ１，ＧＢＬ２のレベルをビット線Ｂ
Ｌ１１，ＢＬ１２に伝達し、ワード線ＷＬ１１に選択さ
れているメモリセルＣ１１に再書込する。
ＷＳ１をアクティブにすると、書込制御信号ＷＳ１のア
クティブ化に応答してセンスアンプＳＡ１０のトランジ
スタＱ１４，Ｑ２４がオンし、フル振幅まで増幅された
共通ビット線ＧＢＬ１，ＧＢＬ２のレベルをビット線Ｂ
Ｌ１１，ＢＬ１２に伝達し、ワード線ＷＬ１１に選択さ
れているメモリセルＣ１１に再書込する。
【００１５】この従来の第１の半導体記憶装置では、メ
モリセルの記憶データ読出前に、ビット線ＢＬ１１，Ｂ
Ｌ１２のレベルを検知用トランジスタＱ１１，Ｑ２１の
しきい電圧に応じて補正するので、これらトランジスタ
Ｑ１１，Ｑ２１のしきい値に対するメモリセルＣ１１，
Ｃ１２等の記憶データ読出時のビット線のレベル変化の
大きさをそれぞれ最高の状態にすることができ、Ｓ／Ｎ
の低下及び感度の低下という問題を解決することが出来
る。
モリセルの記憶データ読出前に、ビット線ＢＬ１１，Ｂ
Ｌ１２のレベルを検知用トランジスタＱ１１，Ｑ２１の
しきい電圧に応じて補正するので、これらトランジスタ
Ｑ１１，Ｑ２１のしきい値に対するメモリセルＣ１１，
Ｃ１２等の記憶データ読出時のビット線のレベル変化の
大きさをそれぞれ最高の状態にすることができ、Ｓ／Ｎ
の低下及び感度の低下という問題を解決することが出来
る。
【００１６】また、前述したように、ビット線ＢＬ１
１，ＢＬ１２、ＢＬ２１，ＢＬ２２と共通ビット線ＧＢ
Ｌ１，ＧＢＬ２とは別々の層で形成し、センスアンプＳ
Ａ１０，ＳＡ２０はＮＭＯＳ型トランジスタのみで構成
しているので、その占有面積を小さくすることが出来
る。
１，ＢＬ１２、ＢＬ２１，ＢＬ２２と共通ビット線ＧＢ
Ｌ１，ＧＢＬ２とは別々の層で形成し、センスアンプＳ
Ａ１０，ＳＡ２０はＮＭＯＳ型トランジスタのみで構成
しているので、その占有面積を小さくすることが出来
る。
【００１７】半導体記憶装置に対する大容量化の要求は
止まることを知らず、その要求は微細化技術等のたゆま
ぬ技術革新によって実現されてきた。従来の第１の半導
体記憶装置においても微細化技術の進展により、メモリ
セル面積の縮小及びビット線間隔の縮小が可能であり、
１対の共通ビット線に対し、各メモリセルアレイの複数
対のビット線対を対応させて大容量化した半導体記憶装
置が実現できる。
止まることを知らず、その要求は微細化技術等のたゆま
ぬ技術革新によって実現されてきた。従来の第１の半導
体記憶装置においても微細化技術の進展により、メモリ
セル面積の縮小及びビット線間隔の縮小が可能であり、
１対の共通ビット線に対し、各メモリセルアレイの複数
対のビット線対を対応させて大容量化した半導体記憶装
置が実現できる。
【００１８】上述の従来の第１の半導体記憶装置は、フ
ォールデッドビット線型を対象として説明してきたが、
オープンビット線型についても同様である。
ォールデッドビット線型を対象として説明してきたが、
オープンビット線型についても同様である。
【００１９】次に、１対の共通ビット線に対し、各メモ
リセルアレイの４対のビット線対相当のビット線を対応
させた場合のオープンビット線型の従来の第２の半導体
記憶装置の一般的な例を図４と共通の構成要素には共通
の参照文字／数字を付して同様に一部をブロックで示す
回路図で示す図６を参照すると、この従来の第２の半導
体記憶装置の従来の第１の半導体記憶装置との相違点
は、メモリセルアレイＭＡ１０，ＭＡ２０の代わりに、
各センスアンプＳＡ１０，ＳＡ２０に対しこれらセンス
アンプの両側に配置された２組の相補のメモリセルアレ
イＭＡ１，ＭＡ２／ＭＡ３，ＭＡ４を備え、各メモリセ
ルアレイＭＡ１〜ＭＡ４はワード線ＷＬ１１〜ＷＬ４１
のうちの１本により４個のメモリセルＣ１１〜Ｃ１４の
うちの１つが選択され、それぞれ対応する４本のビット
線ＢＬ１１〜ＢＬ１４との間でデータの授受が行われる
ことと、メモリセルアレイＭＡ１／ＭＡ３の各４本のビ
ット線ＢＬ１１〜ＢＬ１４／ＢＬ３１〜ＢＬ３４のうち
の１本を選択しデータ線ＤＬ１１／ＤＬ２１を介してセ
ンスアンプＳＡ１０／ＳＡ２０の一方の入出力端と接続
するデータ転送回路ＤＴ１／ＤＴ３と、ビット線ＢＬ１
１〜ＢＬ１４／ＢＬ３１〜ＢＬ３４のうち１本を選択し
データ線ＤＬ１２／ＤＬ２２を介してセンスアンプＳＡ
１０／ＳＡ２０の他方のデータ入出力端と接続するデー
タ転送回路ＤＴ２／ＤＴ４とを備えることである。
リセルアレイの４対のビット線対相当のビット線を対応
させた場合のオープンビット線型の従来の第２の半導体
記憶装置の一般的な例を図４と共通の構成要素には共通
の参照文字／数字を付して同様に一部をブロックで示す
回路図で示す図６を参照すると、この従来の第２の半導
体記憶装置の従来の第１の半導体記憶装置との相違点
は、メモリセルアレイＭＡ１０，ＭＡ２０の代わりに、
各センスアンプＳＡ１０，ＳＡ２０に対しこれらセンス
アンプの両側に配置された２組の相補のメモリセルアレ
イＭＡ１，ＭＡ２／ＭＡ３，ＭＡ４を備え、各メモリセ
ルアレイＭＡ１〜ＭＡ４はワード線ＷＬ１１〜ＷＬ４１
のうちの１本により４個のメモリセルＣ１１〜Ｃ１４の
うちの１つが選択され、それぞれ対応する４本のビット
線ＢＬ１１〜ＢＬ１４との間でデータの授受が行われる
ことと、メモリセルアレイＭＡ１／ＭＡ３の各４本のビ
ット線ＢＬ１１〜ＢＬ１４／ＢＬ３１〜ＢＬ３４のうち
の１本を選択しデータ線ＤＬ１１／ＤＬ２１を介してセ
ンスアンプＳＡ１０／ＳＡ２０の一方の入出力端と接続
するデータ転送回路ＤＴ１／ＤＴ３と、ビット線ＢＬ１
１〜ＢＬ１４／ＢＬ３１〜ＢＬ３４のうち１本を選択し
データ線ＤＬ１２／ＤＬ２２を介してセンスアンプＳＡ
１０／ＳＡ２０の他方のデータ入出力端と接続するデー
タ転送回路ＤＴ２／ＤＴ４とを備えることである。
【００２０】次に、図６及び各部動作波形をタイムチャ
ートで示す図５を参照して、従来の第２の半導体記憶装
置の動作について説明すると、この半導体記憶装置の１
サイクルの動作は、従来の第１の半導体記憶装置と同様
に、プリチャージ期間Ｔ１、しきい値補正期間Ｔ２、読
出期間Ｔ３、再書込期間Ｔ４の４つに大きく分けられ
る。
ートで示す図５を参照して、従来の第２の半導体記憶装
置の動作について説明すると、この半導体記憶装置の１
サイクルの動作は、従来の第１の半導体記憶装置と同様
に、プリチャージ期間Ｔ１、しきい値補正期間Ｔ２、読
出期間Ｔ３、再書込期間Ｔ４の４つに大きく分けられ
る。
【００２１】まず、プリチャージ期間Ｔ１では、データ
転送回路ＤＴ１，ＤＴ２／ＤＴ３，ＤＴ４によりメモリ
セルアレイＭＡ１，ＭＡ２／ＭＡ３，ＭＡ４の４本のビ
ット線ＢＬ１１〜ＢＬ１４を対応するデータ線ＤＬ１
１，ＤＬ１２／ＤＬ２１，ＤＬ２２に接続して、これら
データ線及びビット線をプリチャージ回路ＰＣ１０，Ｐ
Ｃ２０により所定のプリチャージ電圧ＶＨにプリチャー
ジする。
転送回路ＤＴ１，ＤＴ２／ＤＴ３，ＤＴ４によりメモリ
セルアレイＭＡ１，ＭＡ２／ＭＡ３，ＭＡ４の４本のビ
ット線ＢＬ１１〜ＢＬ１４を対応するデータ線ＤＬ１
１，ＤＬ１２／ＤＬ２１，ＤＬ２２に接続して、これら
データ線及びビット線をプリチャージ回路ＰＣ１０，Ｐ
Ｃ２０により所定のプリチャージ電圧ＶＨにプリチャー
ジする。
【００２２】次に、しきい値補正期間Ｔ２で、しきい値
補正制御信号ＣＶＴ１をアクティブレベル、しきい値補
正ドライバ出力電圧ＯＣＶ１を補正用レベルにして、セ
ンスアンプＳＡ１０／ＳＡ２０のトランジスタＱ１１，
Ｑ２１のしきい値に対するデータ線、ビット線のレベル
を補正する。
補正制御信号ＣＶＴ１をアクティブレベル、しきい値補
正ドライバ出力電圧ＯＣＶ１を補正用レベルにして、セ
ンスアンプＳＡ１０／ＳＡ２０のトランジスタＱ１１，
Ｑ２１のしきい値に対するデータ線、ビット線のレベル
を補正する。
【００２３】次に、読出期間Ｔ３では、複数のワード線
ＷＬ１１〜ＷＬ４１のうちの１本、例えばＷＬ１１を選
択レベルとして１つのメモリセルアレイＭＡ１の１行の
メモリセルＣ１１〜Ｃ１４を選択し、これらメモリセル
の記憶データを対応するビット線ＢＬ１１〜ＢＬ１４に
読み出すと共に、データ転送回路ＤＴ１、ＤＴ２により
対応するビット線１本ずつ、例えばＢＬ１１を選択して
対応するデータ線ＤＬ１１，ＤＬ１２に接続した後、読
出制御信号ＲＳ１をアクティブレベルにし、選択したビ
ット線のレベルをセンスアンプＳＡ１０で検知し、共通
ビット線ＧＢＬ１，ＧＢＬ２に伝達する。そして、共通
センスアンプは共通ビット線ＧＢＬ１，ＧＢＬ２間の差
電位をフル振幅まで増幅する。
ＷＬ１１〜ＷＬ４１のうちの１本、例えばＷＬ１１を選
択レベルとして１つのメモリセルアレイＭＡ１の１行の
メモリセルＣ１１〜Ｃ１４を選択し、これらメモリセル
の記憶データを対応するビット線ＢＬ１１〜ＢＬ１４に
読み出すと共に、データ転送回路ＤＴ１、ＤＴ２により
対応するビット線１本ずつ、例えばＢＬ１１を選択して
対応するデータ線ＤＬ１１，ＤＬ１２に接続した後、読
出制御信号ＲＳ１をアクティブレベルにし、選択したビ
ット線のレベルをセンスアンプＳＡ１０で検知し、共通
ビット線ＧＢＬ１，ＧＢＬ２に伝達する。そして、共通
センスアンプは共通ビット線ＧＢＬ１，ＧＢＬ２間の差
電位をフル振幅まで増幅する。
【００２４】この後再書込期間Ｔ４では、書込制御信号
ＷＳ１をアクティブレベルにすることにより、センスア
ンプＳＡ１０のＱ１４，Ｑ２４及びデータ線ＤＬ１１を
介して選択されたメモリセルＣ１１にデータが再書込さ
れる。
ＷＳ１をアクティブレベルにすることにより、センスア
ンプＳＡ１０のＱ１４，Ｑ２４及びデータ線ＤＬ１１を
介して選択されたメモリセルＣ１１にデータが再書込さ
れる。
【００２５】従来の第１及び第２の半導体記憶装置は、
メモリセルの分割数に対応して１２８個あるいは２５６
個等の多数のセンスアンプを有し、これら多数のセンス
アンプでしきい値補正用／読出動作用のドライバ回路Ｏ
ＣＤを共有している。
メモリセルの分割数に対応して１２８個あるいは２５６
個等の多数のセンスアンプを有し、これら多数のセンス
アンプでしきい値補正用／読出動作用のドライバ回路Ｏ
ＣＤを共有している。
【００２６】しきい値補正用／読出動作用のドライバ回
路ＯＣＤの一例を回路図で示す図７を参照すると、この
ドライバ回路ＯＣＤは、共通接続したゲート及びドレイ
ンに昇圧レベルＶＸＤの供給を受けるＮＭＯＳ型のトラ
ンジスタＱ９と、ドレインをトランジスタＱ９のソース
にソースを接地電位にそれぞれ接続しゲートに制御信号
ＲＳ１の供給を受けるＮＭＯＳ型のトランジスタＱ１０
と、ドレインにしきい値補正電圧ＯＶＶの供給を受けゲ
ートをトランジスタＱ９のソースに接続しソースからド
ライバ出力電圧ＯＣＶを出力するＮＭＯＳ型のトランジ
スタＱ７と、ドレインをトランジスタＱ７のソースにソ
ースを接地電位にそれぞれ接続しゲートに制御信号ＲＳ
１の供給を受けるＮＭＯＳ型のトランジスタＱ８とを備
える。
路ＯＣＤの一例を回路図で示す図７を参照すると、この
ドライバ回路ＯＣＤは、共通接続したゲート及びドレイ
ンに昇圧レベルＶＸＤの供給を受けるＮＭＯＳ型のトラ
ンジスタＱ９と、ドレインをトランジスタＱ９のソース
にソースを接地電位にそれぞれ接続しゲートに制御信号
ＲＳ１の供給を受けるＮＭＯＳ型のトランジスタＱ１０
と、ドレインにしきい値補正電圧ＯＶＶの供給を受けゲ
ートをトランジスタＱ９のソースに接続しソースからド
ライバ出力電圧ＯＣＶを出力するＮＭＯＳ型のトランジ
スタＱ７と、ドレインをトランジスタＱ７のソースにソ
ースを接地電位にそれぞれ接続しゲートに制御信号ＲＳ
１の供給を受けるＮＭＯＳ型のトランジスタＱ８とを備
える。
【００２７】図７を参照してドライバ回路ＯＣＤの動作
について説明すると、まず、しきい値補正動作を行うと
きは、読出動作制御信号ＲＳ１をインアクティブレベル
とし、信号ＲＳ１のインアクティブレベルに応答してト
ランジスタＱ１０はオフしトランジスタＱ７のゲートの
電位をＨレベルとする。トランジスタＱ７は、ゲート電
位のＨレベル変化に応答してオンし、ドライバ出力電圧
ＯＣＶ１をしきい値補正電圧ＯＶＶにする。
について説明すると、まず、しきい値補正動作を行うと
きは、読出動作制御信号ＲＳ１をインアクティブレベル
とし、信号ＲＳ１のインアクティブレベルに応答してト
ランジスタＱ１０はオフしトランジスタＱ７のゲートの
電位をＨレベルとする。トランジスタＱ７は、ゲート電
位のＨレベル変化に応答してオンし、ドライバ出力電圧
ＯＣＶ１をしきい値補正電圧ＯＶＶにする。
【００２８】次に、読出動作を行うときは、読出動作制
御信号ＲＳ１をアクティブレベルとし、トランジスタＱ
１０はオンする。これにより、トランジスタＱ７のゲー
トにはトランジスタＱ９とＱ１０のサイズ比すなわち電
流駆動能力比で決まるレベルが入力される。トランジス
タＱ１０の電流駆動能力はトランジスタＱ９のそれより
も高く設定しているため、読出制御信号ＲＳ１がアクテ
ィブレベルのとき、トランジスタＱ７はオフ、トランジ
スタＱ８はオンし、ドライバ出力電圧ＯＣＶ１は接地レ
ベルに接続される。
御信号ＲＳ１をアクティブレベルとし、トランジスタＱ
１０はオンする。これにより、トランジスタＱ７のゲー
トにはトランジスタＱ９とＱ１０のサイズ比すなわち電
流駆動能力比で決まるレベルが入力される。トランジス
タＱ１０の電流駆動能力はトランジスタＱ９のそれより
も高く設定しているため、読出制御信号ＲＳ１がアクテ
ィブレベルのとき、トランジスタＱ７はオフ、トランジ
スタＱ８はオンし、ドライバ出力電圧ＯＣＶ１は接地レ
ベルに接続される。
【００２９】このドライバ回路では、出力段のトランジ
スタＱ７，Ｑ８の電流駆動能力により出力電流量が著し
く制限されるため、しきい値補正及び読出動作に時間が
かかり、データアクセスの高速化が困難であるという問
題点があった。また、読出動作時には、出力段駆動用の
直列接続トランジスタＱ９，Ｑ１０を通して貫通電流が
流れ、チップの低消費電流化にも不利であった。
スタＱ７，Ｑ８の電流駆動能力により出力電流量が著し
く制限されるため、しきい値補正及び読出動作に時間が
かかり、データアクセスの高速化が困難であるという問
題点があった。また、読出動作時には、出力段駆動用の
直列接続トランジスタＱ９，Ｑ１０を通して貫通電流が
流れ、チップの低消費電流化にも不利であった。
【００３０】
【発明が解決しようとする課題】上述した従来の第１及
び第２の半導体記憶装置は、メモリセルの分割数に対応
して１２８個あるいは２５６個等の多数のセンスアンプ
を有し、これら多数のセンスアンプでしきい値補正用／
読出動作用のドライバ回路を共有しているが、このドラ
イバ回路は、出力段のトランジスタの電流駆動能力によ
り出力電流量が著しく制限されるため、しきい値補正及
び読出動作に時間がかかり、データアクセスの高速化が
困難であるという欠点があった。
び第２の半導体記憶装置は、メモリセルの分割数に対応
して１２８個あるいは２５６個等の多数のセンスアンプ
を有し、これら多数のセンスアンプでしきい値補正用／
読出動作用のドライバ回路を共有しているが、このドラ
イバ回路は、出力段のトランジスタの電流駆動能力によ
り出力電流量が著しく制限されるため、しきい値補正及
び読出動作に時間がかかり、データアクセスの高速化が
困難であるという欠点があった。
【００３１】また、読出動作時には、上記出力段駆動用
の直列接続トランジスタ同士を経由して貫通電流が流
れ、チップの低消費電流化の阻害要因となるという欠点
があった。
の直列接続トランジスタ同士を経由して貫通電流が流
れ、チップの低消費電流化の阻害要因となるという欠点
があった。
【００３２】本発明の目的は、レベル検知用トランジス
タのしきい値補正及び読出動作の高速化を可能とすると
共に、チップ面積の小さな半導体記憶装置を実現した半
導体記憶装置を提供することにある。
タのしきい値補正及び読出動作の高速化を可能とすると
共に、チップ面積の小さな半導体記憶装置を実現した半
導体記憶装置を提供することにある。
【００３３】
【課題を解決するための手段】本発明の半導体記憶装置
は、全メモリセルアレイを複数個に分割したサブメモリ
セルアレイの各々に対応する複数の相補の第１，第２の
ビット線から成るサブビット線対及び前記第１，第２の
ビット線のレベルを検出するレベル検出トランジスタを
含む複数のセンスアンプ対応の共通センスアンプ及び相
補の第１，第２の共通ビット線から成る共通ビット線対
を有する半導体記憶装置において、互いに対をなしかつ
近接並行して第１の層に形成した相補の第１，第２の共
通ビット線と、前記第１，第２の共通ビット線と並行し
て第２の層に形成したＮ（Ｎは正の整数）本の正相の前
記第１のビット線と、Ｎ本の第１のビット線の各々にＭ
（Ｍは正の整数）個ずつ対応配置されたＮ群の第１のメ
モリセルとを備え、これらＮ群の第１のメモリセルのう
ちの選択されたメモリセルである選択メモリセルに対し
対応する第１のビット線に伝達されたデータを書込みこ
の選択メモリセルの記憶データを対応する第１のビット
線に読出す正相の第１のメモリセルアレイと、 前記第
１，第２の共通ビット線と、前記第１，第２の共通ビッ
ト線と並行して第２の層に形成したＮ（Ｎは正の整数）
本の補相の前記第２のビット線と、Ｎ本の前記第２のビ
ット線の各々にＭ（Ｍは正の整数）個ずつ対応配置され
たＮ群の第２のメモリセルとを備え、これらＮ群の第２
のメモリセルのうちの選択されたメモリセルである選択
メモリセルに対し対応する第２のビット線に伝達された
データを書込みこの選択メモリセルの記憶データを対応
する第２のビット線に読出す補相の第２のメモリセルア
レイと、 前記第１，第２のメモリセルアレイに対応して
設けられ前記第１，第２のメモリセルアレイとそれぞれ
同一構成で正相の第３のビット線と第３のメモリセルを
備える第３のメモリセルアレイ及び補相の第４のビット
線と第４のメモリセルとを備える第４のメモリセルアレ
イと、 前記第１〜第４のメモリセルアレイに含まれるメ
モリセルのうちの所定のメモリセルを選択する第１〜第
４ワード線と、 前記第１，第２のビット線の各々の選択
したビット線のデータを前記第１，第 ２の共通ビット線
の各々に伝達する相補の第１，第２のデータ線及び前記
第３，第４のビット線の各々の選択したビット線である
選択ビット線のデータを前記第１，第２の共通ビット線
の各々に伝達する第３，第４のデータ線と、 第１〜第４
のデータ転送信号の供給にそれぞれ応答して前記第１〜
第４のビット線の各々の選択ビット線とそれぞれ対応す
る第１〜第４のデータ線との間のデータ転送制御を行う
第１〜第４のデータ転送回路と、 プリチャージ制御信号
の供給に応答して所定のタイミングで所定のプリチャー
ジ電圧に前記第１，第２ビット線と前記第１，第２のデ
ータ線の組及び前記第３，第４のビット線と前記第３，
第４のデータ線の組をそれぞれプリチャージする第１及
び第２のプリチャージ回路と、 所定のタイミングで活性
化して前記第１，第２の共通ビット線間の差電位を増幅
し非活性時には前記第１，第２の共通ビット線を所定の
プリチャージ電圧にプリチャージする共通センスアンプ
と、 前記第１，第２のデータ線のレベル検出用の第１，
第２のトランジスタとこの第１，第２のトランジスタの
しきい値補正用の第３，第４のトランジスタと前記第
１，第２のトランジスタに対するしきい値補正動作を制
御するしきい値補正ドライバ用の第５のトランジスタ
と、前記第１，第２のトランジスタによる読出動作を制
御する読出動作用ドライバの第６のトランジスタを備
え、読出動作時に前記第１，第２のデータ線のレベルを
前記第１，第２の共通ビット線に伝達し書込動作時に前
記第１，第２の共通ビット線のレベルを前記第１，第２
のデータ線に伝達する第１のセンスアンプと、 前記第
３，第４のデータ線のレベル検出用の第７，第８のトラ
ンジスタとこの第７，第８のトランジスタのしきい値補
正用の第９，第１０のトランジスタと前記第７，第８の
トランジスタに対するしきい値補正動作を制御するしき
い値補正ドライバ用の第１１のトランジスタと、前記第
７，第８のトランジスタによる読出動作を制御する読出
動作用ドライバの第１２のトランジスタ及び読出動作用
ドライバを備え、読出動作時に前記第３，第４のデータ
線のレベルを前記第１，第２の共通ビット線に伝達し書
込動作時に前記第１，第２の共通ビット線のレベルを前
記第３，第４のデータ線に伝達する第２のセンスアンプ
とを備え、 前記第１のセンスアンプが、ソースにしきい
値補正ドライバ出力電圧を受け各々のゲートを前記第
１，第２のビット線の各々に接続する前記レベル検出用
のＮＭＯＳ型の前記第１，第２のトランジスタと、ゲー
トにしきい値補正制御信号の供給を受けソースを前記第
１，第２のトランジスタのドレインにドレインを前記第
１，第２のビット線の各々にそれぞれ接続する前記しき
い値補正用のＮＭＯＳ型の前記第３，第４のトランジス
タと、ゲートに読出制御信号の供給を受けソース・ドレ
インの一方を前記第１，第２のトランジスタのドレイン
に他方を前記第１，第２の共通ビット線の各々にそれぞ
れ接続する読出用のＮＭＯＳ型の第１３，第１４のトラ
ンジスタと、ゲートに書込制御信号の供給を受けソース
・ドレインの一方を前記第１，第２の共通ビット線の各
々に他方を前記第１，第２のビット線の各々にそれぞれ
接続する書込用の第１５，第１６のトランジスタと、 ド
レインを前記第１のトランジスタのソースにソースを接
地電位にそれぞれ接続しゲートに読出制御信号の供給を
受ける前記読出動作用ドライバのＮＭＯＳ型の前記第６
のトランジスタと、 ドレインを前記第２のトランジスタ
のソースにソースをしきい値補正電圧にそれぞれ接続し
ゲートに前記読出制御信号の反転信号であるしきい値補
正ドライブ信号の供給を受ける前記しきい値補正ドライ
バ用のＮＭＯＳ型の前記第５のトランジスタとを備えて
構成されている。
は、全メモリセルアレイを複数個に分割したサブメモリ
セルアレイの各々に対応する複数の相補の第１，第２の
ビット線から成るサブビット線対及び前記第１，第２の
ビット線のレベルを検出するレベル検出トランジスタを
含む複数のセンスアンプ対応の共通センスアンプ及び相
補の第１，第２の共通ビット線から成る共通ビット線対
を有する半導体記憶装置において、互いに対をなしかつ
近接並行して第１の層に形成した相補の第１，第２の共
通ビット線と、前記第１，第２の共通ビット線と並行し
て第２の層に形成したＮ（Ｎは正の整数）本の正相の前
記第１のビット線と、Ｎ本の第１のビット線の各々にＭ
（Ｍは正の整数）個ずつ対応配置されたＮ群の第１のメ
モリセルとを備え、これらＮ群の第１のメモリセルのう
ちの選択されたメモリセルである選択メモリセルに対し
対応する第１のビット線に伝達されたデータを書込みこ
の選択メモリセルの記憶データを対応する第１のビット
線に読出す正相の第１のメモリセルアレイと、 前記第
１，第２の共通ビット線と、前記第１，第２の共通ビッ
ト線と並行して第２の層に形成したＮ（Ｎは正の整数）
本の補相の前記第２のビット線と、Ｎ本の前記第２のビ
ット線の各々にＭ（Ｍは正の整数）個ずつ対応配置され
たＮ群の第２のメモリセルとを備え、これらＮ群の第２
のメモリセルのうちの選択されたメモリセルである選択
メモリセルに対し対応する第２のビット線に伝達された
データを書込みこの選択メモリセルの記憶データを対応
する第２のビット線に読出す補相の第２のメモリセルア
レイと、 前記第１，第２のメモリセルアレイに対応して
設けられ前記第１，第２のメモリセルアレイとそれぞれ
同一構成で正相の第３のビット線と第３のメモリセルを
備える第３のメモリセルアレイ及び補相の第４のビット
線と第４のメモリセルとを備える第４のメモリセルアレ
イと、 前記第１〜第４のメモリセルアレイに含まれるメ
モリセルのうちの所定のメモリセルを選択する第１〜第
４ワード線と、 前記第１，第２のビット線の各々の選択
したビット線のデータを前記第１，第 ２の共通ビット線
の各々に伝達する相補の第１，第２のデータ線及び前記
第３，第４のビット線の各々の選択したビット線である
選択ビット線のデータを前記第１，第２の共通ビット線
の各々に伝達する第３，第４のデータ線と、 第１〜第４
のデータ転送信号の供給にそれぞれ応答して前記第１〜
第４のビット線の各々の選択ビット線とそれぞれ対応す
る第１〜第４のデータ線との間のデータ転送制御を行う
第１〜第４のデータ転送回路と、 プリチャージ制御信号
の供給に応答して所定のタイミングで所定のプリチャー
ジ電圧に前記第１，第２ビット線と前記第１，第２のデ
ータ線の組及び前記第３，第４のビット線と前記第３，
第４のデータ線の組をそれぞれプリチャージする第１及
び第２のプリチャージ回路と、 所定のタイミングで活性
化して前記第１，第２の共通ビット線間の差電位を増幅
し非活性時には前記第１，第２の共通ビット線を所定の
プリチャージ電圧にプリチャージする共通センスアンプ
と、 前記第１，第２のデータ線のレベル検出用の第１，
第２のトランジスタとこの第１，第２のトランジスタの
しきい値補正用の第３，第４のトランジスタと前記第
１，第２のトランジスタに対するしきい値補正動作を制
御するしきい値補正ドライバ用の第５のトランジスタ
と、前記第１，第２のトランジスタによる読出動作を制
御する読出動作用ドライバの第６のトランジスタを備
え、読出動作時に前記第１，第２のデータ線のレベルを
前記第１，第２の共通ビット線に伝達し書込動作時に前
記第１，第２の共通ビット線のレベルを前記第１，第２
のデータ線に伝達する第１のセンスアンプと、 前記第
３，第４のデータ線のレベル検出用の第７，第８のトラ
ンジスタとこの第７，第８のトランジスタのしきい値補
正用の第９，第１０のトランジスタと前記第７，第８の
トランジスタに対するしきい値補正動作を制御するしき
い値補正ドライバ用の第１１のトランジスタと、前記第
７，第８のトランジスタによる読出動作を制御する読出
動作用ドライバの第１２のトランジスタ及び読出動作用
ドライバを備え、読出動作時に前記第３，第４のデータ
線のレベルを前記第１，第２の共通ビット線に伝達し書
込動作時に前記第１，第２の共通ビット線のレベルを前
記第３，第４のデータ線に伝達する第２のセンスアンプ
とを備え、 前記第１のセンスアンプが、ソースにしきい
値補正ドライバ出力電圧を受け各々のゲートを前記第
１，第２のビット線の各々に接続する前記レベル検出用
のＮＭＯＳ型の前記第１，第２のトランジスタと、ゲー
トにしきい値補正制御信号の供給を受けソースを前記第
１，第２のトランジスタのドレインにドレインを前記第
１，第２のビット線の各々にそれぞれ接続する前記しき
い値補正用のＮＭＯＳ型の前記第３，第４のトランジス
タと、ゲートに読出制御信号の供給を受けソース・ドレ
インの一方を前記第１，第２のトランジスタのドレイン
に他方を前記第１，第２の共通ビット線の各々にそれぞ
れ接続する読出用のＮＭＯＳ型の第１３，第１４のトラ
ンジスタと、ゲートに書込制御信号の供給を受けソース
・ドレインの一方を前記第１，第２の共通ビット線の各
々に他方を前記第１，第２のビット線の各々にそれぞれ
接続する書込用の第１５，第１６のトランジスタと、 ド
レインを前記第１のトランジスタのソースにソースを接
地電位にそれぞれ接続しゲートに読出制御信号の供給を
受ける前記読出動作用ドライバのＮＭＯＳ型の前記第６
のトランジスタと、 ドレインを前記第２のトランジスタ
のソースにソースをしきい値補正電圧にそれぞれ接続し
ゲートに前記読出制御信号の反転信号であるしきい値補
正ドライブ信号の供給を受ける前記しきい値補正ドライ
バ用のＮＭＯＳ型の前記第５のトランジスタとを備えて
構成されている。
【００３４】
【発明の実施の形態】次に、本発明の実施の形態を図６
と共通の構成要素には共通の参照文字／数字を付して同
様に一部をブロックで示す回路図で示す図１を参照する
と、この図に示す本実施の形態の半導体記憶装置は、従
来の第２の半導体記憶装置と共通の互いに対をなしかつ
近接並行して第１の層に形成した相補の共通ビット線Ｇ
ＢＬ１，ＧＢＬ２と、これら共通ビット線ＧＢＬ１，Ｇ
ＢＬ２と並行して第２の層に形成した４本の正相のビッ
ト線ＢＬ１１〜ＢＬ１４と、これらビット線ＢＬ１１〜
ＢＬ１４の各々に複数個ずつ対応配置されたメモリセル
Ｃ１１〜Ｃ１４とを備え、これらメモリセルＣ１１〜Ｃ
１４のうちの選択された正相のメモリセル（以下選択メ
モリセル）に対し対応するビット線に伝達されたデータ
を書込みこの選択メモリセルの記憶データを対応するビ
ット線に読出す正相のメモリセルアレイＭＡ１と、メモ
リセルアレイＭＡ１と同一構成で補相のビット線ＢＬ２
１〜ＢＬ２４と補相のメモリセルＣ２１〜Ｃ２４とを備
える補相のメモリセルアレイＭＡ２と、これらメモリセ
ルアレイＭＡ１，ＭＡ２に対応して設けられメモリセル
アレイＭＡ１，ＭＡ２とそれぞれ同一構成で正相のビッ
ト線ＢＬ３１〜ＢＬ３４とメモリセルＣ３１〜Ｃ３４及
び補相のビット線ＢＬ４１〜ＢＬ４４とメモリセルＣ４
１〜Ｃ４４とをそれぞれ備える相補のメモリセルアレイ
ＭＡ３，ＭＡ４と、メモリセルアレイＭＡ１〜ＭＡ４に
含まれるメモリセルのうちの所定のメモリセルを選択す
るワード線ＷＬ１１，ＷＬ２１，ＷＬ３１，ＷＬ４１
と、相補のデータ線ＤＬ１１，ＤＬ１２及びＤＬ１３，
ＤＬ１４と、メモリセルアレイＭＡ１，ＭＡ２又はＭＡ
３，ＭＡ４中のメモリセルの選択時にこの選択メモリセ
ルを含むメモリセルアレイのＢＬ１１〜ＢＬ１４，ＢＬ
２１〜ＢＬ２４、ＢＬ３１〜ＢＬ３４，ＢＬ４１〜ＢＬ
４４の各々のうちの選択されたビット線（選択ビット
線）とデータ線ＤＬ１１，ＤＬ１２又はＤＬ１３，ＤＬ
１４及びこのメモリセルアレイと対応するメモリセルア
レイＭＡ３，ＭＡ４又はＭＡ１，ＭＡ２の選択ビット線
とデータ線ＤＬ１１，ＤＬ１２とをそれぞれ接続しこれ
らデータ線及びビット線間のデータの伝達制御を行うデ
ータ転送回路ＤＴ１〜ＤＴ４と、メモリセルアレイＭＡ
１〜ＭＡ４に含まれるビット線及びデータ線ＤＬ１１，
ＤＬ１２及びＤＬ１３，ＤＬ１４をプリチャージ制御信
号ＰＣＳ１に従って所定のタイミングで電源電圧ＶＤの
１／２のレベルのプリチャージ電圧ＶＨにプリチャージ
するプリチャージ回路ＰＣ１０，ＰＣ２０とに加えて、
センスアンプＳＡ１０,ＳＡ２０の代わりに、データ線
ＤＬ１１，ＤＬ１２のレベル検出用トランジスタとこの
レベル検出用トランジスタのしきい値補正用トランジス
タとこれらレベル検出用トランジスタ及びしきい値補正
用トランジスタのしきい値補正用ドライバ及び読出動作
用ドライバを備え読出動作時にデータ線ＤＬ１１，ＤＬ
１２のレベルを共通ビット線ＧＢＬ２，ＧＢＬ１に伝達
し書込動作時に共通ビット線ＧＢＬ１，ＧＢＬ２のレベ
ルをデータ線ＤＬ１１，ＤＬ１２に伝達するセンスアン
プＳＡ１０Ａと、センスアンプＳＡ１０Ａと同様に構成
され読出動作時にデータ線ＤＬ２１，ＤＬ２２のレベル
を共通ビット線ＧＢＬ２，ＧＢＬ１に伝達し書込動作時
に共通ビット線ＧＢＬ１，ＧＢＬ２のレベルをデータ線
ＤＬ２１，ＤＬ２２に伝達するセンスアンプＳＡ２０Ａ
と、所定のタイミングで活性化して共通ビット線ＧＢＬ
１，ＧＢＬ２間の差電位を増幅し非活性時には共通ビッ
ト線ＧＢＬ１，ＧＢＬ２を電源電圧ＶＤの１／２のレベ
ルのプリチャージ電圧ＶＨにプリチャージする共通セン
スアンプＧＳＡとを備える。
と共通の構成要素には共通の参照文字／数字を付して同
様に一部をブロックで示す回路図で示す図１を参照する
と、この図に示す本実施の形態の半導体記憶装置は、従
来の第２の半導体記憶装置と共通の互いに対をなしかつ
近接並行して第１の層に形成した相補の共通ビット線Ｇ
ＢＬ１，ＧＢＬ２と、これら共通ビット線ＧＢＬ１，Ｇ
ＢＬ２と並行して第２の層に形成した４本の正相のビッ
ト線ＢＬ１１〜ＢＬ１４と、これらビット線ＢＬ１１〜
ＢＬ１４の各々に複数個ずつ対応配置されたメモリセル
Ｃ１１〜Ｃ１４とを備え、これらメモリセルＣ１１〜Ｃ
１４のうちの選択された正相のメモリセル（以下選択メ
モリセル）に対し対応するビット線に伝達されたデータ
を書込みこの選択メモリセルの記憶データを対応するビ
ット線に読出す正相のメモリセルアレイＭＡ１と、メモ
リセルアレイＭＡ１と同一構成で補相のビット線ＢＬ２
１〜ＢＬ２４と補相のメモリセルＣ２１〜Ｃ２４とを備
える補相のメモリセルアレイＭＡ２と、これらメモリセ
ルアレイＭＡ１，ＭＡ２に対応して設けられメモリセル
アレイＭＡ１，ＭＡ２とそれぞれ同一構成で正相のビッ
ト線ＢＬ３１〜ＢＬ３４とメモリセルＣ３１〜Ｃ３４及
び補相のビット線ＢＬ４１〜ＢＬ４４とメモリセルＣ４
１〜Ｃ４４とをそれぞれ備える相補のメモリセルアレイ
ＭＡ３，ＭＡ４と、メモリセルアレイＭＡ１〜ＭＡ４に
含まれるメモリセルのうちの所定のメモリセルを選択す
るワード線ＷＬ１１，ＷＬ２１，ＷＬ３１，ＷＬ４１
と、相補のデータ線ＤＬ１１，ＤＬ１２及びＤＬ１３，
ＤＬ１４と、メモリセルアレイＭＡ１，ＭＡ２又はＭＡ
３，ＭＡ４中のメモリセルの選択時にこの選択メモリセ
ルを含むメモリセルアレイのＢＬ１１〜ＢＬ１４，ＢＬ
２１〜ＢＬ２４、ＢＬ３１〜ＢＬ３４，ＢＬ４１〜ＢＬ
４４の各々のうちの選択されたビット線（選択ビット
線）とデータ線ＤＬ１１，ＤＬ１２又はＤＬ１３，ＤＬ
１４及びこのメモリセルアレイと対応するメモリセルア
レイＭＡ３，ＭＡ４又はＭＡ１，ＭＡ２の選択ビット線
とデータ線ＤＬ１１，ＤＬ１２とをそれぞれ接続しこれ
らデータ線及びビット線間のデータの伝達制御を行うデ
ータ転送回路ＤＴ１〜ＤＴ４と、メモリセルアレイＭＡ
１〜ＭＡ４に含まれるビット線及びデータ線ＤＬ１１，
ＤＬ１２及びＤＬ１３，ＤＬ１４をプリチャージ制御信
号ＰＣＳ１に従って所定のタイミングで電源電圧ＶＤの
１／２のレベルのプリチャージ電圧ＶＨにプリチャージ
するプリチャージ回路ＰＣ１０，ＰＣ２０とに加えて、
センスアンプＳＡ１０,ＳＡ２０の代わりに、データ線
ＤＬ１１，ＤＬ１２のレベル検出用トランジスタとこの
レベル検出用トランジスタのしきい値補正用トランジス
タとこれらレベル検出用トランジスタ及びしきい値補正
用トランジスタのしきい値補正用ドライバ及び読出動作
用ドライバを備え読出動作時にデータ線ＤＬ１１，ＤＬ
１２のレベルを共通ビット線ＧＢＬ２，ＧＢＬ１に伝達
し書込動作時に共通ビット線ＧＢＬ１，ＧＢＬ２のレベ
ルをデータ線ＤＬ１１，ＤＬ１２に伝達するセンスアン
プＳＡ１０Ａと、センスアンプＳＡ１０Ａと同様に構成
され読出動作時にデータ線ＤＬ２１，ＤＬ２２のレベル
を共通ビット線ＧＢＬ２，ＧＢＬ１に伝達し書込動作時
に共通ビット線ＧＢＬ１，ＧＢＬ２のレベルをデータ線
ＤＬ２１，ＤＬ２２に伝達するセンスアンプＳＡ２０Ａ
と、所定のタイミングで活性化して共通ビット線ＧＢＬ
１，ＧＢＬ２間の差電位を増幅し非活性時には共通ビッ
ト線ＧＢＬ１，ＧＢＬ２を電源電圧ＶＤの１／２のレベ
ルのプリチャージ電圧ＶＨにプリチャージする共通セン
スアンプＧＳＡとを備える。
【００３５】センスアンプＳＡ１０Ａは、従来と共通の
ソースにしきい値補正ドライバ出力電圧ＯＣＶ１を受け
各々のゲートをビット線ＢＬ１１，ＢＬ１２の各々に接
続するレベル検出用のＮＭＯＳトランジスタＱ１１，Ｑ
２１と、ゲートにしきい値補正制御信号ＣＶＴ１の供給
を受けソースをトランジスタＱ１１，Ｑ２１のドレイン
にドレインをビット線ＢＬ１１，ＢＬ１２の各々にそれ
ぞれ接続するしきい値補正用のＮＭＯＳトランジスタＱ
１２，Ｑ２２と、ゲートに読出制御信号ＲＳ１の供給を
受けソース・ドレインの一方をトランジスタＱ１１，Ｑ
２１のドレインに他方を共通ビット線ＧＢＬ２，ＧＢＬ
１にそれぞれ接続する読出用のＮＭＯＳトランジスタＱ
１３，Ｑ２３と、ゲートに書込制御信号ＷＳ１の供給を
受けソース・ドレインの一方を共通ビット線ＧＢＬ１，
ＧＢＬ２に他方をビット線ＢＬ１１，ＢＬ１２にそれぞ
れ接続する書込用のトランジスタＱ１４，Ｑ２４とに加
えて、ドレインをトランジスタＱ１１のソースにソース
を接地電位にそれぞれ接続しゲートに読出制御信号ＲＳ
１の供給を受ける読出動作用ドライバのＮＭＯＳトラン
ジスタＱ１５と、ドレインをトランジスタＱ２１のソー
スにソースをしきい値補正電圧ＯＶＶにそれぞれ接続し
ゲートに読出制御信号ＲＳ１の反転信号であるしきい値
補正ドライブ信号ＲＳＢ１の供給を受けるしきい値補正
ドライバ用のＮＭＯＳトランジスタＱ１６とを備える。
ソースにしきい値補正ドライバ出力電圧ＯＣＶ１を受け
各々のゲートをビット線ＢＬ１１，ＢＬ１２の各々に接
続するレベル検出用のＮＭＯＳトランジスタＱ１１，Ｑ
２１と、ゲートにしきい値補正制御信号ＣＶＴ１の供給
を受けソースをトランジスタＱ１１，Ｑ２１のドレイン
にドレインをビット線ＢＬ１１，ＢＬ１２の各々にそれ
ぞれ接続するしきい値補正用のＮＭＯＳトランジスタＱ
１２，Ｑ２２と、ゲートに読出制御信号ＲＳ１の供給を
受けソース・ドレインの一方をトランジスタＱ１１，Ｑ
２１のドレインに他方を共通ビット線ＧＢＬ２，ＧＢＬ
１にそれぞれ接続する読出用のＮＭＯＳトランジスタＱ
１３，Ｑ２３と、ゲートに書込制御信号ＷＳ１の供給を
受けソース・ドレインの一方を共通ビット線ＧＢＬ１，
ＧＢＬ２に他方をビット線ＢＬ１１，ＢＬ１２にそれぞ
れ接続する書込用のトランジスタＱ１４，Ｑ２４とに加
えて、ドレインをトランジスタＱ１１のソースにソース
を接地電位にそれぞれ接続しゲートに読出制御信号ＲＳ
１の供給を受ける読出動作用ドライバのＮＭＯＳトラン
ジスタＱ１５と、ドレインをトランジスタＱ２１のソー
スにソースをしきい値補正電圧ＯＶＶにそれぞれ接続し
ゲートに読出制御信号ＲＳ１の反転信号であるしきい値
補正ドライブ信号ＲＳＢ１の供給を受けるしきい値補正
ドライバ用のＮＭＯＳトランジスタＱ１６とを備える。
【００３６】次に、図１及び各部動作波形をタイムチャ
ートで示す図２を参照して本実施の形態の動作について
説明すると、本実施の形態の半導体記憶装置の１サイク
ルの動作は、従来の第１，第２の半導体記憶装置と同様
に、プリチャージ期間Ｔ１、しきい値補正期間Ｔ２、読
出期間Ｔ３、再書込期間Ｔ４の４つに大きく分けられ
る。なお、図２は説明の便宜上選択状態のワード線（選
択ワード線）ＷＬ１１に接続する４つのメモリセルＣ１
１〜Ｃ１４のうちの１つＣ１１に対するデータの読出、
再書込動作のタイムチャートを示す。
ートで示す図２を参照して本実施の形態の動作について
説明すると、本実施の形態の半導体記憶装置の１サイク
ルの動作は、従来の第１，第２の半導体記憶装置と同様
に、プリチャージ期間Ｔ１、しきい値補正期間Ｔ２、読
出期間Ｔ３、再書込期間Ｔ４の４つに大きく分けられ
る。なお、図２は説明の便宜上選択状態のワード線（選
択ワード線）ＷＬ１１に接続する４つのメモリセルＣ１
１〜Ｃ１４のうちの１つＣ１１に対するデータの読出、
再書込動作のタイムチャートを示す。
【００３７】まず、プリチャージ期間Ｔ１では、データ
転送回路ＤＴ１，ＤＴ２／ＤＴ３，ＤＴ４によりメモリ
セルアレイＭＡ１，ＭＡ２／ＭＡ３，ＭＡ４の各４本の
ビット線ＢＬ１１〜ＢＬ１４，ＢＬ２１〜ＢＬ２４／Ｂ
Ｌ３１〜ＢＬ３４，ＢＬ４１〜ＢＬ４４を対応するデー
タ線ＤＬ１１，ＤＬ１２／ＤＬ２１，ＤＬ２２に接続す
る。プリチャージ制御信号ＰＣＳをアクティブレベルと
し、プリチャージ回路ＰＣ１０，ＰＣ２０はプリチャー
ジ制御信号ＰＣＳのアクティブレベルに応答してこれら
データ線及びビット線を所定のプリチャージ電圧ＶＨに
プリチャージする。
転送回路ＤＴ１，ＤＴ２／ＤＴ３，ＤＴ４によりメモリ
セルアレイＭＡ１，ＭＡ２／ＭＡ３，ＭＡ４の各４本の
ビット線ＢＬ１１〜ＢＬ１４，ＢＬ２１〜ＢＬ２４／Ｂ
Ｌ３１〜ＢＬ３４，ＢＬ４１〜ＢＬ４４を対応するデー
タ線ＤＬ１１，ＤＬ１２／ＤＬ２１，ＤＬ２２に接続す
る。プリチャージ制御信号ＰＣＳをアクティブレベルと
し、プリチャージ回路ＰＣ１０，ＰＣ２０はプリチャー
ジ制御信号ＰＣＳのアクティブレベルに応答してこれら
データ線及びビット線を所定のプリチャージ電圧ＶＨに
プリチャージする。
【００３８】以下説明の便宜上、特に断らない限りメモ
リセルアレイＭＡ１，ＭＡ２、プリチャージ回路ＰＣ１
０，センスアンプＳＡ１０Ａ及びデータ転送回路ＤＴ
１，ＤＴ２関連の動作を代表として説明する。
リセルアレイＭＡ１，ＭＡ２、プリチャージ回路ＰＣ１
０，センスアンプＳＡ１０Ａ及びデータ転送回路ＤＴ
１，ＤＴ２関連の動作を代表として説明する。
【００３９】次に、しきい値補正期間Ｔ２で、プリチャ
ージ制御信号ＰＣＳ１をインアクティブにしてプリチャ
ージ回路ＰＣ１０を非活性化した後、しきい値補正制御
信号ＣＶＴ１をアクティブレベルとする。このしきい値
補正制御信号ＣＶＴ１のアクティブレベルに応答してト
ランジスタＱ１２，Ｑ２２が導通し、トランジスタＱ１
１，Ｑ２１をダイオード接続する。このとき、しきい値
補正ドライブ信号ＲＳＢ１はＨレベルであり、このしき
い値補正ドライブ信号ＲＳＢ１のＨレベルに応答してセ
ンスアンプＳＡ１０Ａのしきい値補正ドライバ用のトラ
ンジスタＱ１６がオンしてしきい値補正電圧ＯＶＶをト
ランジスタＱ１１，Ｑ２１のソースに供給する。これに
より、データ線ＤＬ１１，ＤＬ１２のレベルをトランジ
スタＱ１１，Ｑ２１のしきい値に応じた値に補正する。
ージ制御信号ＰＣＳ１をインアクティブにしてプリチャ
ージ回路ＰＣ１０を非活性化した後、しきい値補正制御
信号ＣＶＴ１をアクティブレベルとする。このしきい値
補正制御信号ＣＶＴ１のアクティブレベルに応答してト
ランジスタＱ１２，Ｑ２２が導通し、トランジスタＱ１
１，Ｑ２１をダイオード接続する。このとき、しきい値
補正ドライブ信号ＲＳＢ１はＨレベルであり、このしき
い値補正ドライブ信号ＲＳＢ１のＨレベルに応答してセ
ンスアンプＳＡ１０Ａのしきい値補正ドライバ用のトラ
ンジスタＱ１６がオンしてしきい値補正電圧ＯＶＶをト
ランジスタＱ１１，Ｑ２１のソースに供給する。これに
より、データ線ＤＬ１１，ＤＬ１２のレベルをトランジ
スタＱ１１，Ｑ２１のしきい値に応じた値に補正する。
【００４０】次に、読出期間Ｔ３では、しきい値補正制
御信号ＣＶＴ１をインアクティブレベルとし、トランジ
スタＱ１２，Ｑ２２をオフしてレベル検出用トランジス
タＱ１１，Ｑ２１のダイオード接続を開放する。複数の
ワード線ＷＬ１１〜ＷＬ４１のうちの１本、ここではＷ
Ｌ１１を選択レベルとして１つのメモリセルアレイＭＡ
１の１行のメモリセルＣ１１〜Ｃ１４を選択し、これら
メモリセルＣ１１〜Ｃ１４の記憶データを対応するビッ
ト線ＢＬ１１〜ＢＬ１４に読み出す。データ転送回路Ｄ
Ｔ１は、データ転送制御信号ＴＧ１１〜ＴＧ１４のうち
の１つここではＴＧ１１のアクティブレベルに応答して
対応のビット線ＢＬ１１を選択して対応するデータ線Ｄ
Ｌ１１に接続する。また、データ転送回路ＤＴ２は、デ
ータ転送制御信号ＴＧ１１と対のデータ転送制御信号Ｔ
Ｇ２１のアクティブレベルに応答して対応のビット線Ｂ
Ｌ２１を選択して対応するデータ線ＤＬ２１に接続す
る。このときワード線ＷＬ２１は非選択状態であり、し
たがって、メモリセルＭＡ２対応のビット線ＢＬ２１は
当然インアクティブレベルすなわちプリチャ−ドレベル
であり、したがってデータ線ＤＬ１２もプリチャ−ドレ
ベルである。
御信号ＣＶＴ１をインアクティブレベルとし、トランジ
スタＱ１２，Ｑ２２をオフしてレベル検出用トランジス
タＱ１１，Ｑ２１のダイオード接続を開放する。複数の
ワード線ＷＬ１１〜ＷＬ４１のうちの１本、ここではＷ
Ｌ１１を選択レベルとして１つのメモリセルアレイＭＡ
１の１行のメモリセルＣ１１〜Ｃ１４を選択し、これら
メモリセルＣ１１〜Ｃ１４の記憶データを対応するビッ
ト線ＢＬ１１〜ＢＬ１４に読み出す。データ転送回路Ｄ
Ｔ１は、データ転送制御信号ＴＧ１１〜ＴＧ１４のうち
の１つここではＴＧ１１のアクティブレベルに応答して
対応のビット線ＢＬ１１を選択して対応するデータ線Ｄ
Ｌ１１に接続する。また、データ転送回路ＤＴ２は、デ
ータ転送制御信号ＴＧ１１と対のデータ転送制御信号Ｔ
Ｇ２１のアクティブレベルに応答して対応のビット線Ｂ
Ｌ２１を選択して対応するデータ線ＤＬ２１に接続す
る。このときワード線ＷＬ２１は非選択状態であり、し
たがって、メモリセルＭＡ２対応のビット線ＢＬ２１は
当然インアクティブレベルすなわちプリチャ−ドレベル
であり、したがってデータ線ＤＬ１２もプリチャ−ドレ
ベルである。
【００４１】その後、読出制御信号ＲＳ１をアクティブ
レベルにし、この読出制御信号ＲＳ１のアクティブレベ
ルに応答してセンスアンプＳＡ１０Ａの読出ドライバト
ランジスタＱ１５はオンし、トランジスタＱ１１，Ｑ２
１を動作状態として選択したデータ線ＤＬ１１及び非選
択状態のデータ線ＤＬ１２の各々のレベルを検出すると
共に、読出用トランジスタＱ１３，Ｑ２３は導通してト
ランジスタＱ１１，Ｑ２１の検出レベル、すなわちデー
タ線ＤＬ１１，ＤＬ１２のレベルを共通ビット線ＧＢＬ
２，ＧＢＬ１に伝達する。共通センスアンプは共通ビッ
ト線ＧＢＬ１，ＧＢＬ２間の差電位をフル振幅まで増幅
し、外部に出力する。
レベルにし、この読出制御信号ＲＳ１のアクティブレベ
ルに応答してセンスアンプＳＡ１０Ａの読出ドライバト
ランジスタＱ１５はオンし、トランジスタＱ１１，Ｑ２
１を動作状態として選択したデータ線ＤＬ１１及び非選
択状態のデータ線ＤＬ１２の各々のレベルを検出すると
共に、読出用トランジスタＱ１３，Ｑ２３は導通してト
ランジスタＱ１１，Ｑ２１の検出レベル、すなわちデー
タ線ＤＬ１１，ＤＬ１２のレベルを共通ビット線ＧＢＬ
２，ＧＢＬ１に伝達する。共通センスアンプは共通ビッ
ト線ＧＢＬ１，ＧＢＬ２間の差電位をフル振幅まで増幅
し、外部に出力する。
【００４２】次に、再書込期間Ｔ４では、読出制御信号
ＲＳ１をインアクティブレベルにして、トランジスタＱ
１３，Ｑ２３を遮断する。書込制御信号ＷＳ１をアクテ
ィブにすると、この書込制御信号ＷＳ１のアクティブ化
に応答してセンスアンプＳＡ１０ＡのトランジスタＱ１
４，Ｑ２４がオンし、フル振幅まで増幅された共通ビッ
ト線ＧＢＬ１，ＧＢＬ２のレベルをデータ線ＤＬ１１，
ＤＬ１２に伝達し、データ転送回路ＤＴ１，ＤＴ２を経
由してビット線ＢＬ１１，ＢＬ１２に伝達する。ビット
線ＢＬ１１のレベルは選択ワード線ＷＬ１１に選択され
ているメモリセルＣ１１に再書込される。
ＲＳ１をインアクティブレベルにして、トランジスタＱ
１３，Ｑ２３を遮断する。書込制御信号ＷＳ１をアクテ
ィブにすると、この書込制御信号ＷＳ１のアクティブ化
に応答してセンスアンプＳＡ１０ＡのトランジスタＱ１
４，Ｑ２４がオンし、フル振幅まで増幅された共通ビッ
ト線ＧＢＬ１，ＧＢＬ２のレベルをデータ線ＤＬ１１，
ＤＬ１２に伝達し、データ転送回路ＤＴ１，ＤＴ２を経
由してビット線ＢＬ１１，ＢＬ１２に伝達する。ビット
線ＢＬ１１のレベルは選択ワード線ＷＬ１１に選択され
ているメモリセルＣ１１に再書込される。
【００４３】次に、選択ワード線ＷＬ１１に接続するメ
モリセルアレイＭＡ１の４つのメモリセルＣ１１〜Ｃ１
４に対し順次データの読出，再書込を実施する動作をタ
イムチャートで示す図３を参照して本実施の形態の動作
の詳細について説明すると、まず、期間Ｔ１〜Ｔ４は上
述したメモリセルＣ１１に対するデータの読出，再書込
であり、図２と同様である。
モリセルアレイＭＡ１の４つのメモリセルＣ１１〜Ｃ１
４に対し順次データの読出，再書込を実施する動作をタ
イムチャートで示す図３を参照して本実施の形態の動作
の詳細について説明すると、まず、期間Ｔ１〜Ｔ４は上
述したメモリセルＣ１１に対するデータの読出，再書込
であり、図２と同様である。
【００４４】続いて、メモリセルＣ１２に対してデータ
の読出、再書込を行う際には、この後、データ転送制御
信号ＴＧ１１，ＴＧ２１をインアクティブにして、デー
タ線ＤＬ１１，ＤＬ１２と選択ビット線ＢＬ１１，ＢＬ
２１及びメモリセルＣ１１をデータ保持状態とする。そ
の後、センスアンプ活性化信号ＳＥをインアクティブに
すると、共通センスアンプＧＳＡは、共通ビット線ＧＢ
Ｌ１，ＧＢＬ２及びデータ線ＤＬ１１，ＤＬ１２をプリ
チャージ電圧ＶＨにプリチャージする。また、書込制御
信号ＷＳ１，ＷＳ２をインアクティブにする（期間Ｔ
５）。
の読出、再書込を行う際には、この後、データ転送制御
信号ＴＧ１１，ＴＧ２１をインアクティブにして、デー
タ線ＤＬ１１，ＤＬ１２と選択ビット線ＢＬ１１，ＢＬ
２１及びメモリセルＣ１１をデータ保持状態とする。そ
の後、センスアンプ活性化信号ＳＥをインアクティブに
すると、共通センスアンプＧＳＡは、共通ビット線ＧＢ
Ｌ１，ＧＢＬ２及びデータ線ＤＬ１１，ＤＬ１２をプリ
チャージ電圧ＶＨにプリチャージする。また、書込制御
信号ＷＳ１，ＷＳ２をインアクティブにする（期間Ｔ
５）。
【００４５】次に、しきい値補正制御信号ＣＶＴ１をア
クティブレベルにし、補正用トランジスタＱ１２，Ｑ２
２をオンし、レベル検出用トランジスタＱ１１，Ｑ２１
をダイオード接続し、これらトランジスタＱ１１，Ｑ２
１のしきい値電圧に対するデータ線ＤＬ１１，ＤＬ１２
のレベルを補正する（期間Ｔ６）。このとき補正するの
はデータ線ＤＬ１１，ＤＬ１２のレベルのみで良いの
で、しきい値補正制御信号ＣＶＴ１のアクティブレベル
期間Ｔ６は期間Ｔ２よりも短くて良い。
クティブレベルにし、補正用トランジスタＱ１２，Ｑ２
２をオンし、レベル検出用トランジスタＱ１１，Ｑ２１
をダイオード接続し、これらトランジスタＱ１１，Ｑ２
１のしきい値電圧に対するデータ線ＤＬ１１，ＤＬ１２
のレベルを補正する（期間Ｔ６）。このとき補正するの
はデータ線ＤＬ１１，ＤＬ１２のレベルのみで良いの
で、しきい値補正制御信号ＣＶＴ１のアクティブレベル
期間Ｔ６は期間Ｔ２よりも短くて良い。
【００４６】しきい値補正動作後、データ転送制御信号
ＴＧ１２，ＴＧ２２をアクティブレベルにして選択ワー
ド線ＷＬ１１と接続するメモリセルＣ１１〜Ｃ１４のう
ち次の未読出メモリセルＣ１２対応のビット線対ＢＬ１
２，ＢＬ２２をデータ線ＤＬ１１，ＤＬ１２に接続し、
予めビット線ＢＬ１２に読み出されているメモリセルＣ
１２のデータをデータ線ＤＬ１１に読出す。トランジス
タＱ１１，Ｑ２１は、データ線ＤＬ１１，ＤＬ１２のレ
ベル差を検知する。一方、選択ビット線ＢＬ２２と対応
するメモリセルアレイＭＡ２のメモリセルＣ２２の全て
は非選択状態であるので、ビット線ＢＬ２２及びデータ
線ＤＬ１２はプリチャージレベルＶＨのままであり、そ
のレベルがトランジスタＱ２１によって検出される。続
いて、期間Ｔ３，Ｔ４と同様な動作により、データ線Ｄ
Ｌ１１，ＤＬ１２のレベルを外部に出力し、メモリセル
Ｃ１２への再書込を行う。（期間Ｔ７，Ｔ８）。
ＴＧ１２，ＴＧ２２をアクティブレベルにして選択ワー
ド線ＷＬ１１と接続するメモリセルＣ１１〜Ｃ１４のう
ち次の未読出メモリセルＣ１２対応のビット線対ＢＬ１
２，ＢＬ２２をデータ線ＤＬ１１，ＤＬ１２に接続し、
予めビット線ＢＬ１２に読み出されているメモリセルＣ
１２のデータをデータ線ＤＬ１１に読出す。トランジス
タＱ１１，Ｑ２１は、データ線ＤＬ１１，ＤＬ１２のレ
ベル差を検知する。一方、選択ビット線ＢＬ２２と対応
するメモリセルアレイＭＡ２のメモリセルＣ２２の全て
は非選択状態であるので、ビット線ＢＬ２２及びデータ
線ＤＬ１２はプリチャージレベルＶＨのままであり、そ
のレベルがトランジスタＱ２１によって検出される。続
いて、期間Ｔ３，Ｔ４と同様な動作により、データ線Ｄ
Ｌ１１，ＤＬ１２のレベルを外部に出力し、メモリセル
Ｃ１２への再書込を行う。（期間Ｔ７，Ｔ８）。
【００４７】次に、期間Ｔ５〜Ｔ８と同様の動作によ
り、メモリセルＣ１３，Ｃ１４のデータの読出、再書込
動作を行う（期間Ｔ９〜Ｔ１６）。
り、メモリセルＣ１３，Ｃ１４のデータの読出、再書込
動作を行う（期間Ｔ９〜Ｔ１６）。
【００４８】以上の一連の動作により、選択ワード線Ｗ
Ｌ１１によって接続されたメモリセルＣ１１〜Ｃ１４全
てのデータの読出、再書込動作を行い、ワード線ＷＬ１
１をインアクティブレベルとし、この選択ワード線ＷＬ
１１に対する動作を終了する。
Ｌ１１によって接続されたメモリセルＣ１１〜Ｃ１４全
てのデータの読出、再書込動作を行い、ワード線ＷＬ１
１をインアクティブレベルとし、この選択ワード線ＷＬ
１１に対する動作を終了する。
【００４９】このようにして、選択ワード線と接続する
複数のメモリセルそれぞれのデータが読み出される前に
所定のトランジスタのしきい値電圧に対する補正を効率
的に行うことができる。
複数のメモリセルそれぞれのデータが読み出される前に
所定のトランジスタのしきい値電圧に対する補正を効率
的に行うことができる。
【００５０】本実施の形態において、しきい値補正ドラ
イブ信号ＲＳＢ１のアクティブ時のレベルを通常のＨレ
ベルよりも低く設定することにより、しきい値補正動作
時、しきい値補正用ドライバのトランジスタＱ１６のオ
ン抵抗を調節することが可能となる。これは、例えば、
読出制御信号ＲＳ１を反転すると共にＨレベル値を所望
のレベル値に変換するレベル変換回路を用いることによ
り実現できる。これにより、レベル検出トランジスタＱ
１１，Ｑ１２のソース電位を接地レベルよりも高くする
ことができるので、基板効果によりトランジスタＱ１
１，Ｑ１２のしきい値の微調整が可能となり、センス感
度を高めることができる。
イブ信号ＲＳＢ１のアクティブ時のレベルを通常のＨレ
ベルよりも低く設定することにより、しきい値補正動作
時、しきい値補正用ドライバのトランジスタＱ１６のオ
ン抵抗を調節することが可能となる。これは、例えば、
読出制御信号ＲＳ１を反転すると共にＨレベル値を所望
のレベル値に変換するレベル変換回路を用いることによ
り実現できる。これにより、レベル検出トランジスタＱ
１１，Ｑ１２のソース電位を接地レベルよりも高くする
ことができるので、基板効果によりトランジスタＱ１
１，Ｑ１２のしきい値の微調整が可能となり、センス感
度を高めることができる。
【００５１】以上本発明の実施の形態を述べたが、本発
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、実施の形態で説明したオープン・ビ
ット線型の半導体記憶装置の代わりにフォールデッド・
ビット線型の半導体記憶装置に適用することも、本発明
の主旨を逸脱しない限り適用できることは勿論である。
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、実施の形態で説明したオープン・ビ
ット線型の半導体記憶装置の代わりにフォールデッド・
ビット線型の半導体記憶装置に適用することも、本発明
の主旨を逸脱しない限り適用できることは勿論である。
【００５２】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、各センスアンプが、プリチャージ期間にしき
い値補正ドライブ信号の供給に応答してレベル検出トラ
ンジスタのしきい値に対する第１，第２のビット線の各
ビット線レベルを補正するしきい値補正ドライバと、読
出期間に各ビット線レベルを検出するよう上記レベル検
出トランジスタを動作させる読出ドライバとを備えてい
るので、しきい値補正及び読出動作の高速化を可能とす
ると共に、チップ面積の小さな半導体記憶装置を実現す
ることが可能となるという効果がある。
憶装置は、各センスアンプが、プリチャージ期間にしき
い値補正ドライブ信号の供給に応答してレベル検出トラ
ンジスタのしきい値に対する第１，第２のビット線の各
ビット線レベルを補正するしきい値補正ドライバと、読
出期間に各ビット線レベルを検出するよう上記レベル検
出トランジスタを動作させる読出ドライバとを備えてい
るので、しきい値補正及び読出動作の高速化を可能とす
ると共に、チップ面積の小さな半導体記憶装置を実現す
ることが可能となるという効果がある。
【図１】本発明の半導体記憶装置の一実施の形態の一部
をブロックで示す回路図である。
をブロックで示す回路図である。
【図２】本実施の形態の半導体記憶装置における動作の
一例を示すタイムチャートである。
一例を示すタイムチャートである。
【図３】本実施の形態の半導体記憶装置における動作の
詳細を示すタイムチャートである。
詳細を示すタイムチャートである。
【図４】従来の第１の半導体記憶装置の一例の一部をブ
ロックで示す回路図である。
ロックで示す回路図である。
【図５】従来の第１の半導体記憶装置における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
【図６】従来の第２の半導体記憶装置の一例の一部をブ
ロックで示す回路図である。
ロックで示す回路図である。
【図７】従来の第１，第２の半導体記憶装置のドライバ
回路の一例を示す回路図である。
回路の一例を示す回路図である。
ＢＬ１１〜ＢＬ１４，ＢＬ２１〜ＢＬ２４，ＢＬ３１〜
ＢＬ３４，ＢＬ４１〜ＢＬ４４ ビット線 Ｃ１１〜１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４
１〜Ｃ４４ メモリセル ＤＬ１１，ＤＬ１２ データ線 ＤＴ１〜ＤＴ４ データ転送回路 ＧＳＡ 共通センスアンプ ＧＢＬ１，ＧＢＬ２ 共通ビット線 ＭＡ１〜ＭＡ４，ＭＡ１０，ＭＡ２０ メモリセルア
レイ ＰＣ１０，ＰＣ２０ プリチャージ回路 Ｑ７〜Ｑ１０，Ｑ１１〜Ｑ１６，Ｑ２１〜Ｑ２６ ト
ランジスタ ＳＡ１０，ＳＡ２０，ＳＡ１０Ａ，ＳＡ２０Ａ セン
スアンプ ＷＬ１１，ＷＬ２１，ＷＬ３１，ＷＬ４１ ワード線
ＢＬ３４，ＢＬ４１〜ＢＬ４４ ビット線 Ｃ１１〜１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４
１〜Ｃ４４ メモリセル ＤＬ１１，ＤＬ１２ データ線 ＤＴ１〜ＤＴ４ データ転送回路 ＧＳＡ 共通センスアンプ ＧＢＬ１，ＧＢＬ２ 共通ビット線 ＭＡ１〜ＭＡ４，ＭＡ１０，ＭＡ２０ メモリセルア
レイ ＰＣ１０，ＰＣ２０ プリチャージ回路 Ｑ７〜Ｑ１０，Ｑ１１〜Ｑ１６，Ｑ２１〜Ｑ２６ ト
ランジスタ ＳＡ１０，ＳＡ２０，ＳＡ１０Ａ，ＳＡ２０Ａ セン
スアンプ ＷＬ１１，ＷＬ２１，ＷＬ３１，ＷＬ４１ ワード線
Claims (2)
- 【請求項１】 全メモリセルアレイを複数個に分割した
サブメモリセルアレイの各々に対応する複数の相補の第
１，第２のビット線から成るサブビット線対及び前記第
１，第２のビット線のレベルを検出するレベル検出トラ
ンジスタを含む複数のセンスアンプ対応の共通センスア
ンプ及び相補の第１，第２の共通ビット線から成る共通
ビット線対を有する半導体記憶装置において、互いに対をなしかつ近接並行して第１の層に形成した相
補の第１，第２の共通ビット線と、前記第１，第２の共
通ビット線と並行して第２の層に形成したＮ（Ｎは正の
整数）本の正相の前記第１のビット線と、Ｎ本の第１の
ビット線の各々にＭ（Ｍは正の整数）個ずつ対応配置さ
れたＮ群の第１のメモリセルとを備え、これらＮ群の第
１のメモリセルのうちの選択されたメモリセルである選
択メモリセルに対し対応する第１のビット線に伝達され
たデータを書込みこの選択メモリセルの記憶データを対
応する第１のビット線に読出す正相の第１のメモリセル
アレイと、 前記第１，第２の共通ビット線と、前記第１，第２の共
通ビット線と並行して第２の層に形成したＮ（Ｎは正の
整数）本の補相の前記第２のビット線と、Ｎ本の前記第
２のビット線の各々にＭ（Ｍは正の整数）個ずつ対応配
置されたＮ群の第２のメモリセルとを備え、これらＮ群
の第２のメモリセルのうちの選択されたメモリセルであ
る選択メモリセルに対し対応する第２のビット線に伝達
されたデータを書込みこの選択メモリセルの記憶データ
を対応する第２のビット線に読出す補相の第２のメモリ
セルアレイと、 前記第１，第２のメモリセルアレイに対応して設けられ
前記第１，第２のメモリセルアレイとそれぞれ同一構成
で正相の第３のビット線と第３のメモリセルを備える第
３のメモリセルアレイ及び補相の第４のビット線と第４
のメモリセルとを備える第４のメモリセルアレイと、 前記第１〜第４のメモリセルアレイに含まれるメモリセ
ルのうちの所定のメモリセルを選択する第１〜第４ワー
ド線と、 前記第１，第２のビット線の各々の選択したビット線の
データを前記第１，第２の共通ビット線の各々に伝達す
る相補の第１，第２のデータ線及び前記第３， 第４のビ
ット線の各々の選択したビット線である選択ビット線の
データを前記第１，第２の共通ビット線の各々に伝達す
る第３，第４のデータ線と、 第１〜第４のデータ転送信号の供給にそれぞれ応答して
前記第１〜第４のビット線の各々の選択ビット線とそれ
ぞれ対応する第１〜第４のデータ線との間のデータ転送
制御を行う第１〜第４のデータ転送回路と、 プリチャージ制御信号の供給に応答して所定のタイミン
グで所定のプリチャージ電圧に前記第１，第２ビット線
と前記第１，第２のデータ線の組及び前記第３，第４の
ビット線と前記第３，第４のデータ線の組をそれぞれプ
リチャージする第１及び第２のプリチャージ回路と、 所定のタイミングで活性化して前記第１，第２の共通ビ
ット線間の差電位を増幅し非活性時には前記第１，第２
の共通ビット線を所定のプリチャージ電圧にプリチャー
ジする共通センスアンプと、 前記第１，第２のデータ線のレベル検出用の第１，第２
のトランジスタとこの第１，第２のトランジスタのしき
い値補正用の第３，第４のトランジスタと前記第１，第
２のトランジスタに対するしきい値補正動作を制御する
しきい値補正ドライバ用の第５のトランジスタと、前記
第１，第２のトランジスタによる読出動作を制御する読
出動作用ドライバの第６のトランジスタを備え、読出動
作時に前記第１，第２のデータ線のレベルを前記第１，
第２の共通ビット線に伝達し書込動作時に前記第１，第
２の共通ビット線のレベルを前記第１，第２のデータ線
に伝達する第１のセンスアンプと、 前記第３，第４のデータ線のレベル検出用の第７，第８
のトランジスタとこの第７，第８のトランジスタのしき
い値補正用の第９，第１０のトランジスタと前記第７，
第８のトランジスタに対するしきい値補正動作を制御す
るしきい値補正ドライバ用の第１１のトランジスタと、
前記第７，第８のトランジスタによる読出動作を制御す
る読出動作用ドライバの第１２のトランジスタ及び読出
動作用ドライバを備え、読出動作時に前記第３，第４の
データ線のレベルを前記第１，第２の共通ビット線に伝
達し書込動作時に前記第１，第２の共通ビット線のレベ
ルを前記第３，第４のデータ線に伝達する第２のセンス
アンプとを備え、 前記第１のセンスアンプが、ソースにしきい値補正ドラ
イバ出力電圧を受け各 々のゲートを前記第１，第２のビ
ット線の各々に接続する前記レベル検出用のＮＭＯＳ型
の前記第１，第２のトランジスタと、 ゲートにしきい値補正制御信号の供給を受けソースを前
記第１，第２のトランジスタのドレインにドレインを前
記第１，第２のビット線の各々にそれぞれ接続する前記
しきい値補正用のＮＭＯＳ型の前記第３，第４のトラン
ジスタと、 ゲートに読出制御信号の供給を受けソース・ドレインの
一方を前記第１，第２のトランジスタのドレインに他方
を前記第１，第２の共通ビット線の各々にそれぞれ接続
する読出用のＮＭＯＳ型の第１３，第１４のトランジス
タと、 ゲートに書込制御信号の供給を受けソース・ドレインの
一方を前記第１，第２の共通ビット線の各々に他方を前
記第１，第２のビット線の各々にそれぞれ接続する書込
用の第１５，第１６のトランジスタと、 ドレインを前記第１のトランジスタのソースにソースを
接地電位にそれぞれ接続しゲートに読出制御信号の供給
を受ける前記読出動作用ドライバのＮＭＯＳ型の前記第
６のトランジスタと、 ドレインを前記第２のトランジスタのソースにソースを
しきい値補正電圧にそれぞれ接続しゲートに前記読出制
御信号の反転信号であるしきい値補正ドライブ信号の供
給を受ける前記しきい値補正ドライバ用のＮＭＯＳ型の
前記第５のトランジスタ とを備えることを特徴とする半
導体記憶装置。 - 【請求項２】 前記しきい値補正ドライブ信号の活性化
時のレベルを調整するレベル調整手段を備え、前記第５
のトランジスタのゲート入力レベルを制御することによ
り前記第１，第２のトランジスタの電流値を制御するこ
とを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29892297A JP3248468B2 (ja) | 1997-10-30 | 1997-10-30 | 半導体記憶装置 |
| KR1019980045359A KR100287748B1 (ko) | 1997-10-30 | 1998-10-28 | 반도체 기억 장치 |
| US09/179,891 US5973973A (en) | 1997-10-30 | 1998-10-28 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29892297A JP3248468B2 (ja) | 1997-10-30 | 1997-10-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134855A JPH11134855A (ja) | 1999-05-21 |
| JP3248468B2 true JP3248468B2 (ja) | 2002-01-21 |
Family
ID=17865929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29892297A Expired - Fee Related JP3248468B2 (ja) | 1997-10-30 | 1997-10-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5973973A (ja) |
| JP (1) | JP3248468B2 (ja) |
| KR (1) | KR100287748B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7113433B2 (en) * | 2005-02-09 | 2006-09-26 | International Business Machines Corporation | Local bit select with suppression of fast read before write |
| KR100660876B1 (ko) | 2005-08-29 | 2006-12-26 | 삼성전자주식회사 | 센스앰프용 디벨로프 기준전압 발생회로를 구비하는 반도체메모리 장치 |
| KR100886848B1 (ko) | 2007-03-14 | 2009-03-04 | 경희대학교 산학협력단 | 다수의 데이터를 동시에 입출력할 수 있는 메모리 장치 |
| JP5798120B2 (ja) * | 2010-12-16 | 2015-10-21 | 株式会社ソシオネクスト | 半導体記憶装置 |
| TWI842855B (zh) * | 2019-03-29 | 2024-05-21 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3279615B2 (ja) * | 1991-04-15 | 2002-04-30 | 株式会社日立製作所 | 半導体装置 |
| DE69329788T2 (de) * | 1992-10-14 | 2001-08-02 | Sun Microsystems, Inc. | Direktzugriffspeicherentwurf |
| JPH0778484A (ja) * | 1993-07-13 | 1995-03-20 | Nkk Corp | 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法 |
| JPH103790A (ja) * | 1996-06-18 | 1998-01-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1997
- 1997-10-30 JP JP29892297A patent/JP3248468B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-28 KR KR1019980045359A patent/KR100287748B1/ko not_active IP Right Cessation
- 1998-10-28 US US09/179,891 patent/US5973973A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990037443A (ko) | 1999-05-25 |
| KR100287748B1 (ko) | 2001-06-01 |
| US5973973A (en) | 1999-10-26 |
| JPH11134855A (ja) | 1999-05-21 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011009 |
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