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KR100230817B1 - 반도체 소자의 셜로우 트렌치 아이솔레이션 방법 - Google Patents

반도체 소자의 셜로우 트렌치 아이솔레이션 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 셜로우 트렌치 아이솔레이션(Shallow Trench Isolation : 이하STI라 칭함) 방법에 관한 것으로, 셜로우 트랜치 아이솔레이션방법에 있어서, 트랜치를 형성하기 전(前)에 반도체 기판내의 그 트랜치가 형성될 위치에 불소(F)이온을 주입하여 이온확산영역을 형성하고, 이 불소 이온을 트랜치의 상부 코너에 대응하는 양측으로 확산시키기 위하여 어닐링(Annealing)공정 또는 경사 이온 주입(Tilt Ion Implantation)공정을 수행토록 한다. 상기 불소 주입 공정은, 트랜치를 형성할 때 반도체 기판의 손상을 없애주기 위한 라이트 옥시데이션의 진행시에, 그 트랜치 상부 코너 부위의 산화율(Oxidation Rate)을 상기 반도체 기판의 산화율보다 증가시키게 된다. 따라서, 트랜치의 상부 코너 부위가 둥글게 형성되어 전계를 분산시킴으로써, 완성된 반도체 소자의 작동시에 험프 현상응 방지할 수 있게 된다.

Description

반도체 소자의 셜로우 트렌치 아이솔레이션 방법
본 발명은 반도체 소자의 셜로우 트렌치 아이솔레이션(Shallow Trench Isolation : 이하 STI라 칭함) 방법에 관한 것으로, 특히 트랜치이 상부 코너 부분의 구조가 등글게 형성되도록 하는 셜로우 트랜치 아이솔레이션 방법에 관한 것이다.
종래의 STI 방법에 대하여 제1a도-1h도를 참조하여 설명하면 다음과 같다.
먼저, 제1a도에 도시된 바와 같이, 반도체 기판(11) 상에 제1산화막(12)을 형성하고, 제1산화막(12) 상에 질화막(13)을 형성한다. 이어, 제1b도에 도시된 바와 같이, 상기 질화막(13) 상에 포토 레지스터(Photo Resist) 패턴(14)을 형성한 후, 그 포토 레지스터 패턴(14)을 이용하여 상기 제1산화막(12)과 질화막(13)을 패터닝한다.
이어, 제1c도에 도시된 바와 같이, 상기 포토 레지스터 패턴(14)을 제거한 다음, 상기 질화막(13) 패턴을 하드마스크(Hardmask)로 이용하여 상기 반도체 기판(11)을 식각하므로써 그 반도체 기판(11)내에 트랜치(15)를 형성한다.
이어, 제1d도에 도시된 바와 같이, 라이트 옥시데이션(Light Oxidation)을 수행하여 상 기트랜치(15)의 내부 표면에 제2산화막(16)을 형성하고, 제1e도에 도시된 바와 같이, 상기 전체 구조의 상면에 고밀도 플라즈마(High Density Plasma : HDP) 증착(Deposition)법을 이용하여 제3산화막(17)을 형성한다. 이때, 상기 트랜치(17) 내에는 상기 제3산화막(17)이 채워지게 된다.
이어, 제1f도에 도시된 바와 같이, 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 장비(미도시)를 이용하여 상기 전체 구조의 상면을 연마하고, 제1g도에 도시된 바와 같이, 상기 잔류 질화막(13)을 식각하여 제거한 다음, 마지막으로 제1h도에 도시된 바와 같이, 상기 트랜치(15) 내부에 채워진 제2 및 3산화막(16)(17)의 부위만을 제외한 상기 산화막들(12)(16)(17)을 식각하여 제거함으로써 종래 반도체 소자의 STI 공정을 종료토록 한다.
그러나, 상기 종래 STI 방법에 의해 제조된 STI 구조는, 제1h도에 도시된 바와 같이, 상기 트랜치(15)의 상부 코너부위(15a)가 직각 구조로 형성되기 때문에, 완성된 반도체 소자를 동작시킬 때 그 코너부위(15a)에 전계가 집중되어 험프(Hump) 현상이 발생하는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 트랜치의 상부 코너부위가 둥글게 형성되도록 하여 완성된 반도체 소자를 동작시킬 때 험프 현상의 발생을 방지하도록 하는 반도체 소자의 STI 방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 STI 방법은, 셜로우 트랜치 아이솔레이션방법에 있어서, 트랜치를 형성하기 전(前)에 반도체 기판내의 그 트랜치가 형성될 위치에 불소(F) 이온을 주입하여 이온확산영역을 형성하고, 그 불소 이온을 트랜치의 상부 코너에 대응하는 양측으로 확산시키기 위하여 어닐링(Annealing)공정 또는 경사 이온 주입(Tilt Ion Implantation)공젖을 수행토록 한다. 상기 불소 주입 공정은, 트랜치를 형성할 때 반도체 기판의 손상을 없애주기 위한 라이트 옥시데이션의 진행시에, 그 트랜치 상부 코너 부위의 산화율(Oxidation Rate)을 상기 반도체 기판의 산화율보다 증가시키게 된다. 따라서, 트랜치의 상부 코너 부위가 동글게 형성되어 전계를 분산시킴으로써, 완성된 반도체 소자의 작동시에 험프 현상을 방지할 수 있게 된다.
제1a도-1h도는 종래 반도체 소자의 셜로우 트렌치 아이솔레이션 방법을 설명하기 위한 순차적인 종단면도.
제2a도-2h도는 본 발명에 따른 반도체 소자의 셜로우 트렌치 아이솔레이션 방법을 설명하기 위한 순차적인 종단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 21 : 반도체 기판 12, 22 : 제1산화막
13, 23 : 질화막
14, 24 : 포토 레지스터(Pholto Resist)
15, 26 : 트랜치(Trench) 25 : 이온확산영역
16, 27 : 제2산화막 17, 28 : 제3산화막
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 STI방법에 대하여 설명하도록 한다.
먼저, 제2a도에 도시된 바와 같이, 규소(Si)로 된 반도체 기판(21)의 상면에 패드 산화막이 되는 제1산화막(22)을 형성하고, 그 제1산화막(22)의 상면에 질화막(23)을 형성하도록 한다.
이어, 제2b도에 도시된 바와 같이, 상기 질화막(23)의 상면에 포토 레지스터 패턴(24)을 형성하고, 그 포토레지스터 패턴(24)을 이용하여 상기 질화막(23)과 제1산화막(22)을 패터닝 한 후, 이온 주입(Ion Implantation) 공정을 수행하여 상기 반도체 기판(21)내의 트랜치(26)가 형성될 위치에 이온확산영역(25)을 형성하도록 한다. 상기 이온확산영역(25)을 형성한 후 그 이온들이 반도체 기판(21)내로-특히, 트랜치(26)의 상부 코너가 될 방향으로-확산되도록 어닐링(Annealing) 공정을 추가로 수행하거나 또는, 상기 이온 주입공정의 수행시 경사 이온 주입(Tilt Ion Implantation)을 수행하도록 한다. 상기 이온으로는 불소(F)이온, 규소(Si)이온, 산소(O)이온 등이 사용될 수 있으며, 그 이유는 상기 반도체 기판(21)내에 상기 이온들이 주입되므로써, 그 반도체 기판(21)의 결정 구조를 약화시키기 위한 것이다. 이어, 제2c도에 도시된 바와 같이, 상기 포토 레지스터 패턴(24)을 제거한 다음, 상기 질화막(23) 패턴을 하드마스크(Hardmask)로 이용하여 상기 반도체 기판(21)을 식각하므로써 그 반도체 기판(21)내에 트랜치(26)를 형성한다. 이때, 상기 트랜치(26) 상부 코너 부위에는 전(前)단계 공정에서 형성된 이온확산영역(25)이 잔존하고 있으며, 상기 잔존하는 이온확산영역(25)은 결정 구조가 약화되어 있기 때문에, 후속 공정인 라이트 옥시데이션(Light Oxidation) 공정의 수행시에 상기 이온확산영역(25)의 산화율(Oxidation Rate)이 반도체 기판(21)의 산화율 보다 증가된다.
이어, 제2d도에 도시된 바와 같이, 라이트 옥시데이션(Light Oxidation)을 수행하여 상기 트랜치(26)의 내부 표면에 제2산화막(27)을 형성하고, 제1e도에 도시된 바와 같이, 상기 전체 구조의 상면에 고밀도 플라즈마(High Density Plasma : HDP) 증착(Deposition)법을 이용하여 제3산화막(28)을 형성한다. 이때, 상기 트랜치(26) 내부에 제3산화막(28)이 채워진다. 또한, 상기 제2산화막(27)의 형성시에 상기 잔존하는 이온확산영역(25) 부위가 쉽게 산화되어 상기 제2산화막(27)과 동질의 산화막(25a)으로 형성되기 때문에 상기 트랜치(26) 상부 코너부위의 형상이 둥글게 형성 된다.
이어, 제2f도에 도시된 바와 같이, 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 장비(미도시)를 이용하여 상기 전체 구조의 상면을 연마하고, 제2g도에 도시된 바와 같이, 상기 잔류 질화막(23)을식각하여 제거한 다음, 마지막으로 제2h도에 도시된 바와 같이, 상기 트랜치(26) 내부에 채워진 제2 및 3산화막(27)(28) 및 이온확산영역(25)이 산화되어 형성된 산화막(25a)을 제외한 상기 산화막들(22)(27)(28)을 식각하여 제거함으로써 본 발명에 따른 반도체 소자의 STI 공정을 종료토록 한다.
본 발명은 제2도를 참조하여 설명한 실시예에 한정되지 않고 본 발명의 범주를 벗어나지 않는 범위내에서 다양한 실시 응용이 가능할 것이다. 그 일예로, 상기 트랜치(26)를 형성하기 위한 식각 공정시 하드마스크로 이용되는 상기 제1산화막(22)/질화막(23)이 순차적으로 적층된 구조를 산화막/폴리실리콘막이 순차적으로 적층된 구조 또는 산화막/폴리실리콘막/질화막이 순차적으로 적층된 구조로 변경하여 형성할 수도 있다.
이상 상세히 설명한 바와 같이 본 발명에 따른 반도체 소자의 STI 공정은, 간단한 이온 주입 공정을 수행하여 STI 구조에서 트랜치의 상부 코너부위를 둥글게 형성되도록 함으로써 험프 현상을 방지하는 안정된 반도체 소자를 얻을 수 있다.

Claims (19)

  1. 반도체 기판(21)의 상면에 제1산화막(22)을 형성하는 공정과; 상기 제1산화막(22)의 상면에 질화막(23)을 형성하는공정과; 상기 질화막(23)의 상면에 포토 레지스터 패턴(24)을 형성는 공정과; 상기 포토레지스터 패턴(24)을 이용하여 상기 질화막(23)과 제1산화막(22)을 패터닝 하는 공정과; 상기 반도체 기판(21)내에 이온확산영역(25)을 형성하는 공정과; 상기 포토 레지스터 패턴(24)을 제거하는 공정과; 상기 반도체 기판(21)내에 트랜치(26)를 형성하는 공정과; 상기 트랜치(26)의 내부 표면에 산화막(25a) 및 제2산화막(27)을 형성하는 공정과; 상기 전체 구조의 상면에 제3산화막(28)을 형성하는 공정과; 상기 전체 구조의 상면을 연마하는 공정과; 상기 연마후 잔류된 상기 질화막(23)을 제거하는 공정과; 그리고 상기 제1산화막(22), 제2산화막(27), 및 제3산화막(28)들 중에서 상기 트랜치(26) 내부에 채워진 부분을 제외한 그 산화막들(22)(27)(28)의 일부를 제거하는 공정응 포함하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  2. 제1항에 있어서, 상기 이온확산영역(25)을 형성한 후 어닐링(Annealing) 공정을 추가로 수행하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  3. 제1항에 있어서, 상기 이온은 불소(F)이온, 규소(Si)이온, 산소(O)이온 중의 하나인 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  4. 제1항에 있어서, 상기 이온확산영역(25)은 경사 이온 주입(Tilt Ion Implantation)법을 사용하여 형성하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  5. 제1항에 있어서, 상기 트랜치(26)는 식각법을 사용하여 형성하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  6. 제1항에 있어서, 상기 제2산화막(27)은 라이트 옥시데이션(Light Oxidation)을 수행하여 형성하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  7. 제1항에 있어서, 상기 산화막(25a)은 상기 제2산화막(27)의 형성시 상기 이온확산영역(25)이 산화되어 형성되는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  8. 제1항에 있어서, 상기 제3산화막은 고밀도 플라즈마(High Density Plasma : HDP) 증착(Deposition)법을 이용하여 형성하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  9. 제1항에 있어서, 상기 잔류 질화막(23)은 식각법을 사용하여 제거하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  10. 제1항에 있어서, 상기 질화막(23) 대신에 폴리실리콘막을 형성하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  11. 제10항에 있어서, 상기 폴리실리콘막의 상면에 질화막을 형성하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  12. 반도체 기판의 상면에 제1절연막을 형성하는 공정과; 소자격리영역을 형성할 영역위의 상기 제1절연막을 제거한 후, 노출된 상기 반도체 기판의 표면에 이온을 주입하여 이온확산영역을 형성하는 공정과; 상기 노출된 반도체 기판에 트렌치를 형성하는 공정과; 산화공정을 실시하여 상기 트렌치내에 제2절연막응 형성하는 공정과; 상기 트렌치를 채우도록 제3절연막을 형성하는 공정과; 그리고 상기 제1절연막이 제거되도록 연마공정은 실시하여 평탄화시키는 공정을 포함하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  13. 제12항에 있어서, 상기 이온확산영역을 형성한 후, 어닐링공정을 추가로 수행하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  14. 제12항에 있어서, 상기 이온은 불소, 규소, 또는 산소이온 중의 하나인 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  15. 제12항에 있어서, 상기 이온확산영역은 경사이온주입법을 사용하여 형성하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  16. 제12항에 있어서, 상기 산화공정시 상기 트랜치내에 노출된 이온확산영역도 함께 산화되는 것을 특징으로하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  17. 제12항에 있어서, 상기 제1절연막은 질화막인 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  18. 제12항에 있어서, 상기 제2절연막은 산화막인 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
  19. 제12항에 있어서, 상기 제3절연막은 고밀도플라즈마증착법을 이용하여 형성하는 반도체 소자의 셜로우 트랜치 아이솔레이션(Shallow Trench Isolation) 방법.
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