KR100355870B1 - 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 - Google Patents

Abstract

반도체 소자 분리를 위한 트렌치의 코너 부분에서의 누설 전류 특성을 강화하기 위하여, 반도체 소자 분리를 위한 트렌치 형성을 위한 실리콘웨이퍼의 식각 이전에 패터닝된 질화막을 마스크로 실리콘웨이퍼에 이온 주입 하고, 트렌치를 식각한 후 어닐링을 통해 주입된 이온을 트렌치 코너 부분에 확산되도록 하여 트렌치 코너 부분의 누설 전류 특성을 강화함으로써 반도체 소자의 신뢰성을 향상시킬 뿐만 아니라 반도체 소자 제조 공정의 수율을 향상시킨다.

Description

반도체 소자 분리를 위한 얕은 트렌치 제조 방법{SHALLOW TRENCH ISOLATION MANUFACTURING METHOD OF SEMICONDUCTOR DEVICES}

본 발명은 반도체 소자 분리를 위한 트렌치를 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 집적회로 등의 반도체 소자를 제조하는 공정 중 실리콘웨이퍼에 각 반도체 소자를 전기적으로 격리하기 위한 트렌치를 제조하는 방법에 관한 것이다.

일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silicon) 소자 분리 방법이 이용되어 왔다.

LOCOS 소자 분리 방법은 질화막을 마스크로 해서 실리콘웨이퍼 자체를 열 산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.

그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하게 된다.

이러한 것을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 트렌치 소자 분리(STI ; shallow trench isolation)가 있다. 트렌치 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리하다.

그러면, 도 1a 내지 도 1d를 참조하여 종래 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 설명한다.

먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 열산화막인 패드 산화막(2)을 성장시키고, 그 상부에 화학 기상 증착(chemical vapor deposition, CVD)에 의해 질화막(3)을 증착한다. 그리고, 질화막(3) 상부에 트렌치 식각을 위한 모트(moat) 패턴을 형성한 후, 모트 패턴을 마스크로 드러난 질화막(3)과 패드 산화막(2)을 식각하여 제거하고, 다시 드러난 실리콘웨이퍼(1)를 플라즈마 식각에 의해 일정 깊이로 식각하여 반도체 소자 분리 영역에 얕은 트렌치를 형성하고(모트 식각), 질화막(3) 상부의 모트 패턴을 제거한다.

그 다음 도 1b에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 열산화막인 라이너(liner) 산화막(5)을 형성한다. 이때, 질화막(3)이 형성된 활성화 영역 즉, 반도체 소자가 형성될 영역은 열산화막인 라이너 산화막이 성장하지 못하며,실리콘웨이퍼가 노출된 트렌치 내벽에만 열산화막인 라이너 산화막이 형성된다. 이후, 실리콘웨이퍼(1) 전면에 상압 화학 기상 증착(atmospheric pressure chemical vapor deposition, APCVD)에 의해 산화막(6)을 두껍게 증착하여 트렌치를 완전히 매입하고, 세정하여 실리콘웨이퍼(1) 후면의 불순물을 제거한 후, 어닐링(annealing)하여 산화막(6)의 밀도를 증가시킴으로써 반도체 집적 소자에 필요한 절연 특성을 가지도록 한다.

그 다음 도 1c에 도시한 바와 같이, 질화막(3)을 버퍼층으로 하여 산화막(6)을 평탄화한다. 이때, 평탄화를 위해 화학 기계적 연마(chemical mechanical polishing, CMP)를 이용할 경우를 예로 들면, 산화막(6) 상부에 모트 패턴과 반대 형상의 패턴 즉, 리벌스(reverse) 모트 패턴을 형성하고, 리벌스 모트 패턴을 마스크로 드러난 산화막을 식각하여 질화막이 드러나도록 한다. 그리고, 리벌스 모트 패턴을 제거하고 실리콘웨이퍼를 세정한 후, 질화막을 버퍼층으로 화학 기계적 연마에 의해 패터닝된 산화막을 평탄화한다.

그 다음 도 1d에 도시한 바와 같이, 습식 식각 공정에 의해 실리콘웨이퍼(1)의 활성화 영역에 잔류하는 질화막을 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.

이러한 종래 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법에 있어서, 실리콘웨이퍼에 트렌치를 형성하기 위한 모트 식각시 트렌치 코너 부분(도 1a의 4)이 플라즈마 손상을 받게 되어 누설 전류를 발생할 가능성이 많으며, 또한, 트렌치의 평탄화 공정 이후 활성화 영역의 질화막을 제거하는 습식 식각 공정에서트렌치에 매입된 산화막과 열산화막(패드 산화막, 라이너 산화막)의 식각 속도 차이에 의해 트렌치 매입 산화막이 열산화막을 따라 약간 패여 들어가는 트렌치 코너 결함(도 1d의 7)이 형성되어 상대적으로 낮은 게이트 전압에 의해 채널이 형성되어 누설 전류가 발생할 가능성이 있다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자 분리를 위한 트렌치의 코너 부분에서의 누설 전류 특성을 강화하는 데 있다.

도 1a 내지 도 1d는 종래의 방법에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정을 개략적으로 도시한 것이고,

도 2a 내지 도 2e는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정을 개략적으로 도시한 것이다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 소자 분리를 위한 트렌치 형성을 위한 실리콘웨이퍼의 식각 이전에 패터닝된 질화막을 마스크로 실리콘웨이퍼에 이온 주입 하고, 트렌치를 식각한 후 어닐링을 통해 주입된 이온을 트렌치 코너 부분에 확산되도록 하여 트렌치 코너 부분의 누설 전류 특성을 강화하는 것을 특징으로 한다.

즉, 실리콘웨이퍼를 열산화하여 패드 산화막을 성장시키고, 그 상부에 질화막을 증착한 다음, 질화막과 패드 산화막을 패터닝하여 트렌치 식각을 위한 질화막 패턴을 형성하고, 이를 마스크로 실리콘웨이퍼 전면에 이온 주입한다. 그리고, 질화막 패턴을 마스크로 드러난 실리콘웨이퍼를 일정 깊이로 식각하여 트렌치를 형성하고, 어닐링하여 트렌치 코너 부분에 주입된 이온을 확산시킨다. 이후, 실리콘웨이퍼를 열산화하여 트렌치 내벽에 라이너 산화막을 성장시키고, 실리콘웨이퍼 전면에 상압 화학 기상 증착으로 산화막을 두껍게 증착하여 트렌치를 매입한 후, 질화막 패턴을 버퍼층으로 산화막을 화학 기계적 연마에 의해 평탄화하고, 질화막 패턴을 습식 식각에 의해 제거하여 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.

상기 주입되는 이온은 형성하고자 하는 반도체 소자가 P모스일 경우에는 n형을, N모스일 경우에는 p형을 사용하는 것이 바람직하며, 상기 이온 주입 각도는 30°내지 90°로 하는 것이 바람직하다.

또한, 상기 질화막의 증착 두께는 50nm 내지 200nm로 하며, 상기 실리콘웨이퍼의 식각이후 잔류하는 질화막 패턴의 비 균일도는 15%이하가 되도록 하는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.

도 2a 내지 도 2e는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정을 개략적으로 도시한 것이다.

먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11)를 열산화하여 후속 공정에서 증착되는 질화막과 실리콘웨이퍼 사이의 응력을 감소시키기 위한 열산화막인 패드 산화막(12)을 성장시키고, 그 상부에 화학 기상 증착에 의해 후속 화학 기계적 연마 공정에서 버퍼층의 역할을 하는 질화막(13)을 증착한다. 이때, 증착되는 질화막(13)의 두께는 50nm 내지 200nm로 하는 것이 바람직하다. 그리고, 질화막(13) 상부에 트렌치 식각을 위한 모트 패턴(14)을 형성한 후, 모트 패턴(14)을 마스크로 드러난 질화막(13)과 패드 산화막(12)을 식각하여 제거하고, 모트 패턴(14)을 제거한다. 이때, 잔류하는 질화막(13)의 비 균일도(non-uniformity)는15%이하가 되도록 하는 것이 바람직하다.

이후, 질화막(13)을 마스크로 실리콘웨이퍼(11) 전면에 이온 주입을 실시한다. 이때, 이온은 활성화 영역에 형성하고자 하는 반도체 소자가 P모스일 경우에는 n형 이온을, N모스일 경우에는 p형 이온을 주입한다. 그리고, 모트 패턴(14)을 제거하면 이온 주입 각도가 작아 실리콘웨이퍼 측면(형성될 트렌치의 코너 부분)으로의 이온 주입이 용이하며, 측면으로의 이온 주입이 잘 될수록 트렌치 코너에서의 누설 전류 특성을 향상시킬 수 있다. 즉, "a"와 같이 모트 패턴(14)이 있을 때에는 이온 주입을 하게 되면 실리콘웨이퍼에 이온 주입이 불가능할 가능성이 있지만, "b", "c"에서와 같이 모트 패턴(14)이 없을 때에는 상대적으로 이온 주입 범위가 넓게 형성되므로 측면으로의 이온 주입이 용이하게 된다. 그리고, 도 2a에서는 이온 주입 방향을 우측 상단에서 좌측 하단으로 표시하였지만 실제 상황에서는 모든 방향에서 균일한 이온 주입을 실시한다. 이때, 실리콘웨이퍼로의 이온 주입은 30° 내지 90°로 하여 측면으로의 이온 주입이 잘 되도록 하는 것이 바람직하다.

그 다음 도 2b에 도시한 바와 같이, 패터닝된 질화막(13)을 마스크로 드러난 실리콘웨이퍼(11)를 일정 깊이로 플라즈마 식각하여 반도체 소자 분리 영역에 얕은 트렌치를 형성하고(모트 식각), 실리콘웨이퍼(11)를 어닐링하여 트렌치 코너 부분에 주입된 이온(15)을 확산시킨다. 그러면, 이 확산된 이온(15)에 의해 트렌치 코너 부분에서의 누설 전류 특성을 향상시킬 수 있다.

그 다음 도 2c에 도시한 바와 같이, 실리콘웨이퍼(11)를 열산화하여 열산화막인 라이너 산화막(16)을 형성한다. 이때, 질화막(13)이 형성된 활성화 영역 즉,반도체 소자가 형성될 영역은 라이너 산화막이 성장하지 못하며, 실리콘웨이퍼가 노출된 트렌치 내벽에만 열산화막인 라이너 산화막(16)이 형성된다. 이후, 실리콘웨이퍼(11) 전면에 상압 화학 기상 증착에 의해 산화막(17)을 두껍게 증착하여 트렌치를 완전히 매입하고, 실리콘웨이퍼(11)를 세정하여 후면의 불순물을 제거한 후, 실리콘웨이퍼(11)를 어닐링하여 산화막(17)의 밀도를 증가시킴으로써 반도체 집적 소자에 필요한 절연 특성을 가지도록 한다.

그 다음 도 2d에 도시한 바와 같이, 질화막(13)을 버퍼층으로 하여 산화막(17)을 평탄화한다. 이때, 평탄화를 위해 화학 기계적 연마(chemical mechanical polishing, CMP)를 이용할 경우를 예로 들면, 산화막(17) 상부에 모트 패턴과 반대 형상의 패턴 즉, 리벌스 모트 패턴을 형성하고, 리벌스 모트 패턴을 마스크로 드러난 산화막(17)을 식각하여 질화막(13)이 드러나도록 한다. 그리고, 리벌스 모트 패턴을 제거하고 실리콘웨이퍼(11)를 세정한 후, 질화막(13)을 버퍼층으로 화학 기계적 연마에 의해 패터닝된 산화막(17)을 평탄화한다.

그 다음 도 2e에 도시한 바와 같이, 습식 식각 공정에 의해 실리콘웨이퍼(11)의 활성화 영역에 잔류하는 질화막을 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다. 이때, 종래와 같이 트렌치에 매입된 산화막(17)과 열산화막(12, 16)의 식각 속도 차이에 의해 트렌치 코너 부분이 약간 패여 들어가도 트렌치 코너에 확산되어 있는 이온(15)에 의해 트렌치 코너에서의 누설 전류 특성이 강화되어 있으므로 종래와 같이 상대적으로 낮은 게이트 전압에 의해 채널이 형성되는 것을 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.

이와 같이 본 발명은 반도체 소자 분리를 위한 트렌치 형성을 위한 실리콘웨이퍼의 식각 이전에 패터닝된 질화막을 마스크로 실리콘웨이퍼에 이온 주입 하고, 트렌치를 식각한 후 어닐링을 통해 주입된 이온을 트렌치 코너 부분에 확산되도록 하여 트렌치 코너 부분의 누설 전류 특성을 강화함으로써 반도체 소자의 신뢰성을 향상시킬 뿐만 아니라 반도체 소자 제조 공정의 수율을 향상시킬 수 있다.

Claims (5)

1. (정정) 실리콘웨이퍼를 열산화하여 패드 산화막을 성장시키고, 그 상부에 질화막을 증착한 다음, 상기 질화막과 패드 산화막을 패터닝하여 트렌치 식각을 위한 질화막 패턴을 형성하는 단계와;

   상기 질화막 패턴을 마스크로 상기 실리콘웨이퍼 전면에, 형성하고자 하는 반도체 소자가 P모스일 경우에는 n형 이온을, N모스일 경우에는 p형 이온을 주입하는 단계와;

   상기 질화막 패턴을 마스크로 드러난 실리콘웨이퍼를 일정 깊이로 식각하여 트렌치를 형성하고, 상기 실리콘웨이퍼를 어닐링하는 단계와;

   상기 실리콘웨이퍼를 열산화하여 상기 트렌치 내벽에 라이너 산화막을 성장시키는 단계와;

   상기 실리콘웨이퍼 전면에 상압 화학 기상 증착으로 산화막을 두껍게 증착하여 상기 트렌치를 매입하는 단계와;

   상기 질화막 패턴을 버퍼층으로 상기 산화막을 화학 기계적 연마에 의해 평탄화하는 단계와;

   상기 질화막 패턴을 습식 식각에 의해 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
2. (삭제)
3. 제 1 항에 있어서, 상기 질화막 패턴을 마스크로 상기 실리콘웨이퍼 전면에 이온 주입하는 단계에서, 이온 주입 각도는 30°내지 90°인 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
4. (정정) 제 1 항 또는 제 3 항에 있어서, 상기 질화막의 증착 두께는 50nm 내지 200nm인 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
5. 제 4 항에 있어서, 상기 실리콘웨이퍼의 식각이후 잔류하는 상기 질화막 패턴의 비 균일도는 15%이하가 되도록 하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.