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JPS58171832A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS58171832A
JPS58171832A JP57053530A JP5353082A JPS58171832A JP S58171832 A JPS58171832 A JP S58171832A JP 57053530 A JP57053530 A JP 57053530A JP 5353082 A JP5353082 A JP 5353082A JP S58171832 A JPS58171832 A JP S58171832A
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JP
Japan
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mask material
forming
semiconductor device
region
manufacturing
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JP57053530A
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English (en)
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Yoshihide Nagakubo
長久保　吉秀
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Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Publication date
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Priority to JP57053530A priority Critical patent/JPS58171832A/ja
Priority to EP82305018A priority patent/EP0090111B1/en
Priority to DE8282305018T priority patent/DE3278842D1/de
Priority to US06/423,107 priority patent/US4523369A/en
Publication of JPS58171832A publication Critical patent/JPS58171832A/ja
Publication of JPH0355984B2 publication Critical patent/JPH0355984B2/ja
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    • H—ELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特に集積回路の
素子分離の形成工程を改良した半導体装置の製造方法に
係る。
〔発明の技術的背景とそ０間一点〕 近年、半導体集積回路の分野において、素子の微細化が
進められ、これに伴なって梅々Ｏ素子分離技術が開発嘔
れている０例えに、素子形成予定部管曲型に形成し、そ
の側部に絶縁体勢を設けて素子分離を行なう方法か知ら
れている。
しかしながら、この方法にあっては次のような欠点があ
った。これｔ第１翻及び謳２シ融示のＭＯＳ　）ランジ
スタを参照して詳しく説明する。
図中１はｐ型半導体基板でＴｏシ、この基板１にＦｉ厚
い酸化膜２で分離された島状の素子領域が形成されてい
る。この素子領域に祉互に電気的に分離されたｎ＋型の
ソ」ス、ドレイン領域３゜４が設けられ、かつこれら領
域３，４関Ｋ　ｉｊ　ｐ製のチャンネル領域６が形成さ
れている。このチャンネル領域５上にはダート酸化膜６
を介して多結晶シリコンからなるｆ−）電極７か設けら
れている。なお、前記基板Ｊの素子領域は凸型にエツチ
ングされ、その周一を前記厚い酸化＠２で塚めている。
かかるＭ０８トランジスタの動作においては、通常、グ
ー）ｔｉｋ７に印加した入力電圧による電界ｆ：ｒ−）
酸化Ｊ１！６を介してその直下の基板Ｊのチャンネル領
域６懺向に反転層を形成することによりて信号を伝達さ
せるものである・しかしながら、素子領域が凸型になっ
ていると、そのソース領域Ｊとドレイン領域４を結ぶ側
面８・・・に種々の原因によって寄生の反転層が形成さ
れる可能性がある。
このようなことから、凸型の集子領域０肯面の不純物−
ＷＩＬを増加させる方法として気相拡散法、同相拡散法
などが行なわれているが、Ｍ０８トランジスタの反転防
止のためのチャンネル力、ト領域勢は微妙な不純物１１
１度の制御が必要な′ため、イオン注入法が最も過した
方法として採用されている。しかしながら、イオン注入
法は指向性が高い友めに例えｉｆ篇３図に示す如くｐ製
の半導体基板１１にレジスト−ターン勢のマスク材＃を
用いて凸型にエツチングし、この稜基板、１面に対して
！！　ｌ　Ｋ　ｐ製不純物ＣＩ・ン）のイオン注入を行
なうとエツチング底内にはｔ型チャンネルカット領域１
０が形成されるもの０１凸１１ｔＯ＆子領域０＠面８・
・・にはチャンネルカット領域は形成されない。
上述したイオン注入法の改善策として、第４図に示す如
く斜方向からイオン注入して凸型の素子領域の側面８・
−にもｐ＋　′Ｍｌチャンネルカット領域ｌグを形成す
る方法が採用し得る。Ｌ、ｉ−Ｌながら、凸状の集子領
域側面は集積回路において、多方向に向いているため、
夫々の９Ａ面に斜め方向のイオン注入を行なうことは量
産性の観点から困難を伴なう。
〔発明の目的〕
本発明は凸型の素子領域の側面全体に簡便かつ制動性よ
くチャンネル力、ト領域を形成し得る半導体装置の製造
方法管提供しようとするものである。
〔発明の概要〕
以下、本願第１の発Ｉｊ１１を詳細に説明する。まず、
半導体基板上に所望形状０８０部管有する第１のマスク
材を形成する。このマスク材としては、例えばＡ２１１
％その他の金属層、Ｃ■−８ｉｎ２展又はシリコン窒化
Ｍをパターニングしたものを挙けることができる。また
、第１のマスり材と半導体基板の間に薄い酸化層を介在
させて４よい、このような被膜を介在させれば、第１の
マスク材の開口部側面にリアクティブイオンエツチング
等を用いて＃！２のマスク材を形成する際、基板表面が
損傷、汚染されるのを前記被ｌＩＫより抑制できる。
次いで、前記マスク材の開口部を通して基板と同導電型
の不純物を基板にドーピングして高濃度の不純物領域管
形成する。この工程での不［ＥＩのドーピング手段とし
ては、イオン注・人法、熱拡散法尋を採用し得る。
次いで、開口部を含む第１のマスク材上に咳開口部の幅
の半分より薄い膜厚のマスク材形成用薄膜を形成する。
ここに用いる薄膜は前記第１のマスク材に対して選択エ
ツチング性を有する材料を選べばよい、具体的には第１
のマスク材がＡｊからなる場合は、該薄膜として酸化シ
リコン族、窒化シリコン換金、熱１のマスク材が窒化シ
リコンからなる場合は、該薄膜としてムを象、酸化シリ
コン膜を、用いろ、つづいて、基板主１ｌｉｌｔ−，対
して垂直方向にエツチングが進行する異方性エツチング
、例えばリアクティブイオンエツチング（ＲＩＢ　）に
よ〕薄展を、そのＨＪＩｉ程度除去してＩｌｌのマスク
材の開、口部側面に薄膜を残存させて第２のマスク材を
形成する参次いで、第１及び＃Ｉ２のマスク材を用りて
半導体基板の不純物領域もしくは該領域とその下の基板
部分を選択エツチングして溝部を形成すると共に、販溝
部の側面に前記不純物領域を残存させる。このエツチン
グ手段としてはＲＩＭ等の異方性エツチング法を用いる
。こうし九エツチング手段を採用することにより、１１
１１面がｆｌｉ［もしくはほぼ垂直に近い溝部を形成で
きる。この後、必要に応じて第１１第２のマスク材を用
いて基板と同導電型の不純物を溝部の底１１にイオン注
入し、ドライビングして高鎖度の不純物領域を形成する
。こうした一連の１１により既述した第４図に示す凸状
の素子領域の側面及び工、チング面（溝部底面）にチャ
ンネル力、ト領域が形成されたのと同様な構造となる。
上述した工程の後、側面及び底面にチャンネルカット領
域が形成された溝部内に分離−材を形成することによっ
て、溝部で囲まれた鳥状の半導体基板領域を電気的に分
離する素子分離領域を形成できる。かかる分離＊ｔｔ＊
Ｓに形成する方法としては、次のような方法を採用し得
る。
■第１のマスク材として耐−化性を有する脅化シリコン
勢を用い、第２のマスク材を除去した發露出した基板の
溝部表面をｍ級酸化して酸化層からなる分離材を溝部に
形成する方法。
■溝部の＠が狭い場合、ＰｖＤ法、ＣｖＤ法勢により絶
縁層を溝部が十分ｍまるように堆積した俵、平坦化され
た絶Ｉ＃膜の表面からエツチングして溝部内に絶縁層１
残存させることにより分離材を形成する方法、ζこに用
いる絶縁材料としては、例えば８１０２　ｅ　８１３Ｎ
４　、或いは＾’２０ｊ等を挙げることができ、場合に
よりてはリン硅化ガラス、Ｉ誼ン硅化ガラス等の低温溶
融性の絶縁材料を用いてもよい。
■溝部の幅が狭い場合、ＰＶＤ法、ＣＶＤ法等により多
結晶シリコン、非晶質シリコン勢の被酸化性材料を溝部
か十分壌まるように堆積した後、その被酸化性材料膜を
表面からエツチングして溝部内に残存させ、更に熱酸化
逃理を施して溝部内に一部鳴しくけ全部が酸化物に変換
された分離材を形成する。
上記■、■の分離材の形成手段においては、第１、第２
のマスク材を全て除去した後に絶縁層や被酸化性材料ａ
ｔ−堆積してもよいし、或い＃′１ｌｐＪ２のマスク材
を除去し、第１のマスク材を残存させた状態で絶縁膜中
被酸化性ｍｔ−堆積してもよい０％に、後者の方法を採
用し、絶縁層や被鐵化性族の堆積後、これら展を第１の
マスク材表面が露出するまでエツチングすれば、基板表
面から突出すると共に溝部＠面の残存不純物領域の基板
面側を橿う分離材を形成できる。
このような基板表面から突出した分離材を形成すると、
該分離材近傍のソース、ドレイン領域と基板との接合が
基板表面に算出するのを阻止でき、ひいてはソース、ド
レイン領域の取出し配線を形成した際の骸接合の短絡を
防止できる。
次に、本顯第２の発明の詳細な説明する・まず、第１の
発明と同様、半導体基板上に所望形状の開口部を有する
＠１Ｏｆｆスク材を形成する。つづいて、開口部′を含
む＃！１のマスク材上に＃−ロ部の幅より薄い膜厚のマ
スク材形成用薄Ｍｋｔ形成した後、基板主面に対して垂
直方向にエツチングが進行する異方性エツチング、例え
ばリアクティブイオンエツチング（ＲＩＢ　）によ）薄
ｌｌＩをその膜厚Ｉｆ＆除去してＷ、１のマスク材の開
口部の側面に薄膜を残存させて第２のマスク材を形成す
る。
次いで、籐１、纂２のマスク材を用いて半導体基板を選
択エツチングして溝部を形成する。
つづいて、第２のマスク材を除去し良後、基板と同導電
型の不純物をイオン注入、熱処理して前記構部の側聞及
び底面の基板部分に高扱度の不純物領域を形成する。こ
うし良一連の工程によプ既述した纂４図に示す凸状の素
子領域の側面及びエツチングＷｉＣｆｌ１部ｊＥＦｋＪ
）にチャンネルカット領域が形成されたのと同様な構造
となる。
上述した工程の彼、側面及び底面にチャンネル力、ト領
域が形成された溝部内に上記■〜■の方法によ）分離材
を形成することによって、＊Ｓで囲まれた島状の半導体
基板領域を電気的に分離する素子分離領域を形成できる
。
〔発明の実施例〕
次に、本発明をｎチャンネルＭＯ８Ｌ［の製造に適用し
た例について図面を参照してｖｉ、明する・実ｊ唖−１
憂り１ （１）　　まず、ＰｆＪシリコン基板１１を熱酸化して
その主面に熱酸化１ｉ１ＪＪを成長させた後、全面にア
ルミニウムＪｉｋ（ムｔ＠’）ｘｓを真空蒸着した。づ
づいて、このＡｔ＠１８の分離領域形成予定部をフォト
エツチング技術により／母ターニングして格子状の開口
ｓＪ４を形成した彼、ム１＊＜第１のマスク材）１３を
マスクとしてｐｆＪ不純物、例えＩｄ＃ロンを熱酸化＆
１２全通してシリコン基板１１にイオン注入し、油性化
してｐ＋型餉域Ｊ５ｆ：形成した（第５図（ａ）図示）
。
（酌　次いで、全面に開口部１４の幅の半分よ抄充分薄
イＣＶＤ　−８１０，薄１１に１Ｂを堆積した（＃Ｌ５
図伽）図示）、つづいて、基板１１主面に対して垂直な
、方向に工、チンダが進行するＲＩＥＫ　ｊ　ッ？　Ｃ
ＶＤ　−８１０２薄躾１６ｔ−その農犀程度工、チング
した。この時、第５図（ｅ）に示す如（Ａｔ展ＩＪＯｉ
ｉ口部１４＠面にＣＶＤ　−８１０゜薄膜（第２のマス
ク材）１１が残存された。
なお、と０Ｒ１１に際して１０部Ｊ４の基板１１表面に
は熱酸化８１１がある良め、Ｒｌｇによる基板１１表面
の損傷や汚染が防止された。
（ｌｉＤ　　次イテ、Ａｔ展１３及び残存ＣＶＤ　−８
１０，ｌ１１ＩＪＦをマスクとして露出した熱酸化膜１
２、更に基板１１をＲＩＩにより選択エツチングして側
面が略垂直な溝部１８ｆ：形成した（菖６０（ｄ）図示
）、この時、構部１８のＩｉ！１面にｐ型領域（チャン
ネルカット領域）１９か残存場れた。つづいて、Ａｔ展
Ｊ３及び残存ＣＶＤ　−８１０、薄膜１１１にマスクと
してがロンｌイオン注入、活性化して１１ｓ１１底拘０
基板１１ｓ分にｐ＋型のキャリア・キラー領域２０を形
成した（第５図（・）図示）。
（ｉＶ）次いで、Ａｔ＠１Ｂ及び残存ＣＶＤ　−８１０
，薄膜Ｊ７を除去した後、全面に溝部１８の開口幅より
も充分厚い膜厚でＣＶＤ　−８１０□１Ｉ２１會堆積し
た（第５図（ｆ）図示）、つづいて、８１０２展２１及
びその下の熱酸化膜１ｚを基板１１主面が露出するまで
全面エツチングして溝部Ｊ　８　内Ｋ　５１０２　を残
存させ、ＣＶＤ　−８１０゜からなる分離材２２を有す
る格子状の素子分離領域２３を形成した（第５図（ｇ）
図示）。
■　次いで、素子分離領域２３で分離された島状のシリ
コン基板１１領域に熱娠化ｌＩＩを成長させ、全面に砒
素ドーグ多結晶シリコす展を堆積し、声にこれをパター
ニングして複数ノダート電極２４・・・管形成した後、
これらｙ　−ト電極２４・・・をマスクとして熱酸化膜
金工。
ナングしてゲート酸化層２５・・・を形成した。
つづいて、ｒ−ト電極２４・・・及び素子分離領域２３
をマスクとしてｎ１ｌｌ不純物、例えば砒素をイオン注
入し、活性化してソース、ドレイン領域としてのｎ＋ｇ
＋域２６・・・管形成してｎチャンネルＭＯ８Ｌ８１　
ｋｍ造した（第５１１（ｈ）図示）。
しかして、本発明によれば基板Ｊ１の素子分離領域２１
を構成する溝部１８の形成後において、島２Ｏ−ｒｘり
材（残存ＣＶＤ　−８１０，薄膜）１７の幅分に相幽す
るｐ　型チャンネルカット領域１９ｔ−溝部Ｊｌ＠面に
形成てきる。したがって、従来法の如く煩雑な斜め方向
からのイオン注入を行なうことなく、簡単に素子分離領
域２３を構成する深い構部ＪａｏｌＩＩＩＷＪＫ形成で
きるため、素子分離領域２３を境に形成されたソース、
ドレイン領域としてのＩ＆＋２領域２６゜２−間の寄生
チャンネルの発止を防止できる。
シカも、残存ＣＶＤ　−８１０，薄膜１６の膜厚を＊吏
することによって任意の輪のチャンネルカット領域を置
部１１側面に形成できる。
また、素子分離領域２３を構成する溝部１１底面の基板
１１部分にｐ＋　Ｈのキャリア・キラー領域２０を形成
することによりて、表面の反転防止を達成てきると共に
、特にＣＭＯＢ等τ問等色問題ラッチアラ！現象による
素子間の寄生ｎｐｍトランジスタ動作を、ｐ型ベース領
域として機能するｐ　型キャリアーキラー領域２０の高
濃度化によシ防止できる。
実施例２　、 （１）実施例１と同様にｐ型シリコン基板１１上に熱酸
化膜１２を介して格子状の開口部Ｊ４を有する＾１ｍ＜
第１のマスク材）１３を形成した（第６図（、）図示）
、つづいて、開口部１４’ｉｆ含む全面Ｋ　ＣＶＤ　−
８１０，薄１１１ｇを堆積しｆｃｃＭ６図（ｂ）図示）
、ひきつづき、ＲＩＩＣにヨＯテＣＶＤ　−５１０２薄
＠１６ｆ：その腹厚根度エツチングした。こ、の時、第
６図（・）Ｋ示す如くｈＬ＆１ｓ（Ｄ開口部１４１１１
面Ｋ　ＣＶＤ　−８１０，薄Ｊ１をマスクとして露出し
た熱酸化＠ｉｓ、貴に基板１１をｌ１ｆｌにより選択工
、チングしてｆｌｉｔ面が略画直な溝部１８を形成した
（第６図（釦図示）、つづいて、残存ＣＶＤ　−ｓｉｏ
、薄ｇＪＦとその下の熱酸化膜１１Ｙｔフツ化アンモニ
ウム等て除去した後、Ａｔ膜１３管マスクとしてｐｍ不
純物、例えば−ロンを基板１１にイオン注入し、活性化
した。この時連部ＪＪＩＩＥ面の基板１１部分に注入さ
れ、構部１１＠面Ｋｐ　　型のチャンネルカット領域１
１が、置部Ｊｇ底１１ｉｅｃｐ＋型のキャリア・キラー
領域２〆が、同時に形成された（諏６図（・）図示）。
（ｌｉＤ　　次いで、ｈｔ族１３を除去した後、全面に
溝部１８０８０幅よ〕も充分厚いＣＶＤ　−８１０゜Ｍ
ＪＪを堆積した（第６図（ｆ）図示）、つづいて、８１
０２農２１及びその下の熱誠化！Ｉｊｋ１２を基板Ｊ１
主面が亀山するまで全面エツチングして構部Ｊ１内に８
１０．を残存させ、ｃｖｏ　−５ｉｏ、からなる分離＃
２２を有する格子状の素子分離領域２３を形成した（第
６図−）図示）。
（ＩＶ）次いで、実施例１のＭ工程と同様な方法により
素子分ＩＩＩｋｉｉＩ域２３で分離された島状の基板１
１領域にダート酸化１ｉ　２　Ｂ−・・を介してグー）
＊＆Ｊ４・・・を形成し、更にソース、ドレイン領域と
してのｎ＋型領領域２６・・を基板１１に形成してｎチ
ャンネルＭＯ８ＬＳＩを製造した（第６図（ｈ）図示）
。
上記実施例２によれは実施例１と同様な効果を有するｎ
チャンネルＭＯ８Ｌ８Ｉを得ることができる。
なお、本発明方法は上記実施例の如きｎチャンネルＭＯ
８ＬＥ！Ｉの製造に限らず、ｐチャンネルＭＯ８ＬＳＩ
　、　ＣＭＯ８Ｌ８１の製造等にも同様に適用できる。
〔発明の効果〕
以上訃述した如く、本発明によれは凸状の素子領域の１
１１面全体に簡便かつ制御性よくチャンネルカット領域
を形成でき、ひいては素子分離領域で分離された素子領
域間の寄住チャンネルの発生を防止した高信頼性のＭＯ
８Ｌ８１等の半導体装置を製造し得る方法を提供できる
ものである。
【図面の簡単な説明】
第１図は素子領域が凸状をなすＭｏ１ｌ　）ランジスタ
を示す平面図、第２図は謝１図の１−１１に沿う断面図
、鮪３図及び第４１は夫々従来の凸状の素子領域にチャ
ンネルカット領域を形成する工程を示す断面図、第５Ｆ
！Ａ（ａ）〜（ｈ）は本発明の実施例ＩＫおけるＭＯ８
Ｌ８Ｉ　Ｏ製造工＠を示す断＠図、第６図（ａ）〜（ｈ
）は不発−〇奥流側２におけるＭＯ８Ｌ８１の製造工程
を示す断面図である。 ＪＪ＝ｐｌＪ／！ｊ：Ｍ／基板、１ｓ−ｈｔ＠Ｃ１１ｌ
、１のマスク材）、Ｊ４−・・−口部、Ｊ　ｊ”−・ｐ
＋型領領域１１−・残存ｃｖｏ　−５ｉｏ、薄膜（菖２
のマスク材）、Ｊ８・・・構部、１９ｍ１ダ・・・Ｐａ
ｌチャンネル力。 ド領域、ｇｏ、ｘｄ・・・ｐ＋＋キャリア・キラー領域
、２２・・・分離材、２　ｊ−’素子分離領域、２４・
・・−ｒ−ト電極、２６・−４’−）酸化層、２６・・
・−型領域。 第ｉｍｌ 隼２ｍＷ

Claims (8)

    【特許請求の範囲】
  1. （１）　　半導体基板上に所望形状の細口部を有する第
    １のマスク材を形成する工程と、このマスタ材の細口部
    から半導体基板と同導電型の不純物をドーピングして該
    基板の表面付近牲高濃度の不純物領域を形成する工程と
    、前記第ｌのマスク材の開口部１ＩＩＩ面に第２のマス
    ク材を形成する工程と、前記第１．第２のマスク材を用
    いて半導体基板を選択工、チンダして婢部會形成すると
    共に、溝部側面に高濃度の不純物領域を残存させる工程
    とを具備した仁とｔ−特徴とする半導体装置の製造方法
    。
  2. （２）　　第１のマスク材が二酸化珪素、窒化珪素、又
    はアルミニウムからなることｔ特徴とする特許請求の範
    囲第１項記載の半導体装置の製造方法・
  3. （３）諏２のマスク材が第１（２）マスク材に対して過
    択工、”チンダ性を有する材料である窒化珪素、アルミ
    ニウム又は二酸化珪素からなることを特徴とする特許請
    求の範囲第１項又は第２項記載の半導体装置の製造方法
    。
  4. （４）半導体基板に１１部を形成した俵、餉湊部内に分
    離材を残存させることを特徴とする特許請求の範囲第１
    項記載の半導体装置の製造方法。
  5. （５）半導体基板上に所望形状の細口部を有する第１の
    マスク材を形成する工程と、この１スク材の開口部側面
    に＃！２のマスク材を形成する工程と、これら諏１゛、
    第２のマスク材を用いて成する工程と、前記第２のマス
    ク打金除去した彼、＠１のマスク材の開口部から半導体
    基板と少なくとも＠鈎に高濃度の不純物領域を形成する
    工程とをしたことを特徴とする半導体装置の製造方法。
  6. （６）第１のマスク材が二酸化珪素、窒化珪素、又はア
    ルミニウムからなることを特徴とする特許請求の１＆囲
    第５項記載の半導体装置の製造方法・
  7. （７）　　第２のマスク材が第１のマスク材に対して選
    択エツチング性を有する材料である窒化珪素、アル建二
    りム又は二酸化珪素からなることｔ％黴とする特許請求
    の範囲第５項又は第６項記執Ｏ半導体装置の製造方法。
  8. （８）　　半導体基板に溝部を形成し、この溝部の少な
    くとも側面に高ａｔ：の不純物領域を形成した後、＃溝
    部内に分離材を残存させること１＊黴とする特許請求の
    範囲第５項記載の半導体装置の製造方法・
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61267341A (ja) * 1985-05-22 1986-11-26 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPS62112346A (ja) * 1985-11-12 1987-05-23 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPS63131540A (ja) * 1986-11-21 1988-06-03 Seiko Epson Corp 半導体装置の製造方法
JPH01107555A (ja) * 1987-10-20 1989-04-25 Matsushita Electric Ind Co Ltd Ｍｉｓ型半導体装置およびその製造方法
JPH01281733A (ja) * 1988-05-07 1989-11-13 Fujitsu Ltd 半導体装置の製造方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8103649A (nl) * 1981-08-03 1983-03-01 Philips Nv Halfgeleiderinrichting en werkwijze voor het vervaardigen van de halfgeleiderinrichting.
JPS5965481A (ja) * 1982-10-06 1984-04-13 Nec Corp 半導体装置
FR2566179B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US4538343A (en) * 1984-06-15 1985-09-03 Texas Instruments Incorporated Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking
EP0178649B1 (en) * 1984-10-17 1991-07-24 Hitachi, Ltd. Complementary semiconductor device
US4694561A (en) * 1984-11-30 1987-09-22 American Telephone And Telegraph Company, At&T Bell Laboratories Method of making high-performance trench capacitors for DRAM cells
US4655875A (en) * 1985-03-04 1987-04-07 Hitachi, Ltd. Ion implantation process
EP0195460B1 (en) * 1985-03-22 1997-07-09 Nec Corporation Integrated circuit semiconductor device having improved isolation region
US4849804A (en) * 1985-09-18 1989-07-18 Harris Corp. Fabrication of integrated circuits incorporating in-process avoidance of circuit-killer particles
JPS6267862A (ja) * 1985-09-19 1987-03-27 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US4824797A (en) * 1985-10-31 1989-04-25 International Business Machines Corporation Self-aligned channel stop
US4826781A (en) * 1986-03-04 1989-05-02 Seiko Epson Corporation Semiconductor device and method of preparation
US4692992A (en) * 1986-06-25 1987-09-15 Rca Corporation Method of forming isolation regions in a semiconductor device
GB2199694A (en) * 1986-12-23 1988-07-13 Philips Electronic Associated A method of manufacturing a semiconductor device
JPS6376330A (ja) * 1986-09-18 1988-04-06 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4902533A (en) * 1987-06-19 1990-02-20 Motorola, Inc. Method for selectively depositing tungsten on a substrate by using a spin-on metal oxide
US4822755A (en) * 1988-04-25 1989-04-18 Xerox Corporation Method of fabricating large area semiconductor arrays
US4881105A (en) * 1988-06-13 1989-11-14 International Business Machines Corporation Integrated trench-transistor structure and fabrication process
US5021355A (en) * 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
US5248894A (en) * 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
JPH05152516A (ja) * 1991-11-29 1993-06-18 Toshiba Corp 半導体装置とその製造方法
US5391506A (en) * 1992-01-31 1995-02-21 Kawasaki Steel Corporation Manufacturing method for semiconductor devices with source/drain formed in substrate projection.
JP3271453B2 (ja) * 1994-12-28 2002-04-02 三菱電機株式会社 半導体装置における素子分離領域の形成方法
US5643822A (en) * 1995-01-10 1997-07-01 International Business Machines Corporation Method for forming trench-isolated FET devices
US5786263A (en) * 1995-04-04 1998-07-28 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
KR0165457B1 (ko) * 1995-10-25 1999-02-01 김광호 트렌치 소자분리 방법
US5844291A (en) * 1996-12-20 1998-12-01 Board Of Regents, The University Of Texas System Wide wavelength range high efficiency avalanche light detector with negative feedback
JPH10214888A (ja) * 1997-01-30 1998-08-11 Nec Yamagata Ltd 半導体装置の製造方法
KR100230817B1 (ko) * 1997-03-24 1999-11-15 김영환 반도체 소자의 셜로우 트렌치 아이솔레이션 방법
US6069057A (en) * 1998-05-18 2000-05-30 Powerchip Semiconductor Corp. Method for fabricating trench-isolation structure
TW391051B (en) * 1998-11-06 2000-05-21 United Microelectronics Corp Method for manufacturing shallow trench isolation structure
GB2347014B (en) * 1999-02-18 2003-04-16 Zetex Plc Semiconductor device
US6524931B1 (en) 1999-07-20 2003-02-25 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
DE10131704A1 (de) * 2001-06-29 2003-01-16 Atmel Germany Gmbh Verfahren zur Dotierung eines Halbleiterkörpers
JP2003031679A (ja) * 2001-07-13 2003-01-31 Umc Japan 半導体装置の製造方法
GB0226402D0 (en) * 2002-11-12 2002-12-18 Koninkl Philips Electronics Nv Semiconductor device channel termination
DE10345347A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil
US7238976B1 (en) * 2004-06-15 2007-07-03 Qspeed Semiconductor Inc. Schottky barrier rectifier and method of manufacturing the same
US7045410B2 (en) * 2004-07-27 2006-05-16 Texas Instruments Incorporated Method to design for or modulate the CMOS transistor threshold voltage using shallow trench isolation (STI)
KR100720503B1 (ko) * 2005-06-07 2007-05-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2510593C3 (de) * 1975-03-11 1982-03-18 Siemens AG, 1000 Berlin und 8000 München Integrierte Halbleiter-Schaltungsanordnung
US4140558A (en) * 1978-03-02 1979-02-20 Bell Telephone Laboratories, Incorporated Isolation of integrated circuits utilizing selective etching and diffusion
US4394196A (en) * 1980-07-16 1983-07-19 Tokyo Shibaura Denki Kabushiki Kaisha Method of etching, refilling and etching dielectric grooves for isolating micron size device regions
US4433470A (en) * 1981-05-19 1984-02-28 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device utilizing selective etching and diffusion
US4472240A (en) * 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61267341A (ja) * 1985-05-22 1986-11-26 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPS62112346A (ja) * 1985-11-12 1987-05-23 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPS63131540A (ja) * 1986-11-21 1988-06-03 Seiko Epson Corp 半導体装置の製造方法
JPH01107555A (ja) * 1987-10-20 1989-04-25 Matsushita Electric Ind Co Ltd Ｍｉｓ型半導体装置およびその製造方法
JPH01281733A (ja) * 1988-05-07 1989-11-13 Fujitsu Ltd 半導体装置の製造方法

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US4523369A (en) 1985-06-18
DE3278842D1 (en) 1988-09-01

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